KR19990071404A - 반도체 장치 및 그 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 반도체 디바이스에 있어서, 층간 절연막 안의 배선층이 근방을 통과하는 수직인 도전체 플러그(plug)와 단락하는 것을 없애기 위한 것이다.
반도체 기판 상의 절연막에 개구(開口)를 형성하고, 이 개구를 매립하도록 절연막 상에 도전체 막을 형성한다. 이 반도체 막을 먼저 화학적 에칭에 의해 제거하고 개구를 매립한 도전체 막에 의해 도전체 플러그를 형성한다. 그런 후에, 절연막의 표면을 화학 기계적으로 연마하여 도전체 플러그의 표면과 동일한 평탄한 표면을 형성한다. 그 위에 얇은 절연막을 통해 배선 패턴을 형성한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 기판 상에 형성된 절연막에 개구를 형성하고, 개구 내부에 도전체를 충전하여 전극을 형성한 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로의 고집적화에 따라, 내부 배선의 선폭이나 접속구의 사이즈는 축소된다. 사진 제판 기술에 의해 미세한 레지스트 패턴을 정밀도 좋게 형성하기 위해, 층간 절연막 표면의 단차를 평탄화함과 동시에 작은 개구 지름을 갖는 접속구의 내부에 도전체를 충전하여 금속 플러그를 형성하는 등의 연구가 행해지고 있다.
층간 절연막에 형성된 접속구의 내부에 도전체를 충전하는 방법으로서, 도전체를 웨이퍼 전체면에 형성한 다음 이방성 에칭에 의해 에칭백(etching back)을 실시하는 방법이 종래부터 널리 이용되어 왔다. 이 제조 방법을 도 15∼도 19를 이용하여 설명한다.
먼저, 도 15를 참조하면, 반도체 기판(1) 상에 소자 분리용의 산화막(2), 트랜지스터의 게이트 전극(3)과 소스·드레인 영역(4), 또한 제1 층간 절연막(5)을 형성한다.
제1 층간 절연막(5)에는 소스·드레인 영역(4)으로 관통하는 제1 접속구(6)를 형성한다. 제1 층간 절연막(5)은 트랜지스터의 게이트 전극(3) 사이를 전기적으로 절연함과 동시에, 웨이퍼 표면의 단차를 평탄화한다고 하는 역할도 한다. 즉, 제1 접속구(6)의 형성이나 제1 층간 절연막(5) 상에 제1 배선층 (후술함)을 형성할 때에 사진 제판 처리에 의해 정밀도 좋게 레지스트 패턴을 형성하기 위해서는 제1 층간 절연막(5)에 의해 웨이퍼 표면을 평탄화하여 충분한 초점 심도를 확보하는 것이 매우 중요하다.
다음에, 도 16을 참조하면, 제1 접속구(6)의 내부에 충전하는 도전체 막 (도시하지 않음)을 전체면에 형성한다. 미세한 개구 지름을 갖는 접속구(6)의 내부에 도전체를 보이드(void) 없이 매립하기 위해, 통상은 CVD법이 이용된다. 도전체 막의 재료로서는 다결정 Si나 비정질(amorphous) Si, 또는 W나 TiN, TiSi 등의 고융점 금속이나 그 화합물 등이 이용되는 적이 많다.
이어서, 전체면에 이방성 에칭을 행하고, 제1 층간 절연막(5) 표면 상의 도전체 막을 제거한다. 이것에 의해, 제1 접속구(6) 내부에만 제1 도전체 플러그(8)가 형성된다. 이때, 도전체 막의 막두께 균일성이나 에칭백 처리의 웨이퍼면 내의 균일성을 고려하여, 통상은 도전체 막의 막두께 이상으로 에칭 처리를 행하고, 제1 층간 절연막(5) 표면에는 도전체 막이 잔존(殘存)하지 않게 한다.
에칭 처리가 충분하지 않은 경우에는 도 16과 같이 도전체 막의 일부 [에칭 잔사(殘渣)](77)가 웨이퍼 표면에 잔존하고, 이 위에 제1 배선층 (후술함)을 형성했을 때에 배선 사이의 전기적인 단락에 의한 불량을 발생한다. 이 때문에, 통상은 성막(成膜)된 막두께 이상으로 에칭 처리를 행하고, 도 17에 도시한 바와 같이 웨이퍼(1a) 표면에 에칭 잔사가 잔존하지 않도록 에칭백 처리가 행해진다.
이와 같이, 층간 절연막(5) 표면에 형성한 도전체 막을 이방성 에칭 처리에 의해 에칭백을 행하는 접속구(6) 내부에 도전체 플러그(8)를 형성하는 종래의 방법에서는 웨이퍼(1a) 표면에 에칭 잔사가 발생하지 않도록 오버 에칭 처리를 행하기 때문에, 완성된 제1 도전체 플러그(8)의 표면은 도 17의 부호 D에 도시한 바와 같이 제1 층간 절연막(5)의 표면보다도 통상 수 100 Å에서 수 1000 Å 정도 움푹 들어간 형상으로 된다.
다음에, 도 18을 참조하면, 제1 층간 절연막(5)과 제1 도전체 플러그(8)의 표면을 덮도록 제2 층간 절연막(9)을 얇게 형성한 후, 제1 배선층(10)을 형성한다. 제2 층간 절연막(9)은 제1 배선층(10)을 에칭 처리에 의해 형성할 때에 도전체 플러그 표면을 에칭 개스로부터 보호하는 역할을 한다.
또한, 반도체 집적 회로 장치의 고집적화를 도모하기 위해, 최근에는 제1 배선층(10) 간격의 축소와 동시에 제1 배선층(10)과 제1 접속구(6)의 간격도 작아지고, 사진 제판 시에 중합(重合) 어긋남이 발생한 경우에는 제1 배선층(10)의 일부분이 제1 도전체 플러그(8)의 상부에 겹치도록 형성되는 경우가 있다. 이와 같은 경우에는 제2 층간 절연막(9)은 전기적으로 단락해서는 안되는 제1 배선층(10)과 제1 도전체 플러그(8)의전기적 쇼트를 방지하는 역할도 한다.
그렇지만, 제1 도전체 플러그(8) 표면의 움푹 들어간 부분(D)이 수 100 Å 이상인 경우, 제2 층간 절연막(9)을 형성한 후에도 도전체 플러그(8) 상에 거의 동일한 정도의 움푹 들어간 부분이 발생하고, 제1 배선층(10)을 에칭에 의해 형성했을 때의 잔사(11)가 움푹 들어간 부분에 발생한다.
다음에, 도 19를 참조하면, 제1 배선층(10)을 에칭했을 때에 제1 접속구(6)의내부에 발생하는 잔사(11)는 마찬가지로 제3 층간 절연막(12)을 관통하여 제1 도전체 플러그(8)의 표면에 이르는 제2 접속구(13) 내부를 제2 도전체 플러그(14)에 의해 충전할 때에, 제1 배선층(10)과 제2 도전체 플러그(14)의 전기적인 단락이라고 하는 불량을 발생시킨다.
도 20 및 도 21은 이와 같은 종래의 반도체 집적 회로 장치에서의 문제점을 설명하기 위한 도면으로서, 도 20은 제1 배선층(10)을 사진 제판 처리와 이방성 에칭에 의해 형성한 후의 상태를 도시한 평면도이고, 도 21은 도 20의 A-A 단면을 도시한 단면 구조도이다. 이들은 도 18에 도시한 공정에 대응하는 것이다.
제1 배선층(10)은 본래는 배선(10a)와 같이 형성되어야 하지만, 배선(10b)나 배선(10c)에서는 배선층의 일부가, 도전체 플러그(8)가 형성되고 표면이 움푹 들어간부분에 형성되기 때문에, 움푹 들어간 부분의 단차를 따라 에칭 잔사(11)가 남아 있다. 이 때문에 에칭 잔사(11)는 제2 층간 절연막에 의해 제1 도전체 플러그(8)와는 절연되어 있지만, 잔사(11)와 제1 배선층(10)과는 전기적으로 도통하고 있다.
따라서, 도 19와 같이 제2 도전체 플러그(14)를 형성했을 때에는 에칭 잔사(11)를 통해 제1 도전체 플러그(8) 및 제2 도전체 플러그(14)가 제1 배선층(10)과 전기적으로 단락하여 불량을 일으킨다.
또한, 반도체 막(7)을 에칭백 처리할 때에 통상 사용되는 불소 함유의 에칭 개스에 의해, 도 16∼도 19에 도시한 바와 같이 제1 층간 절연막(5)의 표면에는 개질층(55)이 형성되어 있기 때문에, 층간 절연막(5)의 전기적인 절연 특성이 열화하여 층간 절연막(5) 표면에 직접 배선층을 형성한 경우에는 배선간의 전기적인 단락 불량을 초래하는 경우가 있었다.
또한, 에칭백 처리 후에 제1 층간 절연막(5) 상에 제2 층간 절연막(9)을 CVD법에 의해 형성하는 경우에 성막이 균일하게 행해지지 않고, 웨이퍼면 내의 막두께 균일성이 열화하는 경우가 있다. 막두께 균일성의 열화는 반도체 장치의 제조 수율의 열화를 초래하거나, 또는 제품의 전기 특성에 큰 오차를 생기게 하는 등의 문제점이 있었다.
이와 같은 종래의 이방성 에칭에 의해 도전체 플러그(8)를 형성하는 방법에서는 에칭백 시의 오버 에칭의 저감은 에칭 잔사의 발생을 유발하고, 한편 오버 에칭의 증대는 도전체 플러그(8)가 움푹 들어가는 것을 점점 심화시키며, 후의 제조 공정에서 배선과 도전체 플러그의 단락 불량을 유발한다고 하는 문제점이 있었다.
도 22는 이와 같은 문제점에 대응하려고 하는, 종래의 다른 제조 방법을 설명하기 위한 도면이다. 도 22를 참조하면, 이 종래의 방법은 층간 절연막(5) 상의 도전체 막만을 CMP법 (화학 기계 연마법)에 의해 연마·제거하고, 접속구(6) 내부에 도전체 플러그(8)를 형성하는 방법이다. 그러나, 반도체 연마용의 연마제 [슬러리(slurry)]를 가지고 도전체의 연마를 행하는 경우에는 층간 절연막(5)의 표면을 미리 절연막 연마용의 연마제에 의한 CMP법으로 거의 완전하게 평탄화해 둘 필요가 있다. 사진 제판 시의 초점 심도를 충분하게 확보할 수 있는 평탄성이어도, 층간 절연막(5)의 표면에 약간이라도 요철(凹凸)이 잔존하면, 도전체 연마용의 연마제 (슬러리)를 이용하는 경우에는 단차의 오목부(凹)에 도전체 막의 잔사(77)가 발생하기 때문이다.
이것은 통상 도전체 연마에 이용하는 연마제로는 층간 절연막(실리콘 산화막)(5)의 연마 속도가 도전체의 연마 속도에 비해 매우 작아서 연마되기 어려운 것에 기인한다. 층간 절연막(5) 상의 잔사는 나중의 제조 공정에서 배선층간의 쇼트 불량의 원인이 되기 때문에, 도전체를 도전체 연마용의 연마제를 이용하여 CMP법으로 연마 제거하여 도전체 플러그를 형성할 때에는 미리 층간 절연막을 CMP법에 의해 평탄화하는 것이 불가결하다고 할 수 있다.
도 23을 참조하면, 제1 층간 절연막(5)을 CMP법에 의해 미리 평탄화해 두는 경우의 문제점에 대해 설명한다. DRAM이나 SDRAM 등의 반도체 기억 장치에서는, 기억 소자를 형성하는 메모리 어레이부에서는 게이트 전극 배선(3)이 매우 밀집하게 형성되는 것에 대해, 이들의 기억 소자를 제어하는 논리 연산 회로부 [로직(logic) 회로부]에서는 비교적 소(疎)하게 형성된다. 이 때문에, 제1 층간 절연막(5)을 CMP법에 의해 평탄화할 때에 게이트 전극(3)이 소한 로직 회로부에서는 게이트 전극(3)이 밀집하는 메모리 어레이부에 비해 연마가 진행되기 쉽고, 연마 후의 제1 층간 절연막(5)의 표면의 높이에 차(H)가 생긴다. 나중의 제조 공정에서는 사진 제판에 의해 제1 배선층을 이 위에 형성할 때에 이 높이의 차(H)만큼 디포커스(defocus)가 발생하여 제조 프로세스의 여유도가 열화한다. 또한, 이 방법에서는 층간 절연막(5)을 CMP 연마함에 따라 제조 프로세스가 복잡해지고, 연마분만큼은 미리 층간 절연막(5)을 두껍게 형성해 둘 필요가 있는 등 제조 비용의 상승을 초래한다고 하는 문제점이 있다.
한편, 도전체 막과 층간 절연막을 동일 연마제를 이용하여 동시에 연마하는 방법이 일본 특허 공개 공보 평9-186237호 공보에 개시되어 있다. 그러나, 도전체 막이나 층간 절연막의 재료에 따라서는 각각의 연마 속도의 근소한 차이에 의해 웨이퍼 표면에 도전체 막의 잔사가 남는다. 또한, 잔사가 남지않게 하기 위해서는 미리 층간 절연막의 표면을 어떤 방법으로 충분하게 평탄화해 둘 필요가 있고, 재현성이나 제조 비용의 관점에서 문제가 있다. 또한, 절연막을 CMP하기 위해 미리 층간 절연막을 두껍게 형성해 둘 필요가 있기 때문에, 필연적으로 깊은 접속구를 이방성 에칭에 의해 개구할 필요가 있고, 수치 제어성이 어려워지는 것이나 제조 프로세스 비용 상승 등의 문제점이 있다.
본 발명은 이상과 같은 종래의 반도체 집적 회로 장치 및 그 제조 방법에 있어서의 문제점을 해결하기 위해 이루어진 것으로, 배선층과 도전체 플러그가 단락하지 않는 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
또한, 배선 간격을 보다 작게 설계하는 것이 가능하고, 미세화를 촉진할 수 있는 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
이 때문에, 본 발명에서는 층간 절연막에 접속구를 개구한 후, 웨이퍼 전체면에 도전체 막을 형성하고, 이방성 에칭에 의해 접속구 내부에 도전체 플러그를 형성한 후, 도전체 플러그의 층간 절연막 표면으로부터의 움푹 들어간 분만큼 층간 절연막을 CMP법에 의해 연마하게 한 반도체 장치의 제조 방법을 제공하기 위한 것이다.
본 발명의 반도체 장치는 반도체 기판 상에 형성되고 표면이 평탄화된 제1 절연막과, 이 제1 절연막에 설치된 개구를 매립하여 형성되어 이 제1 절연막의 표면과 동일한 높이의 표면을 갖는 도전체 플러그와, 상기 제1 절연막과 도전체 플러그의 표면에 형성된 제2 절연막과, 이 제2 절연막의 표면에 형성된 배선 패턴과, 상기 제2 절연막의 표면에 상기 배선 패턴을 덮도록 형성된 제3 절연막과, 상기 제3 절연막과 제2 절연막을 관통하는 개구를 매립하도록 형성되어 상기 도전체 플러그와 전기적으로 접속되는 접속 도전체를 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 접속 도전체가 상기 제3 절연막 상에서 확대된 지름을 갖고 있고, 전하 축적용 전극으로서 형성된 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 반도체 기판 상의 제1 영역과 제2 영역에 연속하여 동일한 높이로 형성되고 적어도 상기 제1 형역에 있어서 그 표면이 평탄화된 제1 절연막과, 적어도 상기 제1 영역에서 상기 제1 절연막에 설치된 개구를 매립하여 형성되고 상기 제1 절연막의 표면과 동일한 높이의 표면을 갖는 복수의 도전체 플러그와, 상기 제1 영역과 제2 영역에 연속하여 상기 제1 절연막과 도전체 플러그의 표면에 형성된 제2 절연막과, 적어도 상기 제1 영역에서 상기 제2 절연막의 표면에 형성된 배선 패턴과, 상기 제2 절연막의 표면에 상기 배선 패턴을 덮도록 형성된 제3 절연막과, 적어도 상기 제1 영역에서 상기 제3 절연막과 제2 절연막을 관통하는 개구를 매립하도록 형성되어 상기 도전체 플러그와 전기적으로 접속되는 접속 도전체를 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 제1 영역을 메모리 어레이부로 하고, 상기 제2 영역을 로직 회로부로 하며, 상기 접속 도전체가 상기 제3 절연막 상에서 확대된 지름을 갖고 있고, 전하 축적용 전극으로서 형성된 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 제1 절연막으로서 적어도 인을 함유하는 실리콘 산화막을 이용한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 도전체 막으로서 다결정 실리콘 또는 비정질 실리콘을 이용한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판 상에 제1 절연막을 형성하고 이 절연막에 개구를 형성하는 공정과, 상기 제1 절연막 상에 상기 개구를 매립하도록 도전체 막을 형성하는 공정과, 상기 제1 절연막 상의 도전체 막을 화학적 에칭에 의해 제거하고 상기 개구를 매립한 도전체 막에 의해 도전체 플러그를 형성하는 공정과, 도전체 막이 제거된 적어도 상기 제1 절연막 표면을 화학 기계적 연마에 의해 연마하여 상기 도전체 플러그의 표면과 동일한 평탄한 표면을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 도전체 플러그가 형성된 상기 절연막 상에 제2 절연막을 형성하는 공정과, 이 제2 절연막 상에 배선 패턴을 형성하는 공정과, 상기 제2 절연막 상에 상기 배선 패턴을 덮도록 제3 절연막을 형성하는 공정과, 상기 제3 절연막과 상기 제2 절연막을 관통하여 상기 도전체 플러그에 도달하는 개구를 형성하여 이 개구에 상기 도전체 플러그와 전기적으로 접속되는 접속 도전체를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 제1 절연막을 적어도 인을 함유하는 실리콘 산화막에 의해 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 도전체 막을 다결정 실리콘 또는 비정질 실리콘에 의해 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기에 기재된 어느 제조 방법에 의해 제조된 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로 장치의 단면 구조도.
도 2는 본 발명의 실시예 1에 따른 다른 반도체 집적 회로 장치의 단면 구조도.
도 3은 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 제조 플로우(flow)를 도시한 단면 구조도.
도 4는 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 5는 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 6은 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 7은 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 8은 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 9는 본 발명의 실시예 2에 따른 다른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 10은 본 발명의 실시예 2에 따른 다른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 11은 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 12는 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 13은 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 제조 플로우를 도시한 단면 구조도.
도 14는 본 발명의 실시예 3에 따른 다른 반도체 집적 회로 장치의 구조를 도시한 단면 구조도.
도 15는 종래의 반도체 집적 회로 장치의 제조 플로우를 공정에 따라 도시한 단면 구조도.
도 16은 종래의 반도체 집적 회로 장치의 제조 플로우를 공정에 따라 도시한 단면 구조도.
도 17은 종래의 반도체 집적 회로 장치의 제조 플로우를 공정에 따라 도시한 단면 구조도.
도 18은 종래의 반도체 집적 회로 장치의 제조 플로우를 공정에 따라 도시한 단면 구조도.
도 19는 종래의 반도체 집적 회로 장치의 제조 플로우를 공정에 따라 도시한 단면 구조도.
도 20은 종래의 반도체 집적 회로 장치의 문제점을 설명하기 위한 평면 구조도.
도 21은 종래의 반도체 집적 회로 장치의 문제점을 설명하기 위한 단면 구조도.
도 22는 종래의 반도체 집적 회로 장치의 문제점을 설명하기 위한 단면 구조도.
도 23은 종래의 반도체 집적 회로 장치의 문제점을 설명하기 위한 단면 구조도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리 산화막
3 : 게이트 전극
4 : 소스·드레인 영역
5 : 제1 절연막
6 : 제1 접속구(接續口) (개구)
7 : 도전체막
8 : 제1 도전체 플러그
9 : 제2 절연막
10 : 제1 배선층 (배선 패턴)
12 : 제3 절연막
13 : 제2 접속구 (개구)
14 : 제2 도전체 플러그 (접속 도전체)
55 : 개질층(改質層)
77 : 도전체막 잔사
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 또, 도면 중 동일 부호는 각각 동일 또는 상당하는 부분을 나타낸다.
[실시예 1]
도 1 및 도 2는 각각 본 발명의 실시예 1에 따른 반도체 집적 회로 장치의 단면 구조를 도시한 도면이다.
먼저, 도 1의 구조에 대해 설명한다. 도 1에 도시한 반도체 집적 회로 장치에 있어서, 1은 반도체 기판, 2는 소자 분리용 산화막, 3은 트랜지스터의 게이트 전극, 4는 트랜지스터의 소스·드레인 영역, 5는 반도체 기판(1) 상에 형성된 제1 층간 절연막, 6은 제1 층간 절연막(5)을 관통하여 트랜지스터의 소스·드레인 영역(4)에 이르는 제1 접속구, 8은 접속구(6) 내부에 형성된 제1 도전체 플러그를 나타낸다.
또한, 9는 제2 층간 절연막, 10은 제2 층간 절연막(9) 상에 형성된 배선 패턴 (이하, "제1 배선층"이라고도 함), 12는 제2 층간 절연막(9) 위에 배선 패턴(10)을 덮도록 형성된 제3 층간 절연막, 13은 제3 층간 절연막(12)을 관통하여 제1 도전체 플러그(8)의 표면에 이르는 제2 접속구 (개구), 14는 제2 접속구(13)에 형성된 제2 도전체 플러그를 나타낸다.
제1 층간 절연막(5)으로서는 통상 실리콘 산화막이 이용된다. 또한, B(붕소)나 P(인) 등의 불순물을 막 안에 함유하는 실리콘 산화막이 이용되는 적도 있다. 또는, 실리콘 질화막 상에 이들의 불순물을 함유하는 실리콘 산화막을 적층한 적층막이 이용되는 경우가 있다. 제2 또는 제3 층간 절연막(9, 12)에 대해서도 실리콘 산화막, 또는 B(붕소)나 P(인) 등의 불순물을 막 안에 함유하는 실리콘 산화막이 이용되는 적도 있다.
도전체 플러그(8) 또는 도전체 플러그(14)의 재료로서는, 예를 들면 다결정 실리콘, 비정질 실리콘, 또는 소스·드레인 영역(4)과 동형의 불순물을 함유하는 다결정 실리콘 또는 비정질 실리콘, 또는 W, Ti, Tin, Pt 등의 고융점 금속재료, 또는 WSi, TiSi, PtSi 등의 고융점 금속 규화물 등이 이용된다.
다음에, 도 2의 반도체 집적 회로 장치의 구조에 대해 설명한다.
도 2에 도시한 반도체 집적 회로 장치에 있어서, 12는 제3 층간 절연막이고, 실리콘 질화막(121)과 실리콘 산화막(122)과의 적층막에 의해 형성되어 있다. 실리콘 산화막(122)에는 B(붕소)나 P(인) 등의 불순물을 막 안에 함유하는 실리콘 산화막이 이용되는 적도 있다.
13은 제3 층간 절연막(12)을 관통하여 제1 도전체 플러그(8)의 표면에 이르는 제2 접속구(개구)이고, 개구 위치에 어긋남이 발생해도, 제1 배선층(10)은 실리콘 질화막(121)에 의해 피복되어 노출되지 않는다. 14는 제2 접속구(13)에 형성된 제2 도전체 플로그를 나타낸다.
그 이외의 구성은 도 1과 동일하기 때문에 중복된 설명은 생략한다.
도 1 및 도 2에 도시한 이 실시예에 따른 반도체 집적 회로 장치의 구조적인 특징은 제1 도전체 플러그(8) 표면과 제1 층간 절연막(5) 표면의 높이가 일치되어 있다는 것이다. 즉, 종래의 기술에서 문제가 되었던 도전체 플러그(8)의 표면에서의 움푹 들어간 부분이 없다.
이와 같이, 본 실시예에 따르면, 제1 층간 절연막(5)과 제1 도전체 플러그(8)의 표면은 단차없이 평탄하게 형성되어 있기 때문에, 제1 층간 절연막(5)의 표면, 특히 도전체 플러그(8)를 덮는 부분의 표면에는 제1 배선층(10)을 이방성 에칭에 의해 형성했을 때의 에칭 잔사가 남아 있지 않다.
따라서, 사진 제판 시의 중합 어긋남에 의해 제1 배선층(10)이 제1 접속구(6)의 상부에 형성되어도, 제2 도전체 플러그(14)가 제1 배선층(10)과 전기적으로 단락하는 불량은 생기지 않는다.
따라서, 배선 간격을 보다 좁게 설계하는 것이 가능해지고, 전기적인 불량을 발생하는 일 없이 반도체 집적 회로 장치의 미세화를 실현하는 것이 가능하다.
또, 이 실시예에 있어서, 제1 층간 절연막(5)의 표면과 제1 도전체 플러그(8)의 표면이 실질적으로 동일한 높이로 형성되어 있거나, 또는 평탄화되어 있다고 하는 것은 제1 도전체 플러그(8)의 표면의 움푹 들어간 부분에 에칭 잔사가 남아있지 않은 레벨의 평탄화를 의미한다. 이상적으로는 완전한 동일 평면이지만, 가령 수10 Å 정도의 움푹 들어간 부분이 있어도 문제는 되지 않는다.
[실시예 2]
다음에, 본 발명의 실시예 2로서 도 1 또는 도 2에 도시한 구조의 반도체 집적 회로 장치를 얻는데에 이르는 제조 방법에 대해 설명한다.
먼저, 도 3∼도 8은 도 1의 반도체 집적 회로 장치의 제조 방법을 공정에 따라 도시한 도면이다.
도 3을 참조하면, 반도체 기판(1)의 표면에 소자 분리용 산화막(2), 트랜지스터의 게이트 전극(3)과 소스·드레인 영역(4), 제1 층간 절연막(5)을 형성한다. 이하, 반도체 기판(1) 또는 그 위에 각종 처리·형성이 행해져 가는 것을 총칭하여 웨이퍼(1a)라 칭한다.
제1 층간 절연막(5)으로서는 통상 실리콘 산화막을 이용한다. 인접하는 2개의 게이트 전극(3) 사이를 보이드없이 매립하기 위해, B(붕소)나 P(인) 등의 불순물을 막 안에 함유하는 실리콘 산화막을 이용하는 적도 있다. 또는, 이들의 불순물을 함유하는 실리콘 산화막과 실리콘 질화막과의 적층막을 이용하는 경우가 있다.
특히, 게이트 전극(3)에 의해 생기는 단차를 이용하여 인접하는 게이트 전극(3) 사이에 자기 정합적으로 접속구 (후술함)를 개구하는 경우에는 접속구를 이방성 에칭에 의해 개구할 때의 치수나 형상의 제어성의 관점으로부터 실리콘 질화막 상에 적어도 P(인)을 함유하는 실리콘 산화막이 이용되는 경우가 많다.
이어서, 웨이퍼(1a) 표면의 평탄성을 개선하기 위해, 통상은 800℃∼850℃ 정도의 열처리를 행한다. 또한, 사진 제판 처리와 이방성 에칭 처리를 행함으로써, 제1 층간 절연막(5)에 트랜지스터의 소스·드레인 영역(4)으로 관통하는 제1 접속구(6) (개구)를 형성한다. 다음에, 일단 웨이퍼(1a)를 희불산 용액에 적시게 함으로써, 접속구(6) 저부의 실리콘 산화막을 제거한다.
다음에, 도 4를 참조하면, 제1 층간 절연막(5)의 표면과 접속구(6)의 내부에 CVD법 등에 의해 도전체 플러그 (후술함)를 형성하기 위한 도전체 막(7)을 형성한다.
도전체 막(7)의 재료로서는, 예를 들면 다결정 실리콘, 비정질 실리콘, 또는 소스·드레인 영역(4)과 동형의 불순물을 함유하는 다결정 실리콘 또는 비정질 실리콘, 또는 W, Ti, TiN, Pt 등의 고융점 금속 재료, 또는 WSi, TiSi, PtSi 등의 고융점 금속 규화물 등을 이용한다.
도전체 막(7)은 접속구(6)의 내부에 보이드를 형성하지 않기 위해 접속구의 반지름과 동일한 정도 이상의 막두께로 형성된다. 막 두께를 필요 이상으로 두껍게 형성한 경우에는 막 두께 오차를 고려하여 그후의 에칭백 처리시의 오버 에칭 시간을 크게 할 필요가 있기 때문에, 도전체 플러그의 리세스(recess)가 커진다. 따라서, 도전체 막(7)은 접속구 내부에 보이드를 발생시키지 않기 위해 필요한 막 두께 이상으로 할 수 있는 한 얇게 형성하는 것이 바람직하다.
다음에, 도 5를 참조하면, 웨이퍼(1a)에 대해 CF4, SF6, C12, SiC14 등의 불소 또는 염소 함유의 에칭 개스를 이용하는 이방성 에칭 처리를 행하고, 제1 층간 절연막(5) 표면의 도전체 막(7)을 제거하여, 접속구(6) 내부에 제1 도전체 플러그(8)를 형성한다.
이때, 도전체 막(7)의 막두께 균일성이나 에칭백 처리의 웨이퍼(1a)면 내의 균일성을 고려하여, 통상은 제1 도전체 막(7)의 막두께 이상으로 에칭 처리를 행하고, 제1 층간 절연막(5) 표면의 단차부에도 도전체 막(7)이 잔존하지 않게 한다.
이것에 의해, 제1 도전체 플러그(8)의 표면은 제1 층간 절연막(5)의 표면보다도 통상 수100 Å∼수1000 Å 정도 움푹 들어간 형상으로 된다. 이와 동시에, 제1 층간 절연막(5)의 표면에는 불소를 함유하는 에칭 개스에 의해 표면 개질층(55)이 형성되어 전기적인 절연 특성이 열화한다.
다음에, 도 6을 참조하면, 실리콘 산화막 연마용의 연마제를 이용하여 제1 층간 절연막(5) 표면을 CMP법에 의해 연마하고, 표면에 형성된 개질층(55)을 제거함과 동시에, 제1 도전체 플러그(8) 표면과 제1 층간 절연막(5) 표면과의 높이를 일치시킨다. 실리콘 산화막 연마용의 연마 재료로서는, 예를 들면 콜로이드 실리카(colloid silica)를 함유하는 것, 또는 산화 세륨(Ce)을 함유하는 것 등이 바람직하다. 이와 같이, 제1 층간 절연막(5)의 표면을 수 100 Å∼수 1000 Å 정도 연마함으로써 제1 도전체 플러그(8) 표면과의 사이에 움푹 들어간 부분이 생기지 않는다.
여기에서, 제1 층간 절연막(5)의 표면과 제1 도전체 플러그(8)의 표면을 실질적으로 동일 높이로 형성하거나, 또는 평탄하게 한다고 하는 것은 제1 도전체 플러그(8) 표면의 움푹 들어간 부분에 에칭 잔사가 남지 않는 레벨의 평탄화를 의미한다. 이상적으로는 완전한 동일 평면인 것이지만, 가령 수10 Å 정도 움푹 들어간 부분이 있어도 문제는 되지 않는다.
그래서, CMP법에 의한 연마는 표면의 움푹 들어간 양의 웨이퍼(1a)면 내의 오차를 고려하여 실제 움푹 들어간 양보다도 많이 연마하는 일이 있어도, 당초에 수100 Å∼수1000Å을 목적으로 한 연마이기 때문에, 연마 처리에 요하는 처리 시간은 짧고, 따라서 제조 비용의 상승도 적다.
또한, 본원 발명자의 실험에 따르면, 도전체 막(7)으로서 다결정 실리콘 또는 비정질 실리콘 막을 이용하는 경우, 콜로이드상 실리카를 함유하는 실리콘 산화막 연마용의 연마제를 이용해도 실리콘 산화막의 연마 속도의 수%∼수10% 정도의 연마 속도로 다결정 실리콘 또는 비정질 실리콘 막을 연마하는 것이 가능하다는 것을 알았다. 즉, 연마 처리 시간이 길어져도 제1 도전체 플러그(8)가 제1 층간 절연막(5) 표면으로부터 움푹 들어가거나 반대로 돌출한 형상으로 되지 않고, 제1 층간 절연막(5) 표면과의 사이에 단차가 생기지 않는 것이 확인되었다.
또한, 제1 층간 절연막(5)을 CMP 연마함으로써 도전체 플러그(8)의 움푹 들어간 부분이 해소됨과 동시에 층간 절연막(5)의 표면 단차가 경감되기 때문에, 제1 배선층 형성 (후술함)을 위해 후에 사진 제판에 의해 레지스트 패턴을 형성할 때의 제조 프로세스의 여유도가 넓어진다.
다음에, 도 7을 참조하면, 제1 층간 절연막(5)의 표면과 제1 도전체 플러그(8)의 표면에 제2 층간 절연막(9)을 얇게 형성한다. 이어서 제1 배선층 형성용의 도전체 막을 성막하고, 사진 제판 처리와 이방성 에칭 처리를 행함으로써 제1 배선층(10)을 형성한다.
제1 도전체 플러그(8)는 표면의 움푹 들어간 부분이 없이 평탄하게 형성되어 있기 때문에, 이방성 에칭에 의해 제1 배선층(10)을 형성할 때에 에칭 잔사가 도전체 플러그(8) 부분에 생기지 않는다.
또한, 제1 배선층(10)과 제2 층간 절연막(9)을 피복하여 제3 층간 절연막(12)을 형성한다.
제3 층간 절연막(12)으로서는 제1 층간 절연막(5)과 마찬가지로 통상 실리콘 산화막을 이용한다. 인접하는 2개의 제1 배선층(10) 사이를 보이드없이 매립하기 위해, B(붕소)나 P(인) 등의 불순물을 막 안에 함유하는 실리콘 산화막이 이용되는 적도 있다.
다음에, 웨이퍼(1a) 표면의 평탄성을 개선하기 위해, 통상은 800℃∼850℃ 정도의 열처리를 행한다.
다음에, 도 8을 참조하면, 사진 제판 처리와 이방성 에칭 처리를 행함으로써, 제3 층간 절연막(12)과 제2 층간 절연막(9)을 관통하여 제1 도전체 플러그(8)의 표면에 이르는 제2 접속구(13)(개구)를 만든다.
이어서, 웨이퍼(1a) 표면을 희불산 용액 또는 희과산화 수용액 액에 적셔 제2 접속구(13)의 저부에 노출하는 제1 도전체 플러그(8) 표면의 자연 산화막을 제거한다.
다음에, 도 1을 참조하면, 제2 도전체 플러그(14)를 형성하기 위한 도전막을 형성하고, 제3 층간 절연막(12) 상의 도전체 막을 제거하여, 제2 접속구(13)를 매립한 제2 도전체 플러그(14)(접속 도체)를 형성한다. 이것에 의해, 제2 도전체 플러그(14)는 제1 도전체 플러그(8)와 전기적으로 연결되고, 도 1에 도시한 단면 구조의 반도체 집적 회로 장치를 얻는다.
다음에, 도 9∼도 10은 도 2의 반도체 집적 회로 장치의 제조 방법의 공정의 일부를 도시한 도면이다.
도 2의 반도체 집적 회로 장치의 제조 방법이 앞에 설명한 도 1의 반도체 집적 회로 장치의 제조 방법과 다른 점은 도 9에 도시한 제3 층간 절연막(12)의 형성이다.
이 경우에는 도 9에 도시한 바와 같이 제3 층간 절연막(12)으로서는 실리콘 질화막(121) 상에 실리콘 산화막(122)을 적층하여 형성한다. 실리콘 산화막(122)에는 B(붕소)나 P(인) 등의 불순물을 막 안에 함유하는 실리콘 산화막이 이용되는 적도 있다.
다음에, 도 10을 참조하면, 웨이퍼(1a) 표면의 평탄성을 개선하기 위해, 통상은 800℃∼850℃ 정도의 열처리를 행한다.
또한, 사진 제판 처리와 이방성 에칭 처리를 행함으로써, 제3 층간 절연막(12)을 관통하여 제1 도전체 플러그(8)의 표면에 이르는 제2 접속구(13) (개구)를 만든다.
이 경우, 개구 위치에 어긋남이 발생해도 제1 배선층(10)은 실리콘 질화막(121)에 의해 피복되어 있으므로 노출되지 않는다.
이와 같이, 제1 배선층(10)에 의해 생기는 단차를 이용하여 자기정합적으로 접속구를 개구하는 경우에는 접속구를 이방성 에칭에 의해 개구할 때의 치수나 형상의 제어성의 관점으로부터, 제3 층간 절연막(12)으로서 실리콘 질화막(121) 상에 적어도 P(인)을 함유하는 실리콘 산화막(122)을 이용하는 것이 유효하다.
이어서, 웨이퍼(1a) 표면을 희불산 용액 또는 희과산화 수용액 액에 적셔 제2 접속구(13)의 저부에 노출하는 제1 도전체 플러그(8) 표면의 자연 산화막을 제거한다.
다음에, 도 2를 참조하면, 제2 도전체 플러그(14)를 형성하기 위한 도전막을형성하고, 제3 층간 절연막(12) 상의 도전체 막을 제거하여, 제2 접속구(13)를 매립한 제2 도전체 플러그(14) (접속 도체)를 형성한다. 이것에 의해, 제2 도전체 플러그(14)는 제1 도전체 플러그(8)와 전기적으로 연결되어, 도 2에 도시한 단면 구조의 반도체 집적 회로 장치를 얻는다.
이상 설명한 바와 같이, 본 실시예에 따르면, 제1 층간 절연막(5)의 표면과 제1 도전체 플러그(8)의 표면과는 단차없이 평탄하게 형성되어 있기 때문에, 제1 층간 절연막(5)의 표면에 제1 배선층(10)을 이방성 에칭에 의해 형성했을 때의 에칭 잔사가 남지 않는다.
따라서, 사진 제판 시의 중합 어긋남에 의해 제1 배선층(10)이 제1 접속구(6)의 상부에 형성되어도, 제2 도전체 플러그(14)가 제1 배선층(10)과 전기적으로 단락하는 불량은 생기지 않는다. 이것에 의해, 배선 간격을 보다 작게 설계하는 것이 가능해지고, 전기적인 불량을 발생하는 일 없이 반도체 집적 회로 장치의 미세화를 실현하는 것이 가능하다.
또한, 본 실시예에 따르면, 도전체 막(7)을 에칭백 처리했을 때에 층간 절연막(5) 표면에 형성되는 표면 개질층(77)을 CMP법에 의해 제거하기 때문에, 층간 절연막의 절연 특성의 열화라고 하는 문제가 발생하지 않는다. 또한, 배선간의 전기적인 단락 불량의 발생도 없다. 또한, 상층에 CVD법에 의해 성막을 행할 때에 막두께의 오차나 재현성의 열화라고 하는 불안정성이 생기지 않고, 안정하게 성막을 행하는 것이 가능하다. 따라서, 반도체 장치의 제조 수율의 향상, 또는 제품의 전기특성의 안정화, 제조 비용의 저감이 가능해진다.
[실시예 3]
도 11∼도 13은 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 제조 방법을 제조 프로세스에 따라 도시한 단면 구조도이다. 이 실시예는 앞에 설명한 실시예 1 및 2를 반도체 기억 장치의 제조에 응용한 예를 도시한 것이다.
도 11을 참조하면, 반도체 기판(1)의 도면 좌반부의 제1 영역에 메모리 어레이부를, 우반부의 제2 영역에 로직 회로부를 형성한다. 먼저, 이 반도체 기판(1) 상에 소자 분리용 산화막(2), 트랜지스터의 게이트 전극(3), 소스·드레인 영역(4)을 형성한다. 다음에, 게이트 전극(3)을 피복하여 제1 층간 절연막(5)을 형성한다.
다음에, 적어도 메모리 셀부에 있어서, 층간 절연막(5)을 관통하여 소스·드레인 영역(4)에 이르는 제1 접속구(6) (개구)를 형성한다. 접속구(6) 내부에는 제1 도전체 플러그(8)를 형성한다. 도전체 플러그(8)는 이방성 에칭에 의한 에칭백 처리에 의해 제1 층간 절연막(5) 표면에는 에칭 잔사가 남지 않게 형성되어 있고, 그 표면이 절연막(5) 표면으로부터 움푹 들어간 형상으로 되어 있다.
다음에, 도 12를 참조하면, 제1 층간 절연막(5) 표면을 CMP법에 의해 수100 Å∼수1000 Å 연마하여 제1 층간 절연막(5) 표면과 제1 도전체 플러그(8)의 표면 높이가 실질적으로 동일 평면이 되도록 평탄화한다. 이때 CMP에 의한 연마 막두께가 작기 때문에, 게이트 전극(3)이나 제1 도전체 플러그(8)가 밀집한 메모리 어레이부와 로직 회로부에서의 연마 막두께의 차이도 작고, 따라서 종래예(도 23)와 같은 단차(H)가 생기지 않는다.
다음에, 도 13을 참조하면, 제1 층간 절연막(5)의 표면과 제1 도전체 플러그(8) 표면에 제2 층간 절연막(9)을 형성한다 [도면을 간략하게 하기 위해 도시 생략, 도 7의 부호(9) 참조]. 이어서 제1 배선층 형성용의 도전체 막을 성막하고, 사진 제판 처리와 이방성 에칭 처리를 행함으로써 제1 배선층(10)(배선 패턴)을 형성한다. 또한, 제1 배선층(10)을 피복하여 전체면에 제3 층간 절연막(12)을 형성한다.
제3 층간 절연막(12)과 제2 층간 절연막(9)을 관통하여 제2 접속구(13)를 형성하고, 제3 층간 절연막(12) 상에는 제2 접속구(13)의 내부를 충전하도록 제2 도전체 플러그(14)를 형성한다. 제2 도전체 플러그(14)는 제1 도전체 플러그(8)와 전기적으로 접속되어 있고, 제3 절연막(12) 상에서 확대된 지름을 갖고 있다.
이와 같이 하여 형성된 반도체 집적 회로 장치는 반도체 기억 장치를 구성하는 것으로, 메모리 셀부에 있어서 게이트(3) 및 소스·드레인 영역 등에 의해 형성되는 트랜지스터는 메모리 셀용의 트랜지스터가 되고, 게이트 전극(3)은 워드선이 되며, 제1 배선층(배선 패턴)(10)은 비트선이 되고, 제2 도전체 플러그(14)는 반도체 기억 장치의 전하 축적용의 전극, 소위 스토리지(storage) 노드로서의 작용을 한다.
이상과 같이 형성된 제1 층간 절연막(5)의 표면은 제1 도전체 플러그(8)를 이방성 에칭에 의해 형성할 때에 표면에 개질층 (도시하지 않음)이 형성되지만, CMP 처리에 의해 표면의 수 100 Å∼수 1000 Å 분은 연마 제거된다.
따라서 본 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 제1 층간 절연막(5) 상에 제2 층간 절연막(9) (도시하지 않음, 실시예 2의 도 7을 참조)을 CVD법에 의해 형성할 때에 막두께의 오차 등의 성막 특성의 불안정 문제는 발생하지 않는다.
또한, 제1 층간 절연막(5)과 제1 도전체 플러그(8)의 표면은 단차없이 평탄하게 형성되어 있기 때문에, 제1 층간 절연막(5)의 표면, 특히 도전체 플러그(8)를 덮는 부분의 표면에는 제1 배선층(10)을 이방성 에칭에 의해 형성했을 때의 에칭 잔사가 남아 있지 않다.
따라서, 사진 제판 시의 중합 어긋남에 의해 제1 배선층(10)이 제1 접속구(6)의 상부에 형성되어도 제2 도전체 플러그(14)가 제1 배선층(10)과 전기적으로 단락하는 불량은 생기지 않는다.
따라서, 배선 간격을 보다 작게 설계하는 것이 가능해지고, 전기적인 불량을 발생하는 일 없이 반도체 집적 회로 장치의 미세화를 실현하는 것이 가능하다.
또한, 제1 층간 절연막(5)의 표면을 CMP 처리에 의해 연마함으로써 제1 도전체 플러그(8)의 움푹 들어감을 해소할 때에, 메모리 어레이부와 로직 회로부 사이에 단차가 거의 발생하지 않고 제1 배선층(10)을 정밀도 좋게 사진 제판 처리에 의해 형성할 수 있다고 하는 이점이 있다.
도 14는 이 실시예에 있어서의 반도체 기억 장치의 다른 구조예를 도시한 단면도이다. 도 14에 있어서, 제2 접속구(13)는 제3 절연막(12) 안에서 제1 배선층(10) 상에까지 넓어지는 확대된 지름을 갖고 있다. 제2 접속구(13)의 내면을 따라 제2 도전체 플러그(14)가 통 모양으로 형성되어 있다. 그 내면에는 유전체 막(15)이 형성되고, 또한 그 내면으로부터 제3 절연막(12) 상에까지 연장하도록 상부 전극(16)이 형성되어 있다.
제2 도전체 플러그(14)는 하부 전극으로서 스토리지 노드가 되고, 상부 전극(16)은 셀 플레이트(cell plate)가 되며, 유전체막(15)을 사이에 두고 메모리 셀부의 용량을 형성하고 있다. 그 이외의 구조는 도 13과 동일하므로 중복 설명은 생략한다.
반도체 기억 장치의 용량을 이와 같이 형성함으로써, 도 13의 경우와 비교하여 큰 용량을 확보하면서 높이의 증대를 억제할 수 있다.
이 경우에 있어서도 도 11∼도 13의 예에 대해 설명한 것과 동일한 효과가 있다.
또, 이상의 각 실시예에 있어서, 제1 절연막(5)을 반도체 기판(1) 상에 형성하는 것으로 설명했다. 그러나, 이것은 좁은 의미의 반도체 기판만을 의미하지 않는다. 제1 절연막(5)을 그 위에 형성하기 위한 하지부재로서의 의미이고 특별히 한정되는 것은 아니다.
이상 설명한 바와 같이, 본 발명에 따르면 층간 절연막의 표면과 도전체 플러그의 표면과는 단차없이 평탄하게 형성되어 있기 때문에, 층간 절연막의 표면에 배선층을 이방성 에칭에 의해 형성했을 때의 에칭 잔사가 남지 않는다.
따라서, 사진 제판 시의 중합 어긋남에 의해 배선층이 접속구의 상부에 형성되어도, 도전체 플러그가 배선층과 전기적으로 단락하는 불량은 발생하지 않는다.
이것에 의해, 배선 간격을 보다 작게 설계하는 것이 가능해지고, 전기적인 불량을 발생하는 일 없이 반도체 집적 회로 장치의 미세화를 실현하는 것이 가능하다.
또한, 본 발명에 따르면, 도전체 막을 에칭백 처리했을 때에 층간 절연막 표면에 형성되는 표면 개질층을 CMP법에 의해 제거하기 때문에, 층간 절연막의 절연 특성의 열화라고 하는 문제가 발생하지 않는다.
또한, 배선간의 전기적인 단락 불량의 발생도 없다.
또한, 상층에 CVD법에 의해 성막을 행할 때에 막 두께의 오차나 재현성의 열화라고 하는 불안정성이 생기지 않고, 안정하게 성막을 행하는 것이 가능하다.
따라서, 반도체 장치의 제조 수율의 향상, 또는 제품의 전기특성의 안정화, 제조 비용의 저감이 가능해진다.

Claims (3)

  1. 반도체 기판 상에 형성되고 표면이 평탄화된 제1 절연막,
    상기 제1 절연막에 설치된 개구를 매립하여 형성되고 상기 제1 절연막의 표면과 동일한 높이의 표면을 갖는 도전체 플러그,
    상기 제1 절연막과 도전체 플러그의 표면에 형성된 제2 절연막,
    상기 제2 절연막의 표면에 형성된 배선 패턴,
    상기 제2 절연막의 표면에 상기 배선 패턴을 덮도록 형성된 제3 절연막, 및
    상기 제3 절연막과 제2 절연막을 관통하는 개구를 매립하도록 형성되어 상기 도전체 플러그와 전기적으로 접속되는 접속 도전체
    를 구비한 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상의 제1 영역과 제2 영역에 연속하여 동일한 높이로 형성되고 적어도 상기 제1 영역에서 그 표면이 평탄화된 제1 절연막,
    적어도 상기 제1 영역에서 상기 제1 절연막에 설치된 개구를 매립하여 형성되고 상기 제1 절연막의 표면과 동일한 높이의 표면을 갖는 복수의 도전체 플러그,
    상기 제1 영역과 제2 영역에 연속하여 상기 제1 절연막과 도전체 플러그의 표면에 형성된 제2 절연막,
    적어도 상기 제1 영역에서 상기 제2 절연막의 표면에 형성된 배선 패턴,
    상기 제2 절연막의 표면에 상기 배선 패턴을 덮도록 형성된 제3 절연막, 및
    적어도 상기 제1 영역에서 상기 제3 절연막과 제2 절연막을 관통하는 개구를 매립하도록 형성되어 상기 도전체 플러그와 전기적으로 접속되는 접속 도전체
    를 구비한 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 제1 절연막을 형성하고 이 절연막에 개구를 형성하는 공정,
    상기 제1 절연막 상에 상기 개구를 매립하도록 도전체 막을 형성하는 공정,
    상기 제1 절연막 상의 도전체 막을 화학적 에칭에 의해 제거하고 상기 개구를 매립한 도전체 막에 의해 도전체 플러그를 형성하는 공정, 및
    도전체 막이 제거된 적어도 상기 제1 절연막의 표면을 화학 기계적 연마에 의해 연마하여 상기 도전체 플러그의 표면과 동일한 평탄한 표면을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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