JPH11340322A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11340322A JPH11340322A JP10139863A JP13986398A JPH11340322A JP H11340322 A JPH11340322 A JP H11340322A JP 10139863 A JP10139863 A JP 10139863A JP 13986398 A JP13986398 A JP 13986398A JP H11340322 A JPH11340322 A JP H11340322A
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Landscapes
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Abstract
(57)【要約】
【課題】シェアードコンタクト（ＳＨＣ）開孔時に、Ｓ
ＨＣ内で最初に表出する上層の導電層が削れ、これによ
りコンタクト抵抗が増大する。 【解決手段】複数の導電層を相互接続しながら上層の配
線層に接続するＳＨＣを形成する際、複数の導電層のう
ち最下層の導電層より上層の少なくとも何れか一の導電
層（第１の配線層１２）上に、エッチング対象の他の絶
縁膜６，２０，２２，２４，３２に比べエッチングレー
トの遅い保護絶縁膜１４を予め設けておく。そして、Ｓ
ＨＣの開孔では、保護絶縁１４膜によって直下の導電層
１２を保護しながら周囲の絶縁膜を最下層の導電層（ソ
ース・ドレイン不純物領域１８）が表出するまでエッチ
ングする。このエッチングでは、その条件を制御する
か、保護絶縁膜１４の材質と膜厚を適切に設定すること
によって、ＳＨＣ開孔の最終段階でＳＨＣ内の保護絶縁
膜１４をエッチオフする。
ＨＣ内で最初に表出する上層の導電層が削れ、これによ
りコンタクト抵抗が増大する。 【解決手段】複数の導電層を相互接続しながら上層の配
線層に接続するＳＨＣを形成する際、複数の導電層のう
ち最下層の導電層より上層の少なくとも何れか一の導電
層（第１の配線層１２）上に、エッチング対象の他の絶
縁膜６，２０，２２，２４，３２に比べエッチングレー
トの遅い保護絶縁膜１４を予め設けておく。そして、Ｓ
ＨＣの開孔では、保護絶縁１４膜によって直下の導電層
１２を保護しながら周囲の絶縁膜を最下層の導電層（ソ
ース・ドレイン不純物領域１８）が表出するまでエッチ
ングする。このエッチングでは、その条件を制御する
か、保護絶縁膜１４の材質と膜厚を適切に設定すること
によって、ＳＨＣ開孔の最終段階でＳＨＣ内の保護絶縁
膜１４をエッチオフする。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる階層の複数
の配線層を接続し、かつ、当該複数の配線層を上層配線
層に接続するシェアードコンタクトを有する半導体装置
およびその製造方法に関する。特定的には、本発明は、
シェアードコンタクトによって相互接続する複数の導電
層のうち上層側の導電層のコンタクト性を確保する方法
と、その方法の実施に好適な構成の半導体装置とに関す
る。
の配線層を接続し、かつ、当該複数の配線層を上層配線
層に接続するシェアードコンタクトを有する半導体装置
およびその製造方法に関する。特定的には、本発明は、
シェアードコンタクトによって相互接続する複数の導電
層のうち上層側の導電層のコンタクト性を確保する方法
と、その方法の実施に好適な構成の半導体装置とに関す
る。
【０００２】
【従来の技術】ＬＳＩの微細化、高集積化によって配線
構造の多層化が進み、これにともなって配線層と基板
間、配線層同士を接続するコンタクト数も飛躍的に増え
ている。このため、コンタクト自体の微細化や自己整合
コンタクト等による合わせずれ余裕の低減等の省スペー
ス化に加え、如何にしてコンタクト数を減らし、また効
率よくコンタクトを配置するかが益々重要となってきて
いる。このような要請に対し、近年、異なる階層の複数
の導電層（配線層又は基板内の不純物領域）を必要最小
面積で相互接続し、かつ当該複数の導電層を上層の配線
層にも接続できることから、シェアードコンタクトが多
用されている。
構造の多層化が進み、これにともなって配線層と基板
間、配線層同士を接続するコンタクト数も飛躍的に増え
ている。このため、コンタクト自体の微細化や自己整合
コンタクト等による合わせずれ余裕の低減等の省スペー
ス化に加え、如何にしてコンタクト数を減らし、また効
率よくコンタクトを配置するかが益々重要となってきて
いる。このような要請に対し、近年、異なる階層の複数
の導電層（配線層又は基板内の不純物領域）を必要最小
面積で相互接続し、かつ当該複数の導電層を上層の配線
層にも接続できることから、シェアードコンタクトが多
用されている。
【０００３】図７は、従来のシェアードコンタクトを有
する半導体装置の一構造例を示すＳＲＡＭ装置（ＳＲＡ
Ｍセル）の断面図である。図７において、符号１００は
従来のＳＲＡＭセル、２はｐ型半導体基板、４はＬＯＣ
ＯＳ等の素子分離絶縁層、６はゲート絶縁膜、１２はト
ランジスタのゲート電極を兼ねる第１の配線層、１６は
オフセット絶縁膜、１８はＬＤＤ構造のソース・ドレイ
ン不純物領域、２０は酸化シリコン膜、２２はエッチン
グストッパ膜、２４は第１の層間絶縁層、３０は第２の
配線層、３２は第２の層間絶縁層、３４は第３の配線
層、３６は第３の層間絶縁層、３８は接続プラグ、４０
は第４の配線層、４２は第４の層間絶縁層を示す。
する半導体装置の一構造例を示すＳＲＡＭ装置（ＳＲＡ
Ｍセル）の断面図である。図７において、符号１００は
従来のＳＲＡＭセル、２はｐ型半導体基板、４はＬＯＣ
ＯＳ等の素子分離絶縁層、６はゲート絶縁膜、１２はト
ランジスタのゲート電極を兼ねる第１の配線層、１６は
オフセット絶縁膜、１８はＬＤＤ構造のソース・ドレイ
ン不純物領域、２０は酸化シリコン膜、２２はエッチン
グストッパ膜、２４は第１の層間絶縁層、３０は第２の
配線層、３２は第２の層間絶縁層、３４は第３の配線
層、３６は第３の層間絶縁層、３８は接続プラグ、４０
は第４の配線層、４２は第４の層間絶縁層を示す。
【０００４】本例のＳＲＡＭセル１００では、第１の配
線層１２がポリシリコン膜８と金属シリサイド膜１０と
の積層膜からなり、同様に、第２の配線層３０がポリシ
リコン膜２６と金属シリサイド膜２８との積層膜からな
る。第３の配線層３４はポリシリコン単層膜、第４の配
線層４０はＡｌ等のメタル単層膜（又は、主メタル膜を
バリアメタルや反射防止膜で挟んだ積層膜）からなる。
また、ゲート絶縁膜６は、通常、熱酸化シリコン膜から
なり、エッチングストッパ膜２２は窒化シリコンからな
る。第１〜第４の層間絶縁層２０，３２，３６，４２
は、通常、酸化シリコン系の材料からなる。
線層１２がポリシリコン膜８と金属シリサイド膜１０と
の積層膜からなり、同様に、第２の配線層３０がポリシ
リコン膜２６と金属シリサイド膜２８との積層膜からな
る。第３の配線層３４はポリシリコン単層膜、第４の配
線層４０はＡｌ等のメタル単層膜（又は、主メタル膜を
バリアメタルや反射防止膜で挟んだ積層膜）からなる。
また、ゲート絶縁膜６は、通常、熱酸化シリコン膜から
なり、エッチングストッパ膜２２は窒化シリコンからな
る。第１〜第４の層間絶縁層２０，３２，３６，４２
は、通常、酸化シリコン系の材料からなる。
【０００５】この図示例のＳＲＡＭセルの断面では、構
造上異なる２つのコンタクトが設けられている。その一
方は、ｎ型不純物領域１８と第２の配線層３０とを、第
１の配線層１２との電気的ショートを回避しながら相互
接続する自己整合コンタクトＳＡＣである。また、他方
は、ｎ型不純物領域１８，第１の配線層１２および第３
の配線層３４の３つの導電層を相互接続するシェアード
コンタクトＳＨＣである。
造上異なる２つのコンタクトが設けられている。その一
方は、ｎ型不純物領域１８と第２の配線層３０とを、第
１の配線層１２との電気的ショートを回避しながら相互
接続する自己整合コンタクトＳＡＣである。また、他方
は、ｎ型不純物領域１８，第１の配線層１２および第３
の配線層３４の３つの導電層を相互接続するシェアード
コンタクトＳＨＣである。
【０００６】このＳＲＡＭ装置の製造では、まず、ｐ型
半導体基板２に、例えばＬＯＣＯＳ等の素子分離絶縁層
４を選択的に形成した後、素子分離絶縁層４に囲まれた
基板表面にゲート絶縁膜６を熱酸化法等により形成す
る。つぎに、ポリシリコン膜８および金属シリサイド膜
１０、さらに自己整合コンタクト形成時の分離絶縁層と
なるオフセット絶縁膜１６を全面に順次積層する。この
積層膜８，１０，１６を所定形状にパターンニングし
て、オフセット絶縁膜１６の加工とＭＯＳトランジスタ
のゲート電極を兼ねる第１の配線層１２の形成を同時に
行う。このパターンニング後の積層膜８，１０，１６お
よび素子分離絶縁層４をマスクとして全面にイオン注入
を行い、ＬＤＤ領域となるｎ型の低濃度不純物領域１８
ａを基板表面に形成する。次いで、酸化シリコン膜２０
を全面に成膜する。そして、積層膜８，１０，１６の側
壁にポリシリコンからなるサイドウォールを形成し、こ
のサイドウォールが形成された状態で再度イオン注入を
行い、ｎ型の高濃度不純物領域１８ｂを形成する。続く
活性化アニールによって、ＬＤＤ構造のソース・ドレイ
ン不純物領域１８が完成する。サイドウォール除去後、
自己整合コンタクト形成時のエッチングストッパ膜２２
と第１の層間絶縁層２４を全面に順次堆積する。第１の
層間絶縁層２４の表面を平坦化後、第２の配線層を接続
すべきＭＯＳトランジスタのソース・ドレイン不純物領
域１８上に、自己整合コンタクトＳＡＣを開孔する。そ
して、ポリシリコン膜２６と金属シリサイド膜２８を全
面に順次積層し、この積層膜をパターンニングして第２
の配線層３０を形成する。つぎに、全面に第２の層間絶
縁層３２を堆積し、第３の配線層を接続すべきＭＯＳト
ランジスタのソース・ドレイン不純物領域１８と第１の
配線層１２との境界部分に、シェアードコンタクトＳＨ
Ｃを開孔する。全面にポリシリコン膜を成膜した後に、
これをパターンニングして、シェアードコンタクトＳＨ
Ｃを介してＭＯＳトランジスタのソース・ドレイン不純
物領域１８，第１の配線層１２双方に接続した第３の配
線層３４を形成する。その後は、第３の層間絶縁層３６
の堆積、接続プラグ３８の形成、第４の配線層４０の形
成、第４の層間絶縁層４２の堆積等を経て、当該ＳＲＡ
Ｍ装置１００を完成させる。
半導体基板２に、例えばＬＯＣＯＳ等の素子分離絶縁層
４を選択的に形成した後、素子分離絶縁層４に囲まれた
基板表面にゲート絶縁膜６を熱酸化法等により形成す
る。つぎに、ポリシリコン膜８および金属シリサイド膜
１０、さらに自己整合コンタクト形成時の分離絶縁層と
なるオフセット絶縁膜１６を全面に順次積層する。この
積層膜８，１０，１６を所定形状にパターンニングし
て、オフセット絶縁膜１６の加工とＭＯＳトランジスタ
のゲート電極を兼ねる第１の配線層１２の形成を同時に
行う。このパターンニング後の積層膜８，１０，１６お
よび素子分離絶縁層４をマスクとして全面にイオン注入
を行い、ＬＤＤ領域となるｎ型の低濃度不純物領域１８
ａを基板表面に形成する。次いで、酸化シリコン膜２０
を全面に成膜する。そして、積層膜８，１０，１６の側
壁にポリシリコンからなるサイドウォールを形成し、こ
のサイドウォールが形成された状態で再度イオン注入を
行い、ｎ型の高濃度不純物領域１８ｂを形成する。続く
活性化アニールによって、ＬＤＤ構造のソース・ドレイ
ン不純物領域１８が完成する。サイドウォール除去後、
自己整合コンタクト形成時のエッチングストッパ膜２２
と第１の層間絶縁層２４を全面に順次堆積する。第１の
層間絶縁層２４の表面を平坦化後、第２の配線層を接続
すべきＭＯＳトランジスタのソース・ドレイン不純物領
域１８上に、自己整合コンタクトＳＡＣを開孔する。そ
して、ポリシリコン膜２６と金属シリサイド膜２８を全
面に順次積層し、この積層膜をパターンニングして第２
の配線層３０を形成する。つぎに、全面に第２の層間絶
縁層３２を堆積し、第３の配線層を接続すべきＭＯＳト
ランジスタのソース・ドレイン不純物領域１８と第１の
配線層１２との境界部分に、シェアードコンタクトＳＨ
Ｃを開孔する。全面にポリシリコン膜を成膜した後に、
これをパターンニングして、シェアードコンタクトＳＨ
Ｃを介してＭＯＳトランジスタのソース・ドレイン不純
物領域１８，第１の配線層１２双方に接続した第３の配
線層３４を形成する。その後は、第３の層間絶縁層３６
の堆積、接続プラグ３８の形成、第４の配線層４０の形
成、第４の層間絶縁層４２の堆積等を経て、当該ＳＲＡ
Ｍ装置１００を完成させる。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置の製造方法では、シェアードコンタクト
を形成するエッチングにおいて、階層の異なる２つの導
電層の上層の導電層が表出してから下層の導電層が表出
するまでの間は、上層の導電にとってはオーバーエッチ
ングとなり、上層の導電層のシリサイド膜が多少なりと
も削れてしまう。このため、形成したシェアードコンタ
クト内における上層の導電層のシリサイド膜の表面積が
減少してしまう。この表面積の減少によって、この２つ
の導電層に配線層をシェアードコンタクトを介して接続
する際に、特に上層の導電層と配線層とのコンタクト抵
抗が増大する結果を招く。
来の半導体装置の製造方法では、シェアードコンタクト
を形成するエッチングにおいて、階層の異なる２つの導
電層の上層の導電層が表出してから下層の導電層が表出
するまでの間は、上層の導電にとってはオーバーエッチ
ングとなり、上層の導電層のシリサイド膜が多少なりと
も削れてしまう。このため、形成したシェアードコンタ
クト内における上層の導電層のシリサイド膜の表面積が
減少してしまう。この表面積の減少によって、この２つ
の導電層に配線層をシェアードコンタクトを介して接続
する際に、特に上層の導電層と配線層とのコンタクト抵
抗が増大する結果を招く。
【０００８】図８は、図７に示すＳＲＡＭ装置の製造過
程においてシェアードコンタクトの開孔後を示す断面図
である。この図示例では、シェアードコンタクトの開孔
工程でエッチングすべき絶縁膜が酸化シリコンや窒化シ
リコンであり、シェアードコンタクト内で最初に表出す
る上層の導電層（第１の配線層１２）がポリサイド膜、
即ちポリシリコン膜８と金属シリサイド１０との積層膜
である。したがって、エッチング条件を制御しても、ど
うしても金属シリサイド１０の削れは回避できず、例え
ば図示のように、コンタクト孔内における金属シリサイ
ド１０が全てエッチオフされやすい。したがって、上層
配線層（第３の配線層３４）と第１の配線層１２との接
触面積が小さいうえ、その接触が主にポリシリコン同士
でなされ、この部分でのコンタクト抵抗の増大は免れ得
ない。
程においてシェアードコンタクトの開孔後を示す断面図
である。この図示例では、シェアードコンタクトの開孔
工程でエッチングすべき絶縁膜が酸化シリコンや窒化シ
リコンであり、シェアードコンタクト内で最初に表出す
る上層の導電層（第１の配線層１２）がポリサイド膜、
即ちポリシリコン膜８と金属シリサイド１０との積層膜
である。したがって、エッチング条件を制御しても、ど
うしても金属シリサイド１０の削れは回避できず、例え
ば図示のように、コンタクト孔内における金属シリサイ
ド１０が全てエッチオフされやすい。したがって、上層
配線層（第３の配線層３４）と第１の配線層１２との接
触面積が小さいうえ、その接触が主にポリシリコン同士
でなされ、この部分でのコンタクト抵抗の増大は免れ得
ない。
【０００９】かかる問題は、上述した例に限らず、階層
の異なる複数の導電層をエッチング時に表出させて、そ
れらと上層の配線層のコンタクトをとるシェアードコン
タクトに本質的な問題である。たとえば、２つの導電層
が共に配線層である場合、コンタクト孔内を金属プラグ
等で埋め込む場合でも、この問題は避けられない。上述
した例では２つの導電層間に薄いゲート絶縁膜６が介在
するのみであるが、２つの導電層が共に配線層の場合、
一般に、その層間絶縁膜はゲート絶縁膜よりかなり厚
い。このため、上層の導電層に施されるオーバーエッチ
ング量が上記例よりも更に大きなものとなり、コンタク
ト孔内で上層の導電層が殆どエッチオフされる事態も発
生し得る。
の異なる複数の導電層をエッチング時に表出させて、そ
れらと上層の配線層のコンタクトをとるシェアードコン
タクトに本質的な問題である。たとえば、２つの導電層
が共に配線層である場合、コンタクト孔内を金属プラグ
等で埋め込む場合でも、この問題は避けられない。上述
した例では２つの導電層間に薄いゲート絶縁膜６が介在
するのみであるが、２つの導電層が共に配線層の場合、
一般に、その層間絶縁膜はゲート絶縁膜よりかなり厚
い。このため、上層の導電層に施されるオーバーエッチ
ング量が上記例よりも更に大きなものとなり、コンタク
ト孔内で上層の導電層が殆どエッチオフされる事態も発
生し得る。
【００１０】本発明は、このような実情に鑑みてなさ
れ、シェアードコンタクトを開孔するエッチング時に、
そのコンタクト孔内で最初に表出する上層の導電層が削
れるのを有効に防止し、これによりコンタクト抵抗の増
大を防止した半導体装置の製造方法を提供することを目
的とする。また、本発明は、その方法の実施に好適な構
成の半導体装置を提供することを他の目的とする。
れ、シェアードコンタクトを開孔するエッチング時に、
そのコンタクト孔内で最初に表出する上層の導電層が削
れるのを有効に防止し、これによりコンタクト抵抗の増
大を防止した半導体装置の製造方法を提供することを目
的とする。また、本発明は、その方法の実施に好適な構
成の半導体装置を提供することを他の目的とする。
【００１１】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置の製造方法は、半導体基板内または当該基板上
に、第１の絶縁膜を基板上又は層間に介在させて異なる
階層の複数の導電層を形成し、全面に第２の絶縁膜を成
膜し、当該第１および第２の絶縁膜にコンタクト孔を開
孔して当該コンタクト孔内に複数の導電層を表出させ、
前記複数の導電層を相互接続する導電材料を少なくとも
当該コンタクト孔内部に形成する半導体装置の製造方法
であって、前記第１および第２の絶縁膜の成膜時に、前
記複数の導電層のうち最下層の導電層より上層の少なく
とも何れか一の導電層上に、前記第１および第２の絶縁
膜に比べエッチングレートの遅い保護絶縁膜を予め設け
ておき、前記コンタクト孔の開孔では、前記保護絶縁膜
によって直下の導電層を保護しながら前記第１および第
２の絶縁膜をエッチングする。
点を解決し、上記目的を達成するために、本発明の半導
体装置の製造方法は、半導体基板内または当該基板上
に、第１の絶縁膜を基板上又は層間に介在させて異なる
階層の複数の導電層を形成し、全面に第２の絶縁膜を成
膜し、当該第１および第２の絶縁膜にコンタクト孔を開
孔して当該コンタクト孔内に複数の導電層を表出させ、
前記複数の導電層を相互接続する導電材料を少なくとも
当該コンタクト孔内部に形成する半導体装置の製造方法
であって、前記第１および第２の絶縁膜の成膜時に、前
記複数の導電層のうち最下層の導電層より上層の少なく
とも何れか一の導電層上に、前記第１および第２の絶縁
膜に比べエッチングレートの遅い保護絶縁膜を予め設け
ておき、前記コンタクト孔の開孔では、前記保護絶縁膜
によって直下の導電層を保護しながら前記第１および第
２の絶縁膜をエッチングする。
【００１２】前記コンタクト開孔時のエッチングでは、
エッチング条件を制御するか、又は保護絶縁膜の材質と
膜厚を適切に設定することによって、前記コンタクト孔
内に前記最下層の導電層が表出するとき又は続く所定の
オーバーエッチング後に、前記保護絶縁膜をコンタクト
孔内でエッチオフする。この保護絶縁膜は、その下の導
電層加工時のエッチングマスク層を形成するフォトリソ
グラフィにおいて、或いは前記コンタクト開孔時のエッ
チングマスク層を前記第２の絶縁膜上に形成するフォト
リソグラフィにおいて反射防止用として形成した膜で兼
用してもよい。また、保護絶縁膜は、自己整合コンタク
トの分離絶縁層としてのオフセット絶縁膜で兼用しても
よい。
エッチング条件を制御するか、又は保護絶縁膜の材質と
膜厚を適切に設定することによって、前記コンタクト孔
内に前記最下層の導電層が表出するとき又は続く所定の
オーバーエッチング後に、前記保護絶縁膜をコンタクト
孔内でエッチオフする。この保護絶縁膜は、その下の導
電層加工時のエッチングマスク層を形成するフォトリソ
グラフィにおいて、或いは前記コンタクト開孔時のエッ
チングマスク層を前記第２の絶縁膜上に形成するフォト
リソグラフィにおいて反射防止用として形成した膜で兼
用してもよい。また、保護絶縁膜は、自己整合コンタク
トの分離絶縁層としてのオフセット絶縁膜で兼用しても
よい。
【００１３】このような半導体装置の製造方法では、コ
ンタクト開孔時のエッチングにおいて、そのエッチング
中は保護絶縁膜によって直下の導電層が保護され、当該
導電層が殆ど削れない。そして、エッチング後には保護
絶縁膜が除去される。このため、その後にコンタクト孔
内に導電材料を形成して、複数の導電層間を接続する際
に、この導電材料と上層側の導電層との間で大きな接触
面積が確保される。
ンタクト開孔時のエッチングにおいて、そのエッチング
中は保護絶縁膜によって直下の導電層が保護され、当該
導電層が殆ど削れない。そして、エッチング後には保護
絶縁膜が除去される。このため、その後にコンタクト孔
内に導電材料を形成して、複数の導電層間を接続する際
に、この導電材料と上層側の導電層との間で大きな接触
面積が確保される。
【００１４】本発明の半導体装置では、半導体基板内ま
たは当該基板上の積層膜中に設けられた異なる階層の複
数の導電層を相互接続し、かつ、当該複数の導電層を上
層の配線層に接続するためのコンタクト孔を有する半導
体装置であって、前記複数の導電層のうち最下層の導電
層よりも上層の少なくとも何れか一の導電層上に、前記
上層の配線層との間でより上層に設けられた絶縁膜に比
べて（更に好ましくは、加えて、前記最下層の導電層と
の間でより下層に設けられた絶縁膜に比べても）エッチ
ングレートの遅い保護絶縁膜が設けられている。この保
護絶縁膜は、その前記コンタクト孔内の部分がエッチオ
フされている。
たは当該基板上の積層膜中に設けられた異なる階層の複
数の導電層を相互接続し、かつ、当該複数の導電層を上
層の配線層に接続するためのコンタクト孔を有する半導
体装置であって、前記複数の導電層のうち最下層の導電
層よりも上層の少なくとも何れか一の導電層上に、前記
上層の配線層との間でより上層に設けられた絶縁膜に比
べて（更に好ましくは、加えて、前記最下層の導電層と
の間でより下層に設けられた絶縁膜に比べても）エッチ
ングレートの遅い保護絶縁膜が設けられている。この保
護絶縁膜は、その前記コンタクト孔内の部分がエッチオ
フされている。
【００１５】
【発明の実施の形態】以下、本発明に係る半導体装置お
よびその製造方法を、図面を参照しながら詳細に説明す
る。
よびその製造方法を、図面を参照しながら詳細に説明す
る。
【００１６】本発明は、半導体基板内または当該基板上
の積層膜中に設けられた異なる階層の複数の導電層を相
互接続し、かつ、当該複数の導電層を上層の配線層に接
続するためのコンタクト（シェアードコンタクト）に広
く適用される。したがって、シェアードコンタクト内で
相互接続される複数の導電層は、異なる階層のものが存
在していればよく、その形態は種々存在する。たとえ
ば、上記複数の導電層としては、半導体基板内の表面側
に形成された不純物領域や埋め込みメタル層、半導体基
板上に接触するメタル層、基板上に絶縁膜を介して積層
された電極または配線層等の何れでもよい。異なる階層
の導電層は２以上あれば、数に限定はない。そして、本
発明の半導体装置では、その最下層の導電層より上層側
の導電層の少なくとも何れか一の導電層上に、直下の導
電層をコンタクト開孔時のエッチングにおいて保護する
保護絶縁膜が設けられている。
の積層膜中に設けられた異なる階層の複数の導電層を相
互接続し、かつ、当該複数の導電層を上層の配線層に接
続するためのコンタクト（シェアードコンタクト）に広
く適用される。したがって、シェアードコンタクト内で
相互接続される複数の導電層は、異なる階層のものが存
在していればよく、その形態は種々存在する。たとえ
ば、上記複数の導電層としては、半導体基板内の表面側
に形成された不純物領域や埋め込みメタル層、半導体基
板上に接触するメタル層、基板上に絶縁膜を介して積層
された電極または配線層等の何れでもよい。異なる階層
の導電層は２以上あれば、数に限定はない。そして、本
発明の半導体装置では、その最下層の導電層より上層側
の導電層の少なくとも何れか一の導電層上に、直下の導
電層をコンタクト開孔時のエッチングにおいて保護する
保護絶縁膜が設けられている。
【００１７】以下、かかる本発明の半導体装置およびそ
の製造方法の実施形態を、ＳＲＡＭ装置を例として説明
する。
の製造方法の実施形態を、ＳＲＡＭ装置を例として説明
する。
【００１８】図１は、本実施形態に係るＳＲＡＭ装置
（ＳＲＡＭセル）の断面図である。図１において、符号
１はＳＲＡＭセル、２はｐ型半導体基板、４はＬＯＣＯ
Ｓ等の素子分離絶縁層、６は熱酸化シリコン膜からなる
ゲート絶縁膜、８は第１層目のポリシリコン膜、１０は
第１層目の金属シリサイド膜、１２はポリシリコン膜８
と金属シリサイド膜１０からなりトランジスタのゲート
電極を兼ねる第１の配線層、１６は自己整合コンタクト
形成時の分離絶縁層となるオフセット絶縁膜、１８はＬ
ＤＤ構造のｎ型不純物領域、２０は酸化シリコン膜、２
２は窒化シリコンからなるエッチングストッパ膜、２４
は第１の層間絶縁層、２６は第２層目のポリシリコン
膜、２８は第２層目の金属シリサイド膜、３０はポリシ
リコン膜２６と金属シリサイド膜２８からなる第２の配
線層、３２は第２の層間絶縁層、３４は第３層目のポリ
シリコン膜からなる第３の配線層、３６は第３の層間絶
縁層、３８は接続プラグ、４０はＡｌ等のメタル単層膜
（又は、主メタル膜をバリアメタルや反射防止膜で挟ん
だ積層膜）からなる第４の配線層、４２は第４の層間絶
縁層を示す。また、ＳＡＣはｎ型不純物領域１８と第２
の配線層３０とを、第１の配線層１２との電気的ショー
トを回避しながら相互接続する自己整合コンタクト、Ｓ
ＨＣはｎ型不純物領域１８，第１の配線層１２および第
３の配線層３４の３つの導電層を相互接続するシェアー
ドコンタクトを示す。なお、第２〜第４の層間絶縁層３
２，３６，４２は、通常、酸化シリコン系の材料からな
る。また、ゲート絶縁膜６、酸化シリコン膜２０、エッ
チングストッパ膜２２および第１の層間絶縁層２４が本
発明における“第１の絶縁膜”に、第２の層間絶縁層３
２が本発明における“第２の絶縁膜”に、また第３の配
線層３４が本発明における“上層の配線層”にそれぞれ
該当する。これらの構成は、図６の従来技術で示したＳ
ＲＡＭ装置１００と共通する。
（ＳＲＡＭセル）の断面図である。図１において、符号
１はＳＲＡＭセル、２はｐ型半導体基板、４はＬＯＣＯ
Ｓ等の素子分離絶縁層、６は熱酸化シリコン膜からなる
ゲート絶縁膜、８は第１層目のポリシリコン膜、１０は
第１層目の金属シリサイド膜、１２はポリシリコン膜８
と金属シリサイド膜１０からなりトランジスタのゲート
電極を兼ねる第１の配線層、１６は自己整合コンタクト
形成時の分離絶縁層となるオフセット絶縁膜、１８はＬ
ＤＤ構造のｎ型不純物領域、２０は酸化シリコン膜、２
２は窒化シリコンからなるエッチングストッパ膜、２４
は第１の層間絶縁層、２６は第２層目のポリシリコン
膜、２８は第２層目の金属シリサイド膜、３０はポリシ
リコン膜２６と金属シリサイド膜２８からなる第２の配
線層、３２は第２の層間絶縁層、３４は第３層目のポリ
シリコン膜からなる第３の配線層、３６は第３の層間絶
縁層、３８は接続プラグ、４０はＡｌ等のメタル単層膜
（又は、主メタル膜をバリアメタルや反射防止膜で挟ん
だ積層膜）からなる第４の配線層、４２は第４の層間絶
縁層を示す。また、ＳＡＣはｎ型不純物領域１８と第２
の配線層３０とを、第１の配線層１２との電気的ショー
トを回避しながら相互接続する自己整合コンタクト、Ｓ
ＨＣはｎ型不純物領域１８，第１の配線層１２および第
３の配線層３４の３つの導電層を相互接続するシェアー
ドコンタクトを示す。なお、第２〜第４の層間絶縁層３
２，３６，４２は、通常、酸化シリコン系の材料からな
る。また、ゲート絶縁膜６、酸化シリコン膜２０、エッ
チングストッパ膜２２および第１の層間絶縁層２４が本
発明における“第１の絶縁膜”に、第２の層間絶縁層３
２が本発明における“第２の絶縁膜”に、また第３の配
線層３４が本発明における“上層の配線層”にそれぞれ
該当する。これらの構成は、図６の従来技術で示したＳ
ＲＡＭ装置１００と共通する。
【００１９】本実施形態のＳＲＡＭ装置では、シェアー
ドコンタクトＳＨＣ内で、ｎ型不純物領域１８と第１の
配線層１２とが第３の配線層３４（上層の配線層）によ
って相互接続される２つの導電層である。本例の特徴
は、その２つの導電層のうち上層の導電層（第１の配線
層１２）上に、保護絶縁膜１４が形成されていることで
ある。この保護絶縁膜１４は、シェアードコンタクトＳ
ＨＣを開孔する他の絶縁膜に比べエッチングレートの遅
い材料で構成されている。本例では、上記他の絶縁膜
（ゲート絶縁膜６、酸化シリコン膜２０、エッチングス
トッパ膜２２、第１の層間絶縁層２４および第２の層間
絶縁層３２）が酸化シリコンや窒化シリコンから構成さ
れているのに対し、保護絶縁膜１４は、酸化シリコンや
窒化シリコンに比べエッチング選択比が高い窒化酸化シ
リコン（ＳｉＯＮ）から構成されている。
ドコンタクトＳＨＣ内で、ｎ型不純物領域１８と第１の
配線層１２とが第３の配線層３４（上層の配線層）によ
って相互接続される２つの導電層である。本例の特徴
は、その２つの導電層のうち上層の導電層（第１の配線
層１２）上に、保護絶縁膜１４が形成されていることで
ある。この保護絶縁膜１４は、シェアードコンタクトＳ
ＨＣを開孔する他の絶縁膜に比べエッチングレートの遅
い材料で構成されている。本例では、上記他の絶縁膜
（ゲート絶縁膜６、酸化シリコン膜２０、エッチングス
トッパ膜２２、第１の層間絶縁層２４および第２の層間
絶縁層３２）が酸化シリコンや窒化シリコンから構成さ
れているのに対し、保護絶縁膜１４は、酸化シリコンや
窒化シリコンに比べエッチング選択比が高い窒化酸化シ
リコン（ＳｉＯＮ）から構成されている。
【００２０】つぎに、上記構成のＳＲＡＭ装置を例に、
本発明の半導体装置の製造方法の実施形態を説明する。
図２〜図５は、本実施形態に係るＳＲＡＭ装置の各製造
過程を示す断面図である。
本発明の半導体装置の製造方法の実施形態を説明する。
図２〜図５は、本実施形態に係るＳＲＡＭ装置の各製造
過程を示す断面図である。
【００２１】図２において、まず、ｐ型半導体基板２
に、例えばＬＯＣＯＳ等の素子分離絶縁層４を選択的に
形成した後、素子分離絶縁層４に囲まれた基板表面にゲ
ート絶縁膜６を熱酸化法等により形成する。つぎに、ポ
リシリコン膜８、金属シリサイド膜１０、例えばプラズ
マＣＶＤ法によるＳｉＯＮ膜（保護絶縁膜１４）、さら
にオフセット絶縁膜１６を全面に順次積層する。この積
層膜８，１０，１４，１６を、リソグラフィ技術と異方
性エッチング技術により所定形状にパターンニングす
る。これにより、オフセット絶縁膜１６および保護絶縁
膜１４の加工と、ＭＯＳトランジスタのゲート電極を兼
ねる第１の配線層１２が同一パターンで同時形成され
る。そして、このパターンニング後の積層膜８，１０，
１４，１６および素子分離絶縁層４をマスクとして全面
にイオン注入を行い、ＬＤＤ領域となるｎ型の低濃度不
純物領域１８ａを基板表面に形成する。
に、例えばＬＯＣＯＳ等の素子分離絶縁層４を選択的に
形成した後、素子分離絶縁層４に囲まれた基板表面にゲ
ート絶縁膜６を熱酸化法等により形成する。つぎに、ポ
リシリコン膜８、金属シリサイド膜１０、例えばプラズ
マＣＶＤ法によるＳｉＯＮ膜（保護絶縁膜１４）、さら
にオフセット絶縁膜１６を全面に順次積層する。この積
層膜８，１０，１４，１６を、リソグラフィ技術と異方
性エッチング技術により所定形状にパターンニングす
る。これにより、オフセット絶縁膜１６および保護絶縁
膜１４の加工と、ＭＯＳトランジスタのゲート電極を兼
ねる第１の配線層１２が同一パターンで同時形成され
る。そして、このパターンニング後の積層膜８，１０，
１４，１６および素子分離絶縁層４をマスクとして全面
にイオン注入を行い、ＬＤＤ領域となるｎ型の低濃度不
純物領域１８ａを基板表面に形成する。
【００２２】次の図３において、まず、酸化シリコン膜
１４を全面に成膜する。そして、ポリシリコン膜を全面
に成膜し、これをエッチバックすることにより、積層膜
８，１０，１４，１６の側壁にポリシリコンからなるサ
イドウォール２１を形成する。このサイドウォールが形
成された状態で再度イオン注入を行い、ｎ型の高濃度不
純物領域１８ｂを形成する。続く活性化アニールによっ
て、ＬＤＤ構造のソース・ドレイン不純物領域１８が完
成する。
１４を全面に成膜する。そして、ポリシリコン膜を全面
に成膜し、これをエッチバックすることにより、積層膜
８，１０，１４，１６の側壁にポリシリコンからなるサ
イドウォール２１を形成する。このサイドウォールが形
成された状態で再度イオン注入を行い、ｎ型の高濃度不
純物領域１８ｂを形成する。続く活性化アニールによっ
て、ＬＤＤ構造のソース・ドレイン不純物領域１８が完
成する。
【００２３】図４において、サイドウォール除去後、自
己整合コンタクト形成時のエッチングストッパとなる窒
化シリコン膜２２と、酸化シリコンからなる第１の層間
絶縁層２４を全面に順次堆積する。第１の層間絶縁層２
４の表面を平坦化後、第２の配線層を接続すべきＭＯＳ
トランジスタのソース・ドレイン不純物領域１８上に、
自己整合コンタクトＳＡＣを開孔する。具体的には、フ
ォトリソグラフ技術を用いて形成したフォトレジストパ
ターンをマスクとして第１の層間絶縁層２４，エッチン
グストッパ膜２２，酸化シリコン膜２０及びゲート絶縁
膜６を順次、異方性エッチングして自己整合コンタクト
ＳＡＣを開孔する。このとき、エッチングストッパ膜２
２とオフセット絶縁膜１６の存在によりゲート電極の上
面が露出することなく、またゲート電極の側面は、主に
エッチングストッパ膜２２の存在により露出しない。そ
して、ポリシリコン膜２６と金属シリサイド膜２８を全
面に順次積層し、この積層膜をパターンニングして第２
の配線層３０を形成する。この第２の配線層３０は、自
己整合コンタクトＳＡＣによってゲート電極との電気的
ショート回避に関する自己整合が達成される。
己整合コンタクト形成時のエッチングストッパとなる窒
化シリコン膜２２と、酸化シリコンからなる第１の層間
絶縁層２４を全面に順次堆積する。第１の層間絶縁層２
４の表面を平坦化後、第２の配線層を接続すべきＭＯＳ
トランジスタのソース・ドレイン不純物領域１８上に、
自己整合コンタクトＳＡＣを開孔する。具体的には、フ
ォトリソグラフ技術を用いて形成したフォトレジストパ
ターンをマスクとして第１の層間絶縁層２４，エッチン
グストッパ膜２２，酸化シリコン膜２０及びゲート絶縁
膜６を順次、異方性エッチングして自己整合コンタクト
ＳＡＣを開孔する。このとき、エッチングストッパ膜２
２とオフセット絶縁膜１６の存在によりゲート電極の上
面が露出することなく、またゲート電極の側面は、主に
エッチングストッパ膜２２の存在により露出しない。そ
して、ポリシリコン膜２６と金属シリサイド膜２８を全
面に順次積層し、この積層膜をパターンニングして第２
の配線層３０を形成する。この第２の配線層３０は、自
己整合コンタクトＳＡＣによってゲート電極との電気的
ショート回避に関する自己整合が達成される。
【００２４】図５において、全面に第２の層間絶縁層３
２を堆積し、第３の配線層を接続すべきＭＯＳトランジ
スタのソース・ドレイン不純物領域１８と第１の配線層
１２との境界部分に、シェアードコンタクトＳＨＣを開
孔する。具体的には、フォトリソグラフ技術を用いて形
成したフォトレジストパターンをマスクとして第２の層
間絶縁層３２，第１の層間絶縁層２４，エッチングスト
ッパ膜２２，酸化シリコン膜２０及びゲート絶縁膜６を
順次、異方性エッチングしてシェアードコンタクトＳＨ
Ｃを開孔する。このエッチング時に、第１の配線層１２
上に保護絶縁膜１４が形成されており、その保護絶縁膜
１４がプラズマＣＶＤ法によるＳｉＯＮ膜であることか
ら、少なくともエッチング途中の早い段階で第１の配線
層１２の上面が露出することはない。したがって、第１
の配線層１２の後退量が従来より低減される。これは、
プラズマＣＶＤ法によるＳｉＯＮ膜は酸化シリコン膜や
窒化シリコン膜に比べエッチングレートが１／５〜１／
３程度と遅いためである。好ましくは、エッチングが終
了するとき又はエッチング終了後所定のオーバーエッチ
ングの最中にコンタクト孔内の保護絶縁膜１４がエッチ
オフされるように、ＳｉＯＮ膜厚を予め最適化するとよ
い。具体的には、ＳｉＯＮ膜厚を、エッチング対象であ
る絶縁層３２，２４，２２，２０，６の総膜厚の１／５
〜１／３程度に設定しておけば、第１の配線層１２は殆
ど後退しないで済む。このように第１の配線層１２は殆
ど後退させないことは、保護絶縁膜１４の材質を変えた
りエッチング条件を制御することによっても達成可能で
ある。
２を堆積し、第３の配線層を接続すべきＭＯＳトランジ
スタのソース・ドレイン不純物領域１８と第１の配線層
１２との境界部分に、シェアードコンタクトＳＨＣを開
孔する。具体的には、フォトリソグラフ技術を用いて形
成したフォトレジストパターンをマスクとして第２の層
間絶縁層３２，第１の層間絶縁層２４，エッチングスト
ッパ膜２２，酸化シリコン膜２０及びゲート絶縁膜６を
順次、異方性エッチングしてシェアードコンタクトＳＨ
Ｃを開孔する。このエッチング時に、第１の配線層１２
上に保護絶縁膜１４が形成されており、その保護絶縁膜
１４がプラズマＣＶＤ法によるＳｉＯＮ膜であることか
ら、少なくともエッチング途中の早い段階で第１の配線
層１２の上面が露出することはない。したがって、第１
の配線層１２の後退量が従来より低減される。これは、
プラズマＣＶＤ法によるＳｉＯＮ膜は酸化シリコン膜や
窒化シリコン膜に比べエッチングレートが１／５〜１／
３程度と遅いためである。好ましくは、エッチングが終
了するとき又はエッチング終了後所定のオーバーエッチ
ングの最中にコンタクト孔内の保護絶縁膜１４がエッチ
オフされるように、ＳｉＯＮ膜厚を予め最適化するとよ
い。具体的には、ＳｉＯＮ膜厚を、エッチング対象であ
る絶縁層３２，２４，２２，２０，６の総膜厚の１／５
〜１／３程度に設定しておけば、第１の配線層１２は殆
ど後退しないで済む。このように第１の配線層１２は殆
ど後退させないことは、保護絶縁膜１４の材質を変えた
りエッチング条件を制御することによっても達成可能で
ある。
【００２５】その後は、図１に示すように、全面にポリ
シリコン膜を成膜した後に、これをパターンニングし
て、シェアードコンタクトＳＨＣを介してＭＯＳトラン
ジスタ，第１の配線層１２双方に接続した第３の配線層
３４を形成する。また、第３の層間絶縁層３６を堆積
し、これに接続プラグ３８を形成する。そして、第４の
配線層４０を形成し、第４の層間絶縁層４２の堆積等を
経て、当該ＳＲＡＭ装置１を完成させる。
シリコン膜を成膜した後に、これをパターンニングし
て、シェアードコンタクトＳＨＣを介してＭＯＳトラン
ジスタ，第１の配線層１２双方に接続した第３の配線層
３４を形成する。また、第３の層間絶縁層３６を堆積
し、これに接続プラグ３８を形成する。そして、第４の
配線層４０を形成し、第４の層間絶縁層４２の堆積等を
経て、当該ＳＲＡＭ装置１を完成させる。
【００２６】このような本実施形態に係るＳＲＡＭ装置
およびその製造方法では、シェアードコンタクトＳＨＣ
を形成時に保護したい第１の配線層１２上に保護絶縁膜
１４を予め形成することによって、このコンタクト孔内
において第１の配線層１２が殆ど後退しない。または、
後退してもその量が従来に比べ低減される。したがっ
て、シェアードコンタクトＳＨＣ介した第１の配線層１
２と第３の配線層３４との接触面積を従来より大きくで
きる。このため、この接触面積の低下に起因し、従来問
題となっていたコンタクト抵抗の増大を有効に回避でき
る。しかも、この効果は、従来の製造プロセスに対し保
護絶縁膜１４の成膜工程を一工程追加するだけで得ら
れ、コスト増を招くような大幅な工程変更はない。
およびその製造方法では、シェアードコンタクトＳＨＣ
を形成時に保護したい第１の配線層１２上に保護絶縁膜
１４を予め形成することによって、このコンタクト孔内
において第１の配線層１２が殆ど後退しない。または、
後退してもその量が従来に比べ低減される。したがっ
て、シェアードコンタクトＳＨＣ介した第１の配線層１
２と第３の配線層３４との接触面積を従来より大きくで
きる。このため、この接触面積の低下に起因し、従来問
題となっていたコンタクト抵抗の増大を有効に回避でき
る。しかも、この効果は、従来の製造プロセスに対し保
護絶縁膜１４の成膜工程を一工程追加するだけで得ら
れ、コスト増を招くような大幅な工程変更はない。
【００２７】一方、本発明では、保護絶縁膜を配線等を
形成する際の反射防止膜と兼用することができる。上記
のＳＲＡＭ装置の例では、保護絶縁膜１４としてＳｉＯ
Ｎ膜を用いているが、このＳｉＯＮ膜はフォトリソグラ
フ時の反射防止膜としての効果が高い。このため、第１
の配線層１２をパターンニングするためのフォトリソグ
ラフィ工程において、第１の配線層１２となる膜からの
ハレーションの発生を防ぎ、フォトレジストの線幅バラ
ツキを低減できる。また、シェアードコンタクトＳＨＣ
を開孔するためのフォトリソグラフィ工程において、第
１の配線層１２からの反射光によるハレーションを低減
し、シェアードコンタクトＳＨＣを設計サイズ通りに、
バラツキも少なく形成できる。以上の結果、これらのバ
ラツキマージンを小さくしてＳＲＡＭセルサイズを縮小
し、また配線抵抗およびコンタクト抵抗のバラツキを少
なくしてセル特性の安定化を図ることができる。
形成する際の反射防止膜と兼用することができる。上記
のＳＲＡＭ装置の例では、保護絶縁膜１４としてＳｉＯ
Ｎ膜を用いているが、このＳｉＯＮ膜はフォトリソグラ
フ時の反射防止膜としての効果が高い。このため、第１
の配線層１２をパターンニングするためのフォトリソグ
ラフィ工程において、第１の配線層１２となる膜からの
ハレーションの発生を防ぎ、フォトレジストの線幅バラ
ツキを低減できる。また、シェアードコンタクトＳＨＣ
を開孔するためのフォトリソグラフィ工程において、第
１の配線層１２からの反射光によるハレーションを低減
し、シェアードコンタクトＳＨＣを設計サイズ通りに、
バラツキも少なく形成できる。以上の結果、これらのバ
ラツキマージンを小さくしてＳＲＡＭセルサイズを縮小
し、また配線抵抗およびコンタクト抵抗のバラツキを少
なくしてセル特性の安定化を図ることができる。
【００２８】さらに、上記したＳＲＡＭ装置の例の如
く、保護絶縁膜としてＳｉＯＮ膜を用い、そのＳｉＯＮ
膜を配線層の上面ほぼ全域に配置した構成では、このＳ
ｉＯＮ膜が配線間の絶縁耐圧を向上させる効果がある。
これにより、ＳｉＯＮ膜上の第２の層間絶縁層２２及び
／又はＳｉＯＮ膜下のオフセット絶縁膜１６を薄くでき
る。この絶縁層の薄膜化は、ＳＲＡＭ装置の表面段差を
緩和するのみならず、種々設けられるコンタクト孔のア
スペクト比を低減して加工性を向上させ、コンタクト孔
の小径化に寄与する。
く、保護絶縁膜としてＳｉＯＮ膜を用い、そのＳｉＯＮ
膜を配線層の上面ほぼ全域に配置した構成では、このＳ
ｉＯＮ膜が配線間の絶縁耐圧を向上させる効果がある。
これにより、ＳｉＯＮ膜上の第２の層間絶縁層２２及び
／又はＳｉＯＮ膜下のオフセット絶縁膜１６を薄くでき
る。この絶縁層の薄膜化は、ＳＲＡＭ装置の表面段差を
緩和するのみならず、種々設けられるコンタクト孔のア
スペクト比を低減して加工性を向上させ、コンタクト孔
の小径化に寄与する。
【００２９】第２実施形態 図６は、本実施形態に係るＳＲＡＭ装置（ＳＲＡＭセ
ル）の断面図である。
ル）の断面図である。
【００３０】本実施形態のＳＲＡＭ装置５０では、オフ
セット絶縁膜が省略され、このオフセット絶縁膜の機能
を保護絶縁膜５２が兼ねている。具体的に製造過程で
は、先の第１実施形態における第１の配線層１２加工前
の成膜工程で、金属シリサイド膜１０の成膜後、プラズ
マＣＶＤによってＳｉＯＮ膜（保護絶縁膜５２）を所定
膜厚だけ堆積させた後、このＳｉＯＮ膜を金属シリサイ
ド膜１０，第１層目のポリシリコン膜８とともにパター
ンニングする。
セット絶縁膜が省略され、このオフセット絶縁膜の機能
を保護絶縁膜５２が兼ねている。具体的に製造過程で
は、先の第１実施形態における第１の配線層１２加工前
の成膜工程で、金属シリサイド膜１０の成膜後、プラズ
マＣＶＤによってＳｉＯＮ膜（保護絶縁膜５２）を所定
膜厚だけ堆積させた後、このＳｉＯＮ膜を金属シリサイ
ド膜１０，第１層目のポリシリコン膜８とともにパター
ンニングする。
【００３１】この保護絶縁膜５２は、その膜厚が、第１
の配線層１２をシェアードコンタクトＳＨＣの形成時の
エッチング最中に保護しエッチング後にエッチオフされ
る観点と、自己整合コンタクトＳＡＣ内の第２の配線層
３０とゲート電極１２との十分な絶縁耐圧が確保される
観点との双方から決められる。後者の絶縁耐圧を確保す
る点では、保護絶縁膜５２は比較的に厚くする必要があ
る。一方、前者のシェアードコンタクト形成後にエッチ
オフされる必要からは、保護絶縁膜５２は余り厚くでき
ない。ところが、保護絶縁膜５２をＳｉＯＮ膜とした場
合、先の第１実施形態で述べた如く、ＳｉＯＮ膜のエッ
チングレートが酸化シリコン等に比べ１／５〜１／３程
度に低いことから、また膜そのものの絶縁特性が良いこ
とから、比較的に薄くても絶縁耐圧を確保できる。この
ため、本実施形態のような保護絶縁膜とオフセット絶縁
膜との兼用化が可能となる。
の配線層１２をシェアードコンタクトＳＨＣの形成時の
エッチング最中に保護しエッチング後にエッチオフされ
る観点と、自己整合コンタクトＳＡＣ内の第２の配線層
３０とゲート電極１２との十分な絶縁耐圧が確保される
観点との双方から決められる。後者の絶縁耐圧を確保す
る点では、保護絶縁膜５２は比較的に厚くする必要があ
る。一方、前者のシェアードコンタクト形成後にエッチ
オフされる必要からは、保護絶縁膜５２は余り厚くでき
ない。ところが、保護絶縁膜５２をＳｉＯＮ膜とした場
合、先の第１実施形態で述べた如く、ＳｉＯＮ膜のエッ
チングレートが酸化シリコン等に比べ１／５〜１／３程
度に低いことから、また膜そのものの絶縁特性が良いこ
とから、比較的に薄くても絶縁耐圧を確保できる。この
ため、本実施形態のような保護絶縁膜とオフセット絶縁
膜との兼用化が可能となる。
【００３２】本実施形態のＳＲＡＭ装置は、従来の構造
に比べ何ら工程増加とならない利点を有する。この点
は、第１実施形態よりも工程が簡略であり、コスト面で
も有利である。また、第１実施形態と同様に、シェアー
ドコンタクト部分でのコンタクト抵抗の増加がない。さ
らに、第１実施形態と同様に、このオフセット絶縁膜を
兼ねる保護絶縁膜５２は反射防止膜としての効果も期待
でき、これによりＳＲＡＭセルの省スペース化、特性の
安定化等が図れる。加えて、ＳＲＡＭ装置表面の段差を
緩和して、コンタクト孔のアスペクト比低減、コンタク
ト孔の小径化等も可能である。
に比べ何ら工程増加とならない利点を有する。この点
は、第１実施形態よりも工程が簡略であり、コスト面で
も有利である。また、第１実施形態と同様に、シェアー
ドコンタクト部分でのコンタクト抵抗の増加がない。さ
らに、第１実施形態と同様に、このオフセット絶縁膜を
兼ねる保護絶縁膜５２は反射防止膜としての効果も期待
でき、これによりＳＲＡＭセルの省スペース化、特性の
安定化等が図れる。加えて、ＳＲＡＭ装置表面の段差を
緩和して、コンタクト孔のアスペクト比低減、コンタク
ト孔の小径化等も可能である。
【００３３】
【発明の効果】本発明に係る半導体装置およびその製造
方法によれば、シェアードコンタクトを開孔する際に、
そのコンタクト孔内でエッチング途中に表出する上層側
の導電層が削れるのを有効に防止し、これによりコンタ
クト抵抗の増大を防止できる。この保護絶縁膜は、その
膜の種類によってはフォトリソグラフィにおける反射防
止膜としての効果もあり、当該半導体装置の省スペース
化、特性の安定化等が図れる。
方法によれば、シェアードコンタクトを開孔する際に、
そのコンタクト孔内でエッチング途中に表出する上層側
の導電層が削れるのを有効に防止し、これによりコンタ
クト抵抗の増大を防止できる。この保護絶縁膜は、その
膜の種類によってはフォトリソグラフィにおける反射防
止膜としての効果もあり、当該半導体装置の省スペース
化、特性の安定化等が図れる。
【図１】本発明の第１実施形態に係るＳＲＡＭ装置（Ｓ
ＲＡＭセル）の断面図である。
ＲＡＭセル）の断面図である。
【図２】図１に示すＳＲＡＭ装置の各製造過程を示す断
面図であり、ＬＤＤ領域となる低濃度不純物領域の形成
までを示す。
面図であり、ＬＤＤ領域となる低濃度不純物領域の形成
までを示す。
【図３】図２に続く同断面図であり、ＭＯＳトランジス
タのソース・ドレイン不純物領域となる高濃度不純物領
域の形成までを示す。
タのソース・ドレイン不純物領域となる高濃度不純物領
域の形成までを示す。
【図４】図３に続く同断面図であり、第２の配線層の形
成までを示す。
成までを示す。
【図５】図４に続く同断面図であり、シェアードコンタ
クトの開孔までを示す。
クトの開孔までを示す。
【図６】本発明の第２実施形態に係るＳＲＡＭ装置（Ｓ
ＲＡＭセル）の断面図である。
ＲＡＭセル）の断面図である。
【図７】従来のシェアードコンタクトを有する半導体装
置の一構造例を示すＳＲＡＭ装置（ＳＲＡＭセル）の断
面図である。
置の一構造例を示すＳＲＡＭ装置（ＳＲＡＭセル）の断
面図である。
【図８】図７に示すＳＲＡＭ装置の製造過程においてシ
ェアードコンタクトの開孔後を示す断面図である。
ェアードコンタクトの開孔後を示す断面図である。
１，５０…ＳＲＡＭ装置（半導体装置）、２…半導体基
板、４…素子分離絶縁層、６…ゲート絶縁膜、８…第１
層目のポリシリコン膜、１０…第１層目の金属シリサイ
ド膜、１２…第１の配線層、１４，５２…保護絶縁膜、
１６…オフセット絶縁膜、１８…ソース・ドレイン領
域、１８ａ…低濃度不純物領域、１８ｂ…高濃度不純物
領域、２０…酸化シリコン膜、２２…エッチングストッ
パ膜、２４…第１の層間絶縁層、２６…第２層目のポリ
シリコン膜、２８…第２層目の金属シリサイド膜、３０
…第２の配線層、３２…第２の層間絶縁層、３４…第３
の配線層、３６…第３の層間絶縁層、３８…接続プラ
グ、４０…第４の配線層、４２…第３の層間絶縁層、Ｓ
ＡＣ…自己整合コンタクト、ＳＨＣ…シェアードコンタ
クト。
板、４…素子分離絶縁層、６…ゲート絶縁膜、８…第１
層目のポリシリコン膜、１０…第１層目の金属シリサイ
ド膜、１２…第１の配線層、１４，５２…保護絶縁膜、
１６…オフセット絶縁膜、１８…ソース・ドレイン領
域、１８ａ…低濃度不純物領域、１８ｂ…高濃度不純物
領域、２０…酸化シリコン膜、２２…エッチングストッ
パ膜、２４…第１の層間絶縁層、２６…第２層目のポリ
シリコン膜、２８…第２層目の金属シリサイド膜、３０
…第２の配線層、３２…第２の層間絶縁層、３４…第３
の配線層、３６…第３の層間絶縁層、３８…接続プラ
グ、４０…第４の配線層、４２…第３の層間絶縁層、Ｓ
ＡＣ…自己整合コンタクト、ＳＨＣ…シェアードコンタ
クト。
Claims (15)
- 【請求項１】半導体基板内または当該基板上に、第１の
絶縁膜を基板上又は層間に介在させて異なる階層の複数
の導電層を形成し、 全面に第２の絶縁膜を成膜し、 当該第１および第２の絶縁膜にコンタクト孔を開孔して
当該コンタクト孔内に複数の導電層を表出させ、 前記複数の導電層を相互接続する導電材料を少なくとも
当該コンタクト孔内部に形成する半導体装置の製造方法
であって、 前記第１および第２の絶縁膜の成膜時に、前記複数の導
電層のうち最下層の導電層より上層の少なくとも何れか
一の導電層上に、前記第１および第２の絶縁膜に比べエ
ッチングレートの遅い保護絶縁膜を予め設けておき、 前記コンタクト孔の開孔では、前記保護絶縁膜によって
直下の導電層を保護しながら前記第１および第２の絶縁
膜をエッチングする半導体装置の製造方法。 - 【請求項２】前記コンタクト開孔時のエッチングでは、
エッチング条件を制御することによって、前記コンタク
ト孔内に前記最下層の導電層が表出するとき又は続く所
定のオーバーエッチング後に、前記保護絶縁膜がコンタ
クト孔内でエッチオフされる請求項１に記載の半導体装
置の製造方法。 - 【請求項３】前記保護絶縁膜の形成では、前記コンタク
ト開孔時のエッチングによって当該コンタクト孔内で前
記最下層の導電層が表出するとき又は続く所定のオーバ
ーエッチング後に前記保護絶縁膜がコンタクト孔内でエ
ッチオフされるように、当該保護絶縁膜の材質と膜厚を
予め設定する請求項１に記載の半導体装置の製造方法。 - 【請求項４】前記保護絶縁膜が窒化酸化シリコンからな
り、 前記保護絶縁膜より上層に設けられた前記絶縁膜が酸化
シリコンまたは窒化シリコンからなる請求項１に記載の
半導体装置の製造方法。 - 【請求項５】上面に前記保護絶縁膜が設けられた前記導
電層は、トランジスタのゲート電極を兼ねる配線層であ
る請求項１に記載の半導体装置の製造方法。 - 【請求項６】前記保護絶縁膜は、その下の導電層加工時
のエッチングマスク層を形成するフォトフソグラフィに
おいて反射防止膜を兼用する請求項１に記載の半導体装
置の製造方法。 - 【請求項７】前記保護絶縁膜は、前記コンタクト開孔時
のエッチングマスク層を前記第２の絶縁膜上に形成する
フォトリソグラフィにおいて反射防止膜を兼用する請求
項１に記載の半導体装置の製造方法。 - 【請求項８】前記保護絶縁膜は、自己整合コンタクトの
分離絶縁層としてのオフセット絶縁膜を兼用する請求項
１に記載の半導体装置の製造方法。 - 【請求項９】半導体基板内または当該基板上の積層膜中
に設けられた異なる階層の複数の導電層を相互接続し、
かつ、当該複数の導電層を上層の配線層に接続するため
のコンタクト孔を有する半導体装置であって、 前記複数の導電層のうち最下層の導電層よりも上層の少
なくとも何れか一の導電層上に、前記上層の配線層との
間でより上層に設けられた絶縁膜に比べてエッチングレ
ートの遅い保護絶縁膜が設けられている半導体装置。 - 【請求項１０】前記保護絶縁膜は、前記最下層の導電層
との間で、より下層に設けられた絶縁膜に比べてもエッ
チングレートが遅い請求項９に記載の半導体装置。 - 【請求項１１】前記保護絶縁膜は、その前記コンタクト
孔内の部分がエッチオフされている請求項９に記載の半
導体装置。 - 【請求項１２】前記保護絶縁膜が窒化酸化シリコンから
なり、 前記保護絶縁膜より上層に設けられた前記絶縁膜が酸化
シリコンまたは窒化シリコンからなる請求項９に記載の
半導体装置。 - 【請求項１３】前記保護絶縁膜が窒化酸化シリコンから
なり、 前記保護絶縁膜より下層に設けられた前記絶縁膜が酸化
シリコンまたは窒化シリコンからなる請求項１０に記載
の半導体装置。 - 【請求項１４】上面に前記保護絶縁膜が設けられた導電
層として、トランジスタのゲート電極を兼ねる配線層を
有する請求項９に記載の半導体装置。 - 【請求項１５】前記保護絶縁膜は、自己整合コンタクト
の分離絶縁層としてのオフセット絶縁膜を兼用する請求
項９に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139863A JPH11340322A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139863A JPH11340322A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340322A true JPH11340322A (ja) | 1999-12-10 |
Family
ID=15255308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139863A Pending JPH11340322A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340322A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
| JP2009037115A (ja) * | 2007-08-03 | 2009-02-19 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| JP2013080813A (ja) * | 2011-10-04 | 2013-05-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| KR20150073222A (ko) * | 2005-08-12 | 2015-06-30 | 캄브리오스 테크놀로지즈 코포레이션 | 나노와이어 기반의 투명 도전체 |
| JP2020150241A (ja) * | 2019-03-15 | 2020-09-17 | 株式会社東芝 | 半導体装置 |
| KR20220049616A (ko) * | 2019-11-05 | 2022-04-21 | 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. | 에칭 방법, 에어갭형 유전층 및 동적 랜덤 액세스 메모리 |
-
1998
- 1998-05-21 JP JP10139863A patent/JPH11340322A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
| KR20150073222A (ko) * | 2005-08-12 | 2015-06-30 | 캄브리오스 테크놀로지즈 코포레이션 | 나노와이어 기반의 투명 도전체 |
| JP2009037115A (ja) * | 2007-08-03 | 2009-02-19 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| US9053985B2 (en) | 2007-08-03 | 2015-06-09 | Sony Corporation | Semiconductor device having a contact pattern electrically connecting at least three conductive layers |
| JP2013080813A (ja) * | 2011-10-04 | 2013-05-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US9293411B2 (en) | 2011-10-04 | 2016-03-22 | Sony Corporation | Semiconductor device and manufacturing method of the same |
| US9425142B2 (en) | 2011-10-04 | 2016-08-23 | Sony Corporation | Semiconductor device and manufacturing method of the same |
| JP2020150241A (ja) * | 2019-03-15 | 2020-09-17 | 株式会社東芝 | 半導体装置 |
| KR20220049616A (ko) * | 2019-11-05 | 2022-04-21 | 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. | 에칭 방법, 에어갭형 유전층 및 동적 랜덤 액세스 메모리 |
| JP2022554086A (ja) * | 2019-11-05 | 2022-12-28 | ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド | エッチング方法、空隙誘電体層、及びダイナミックランダムアクセスメモリ |
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