JP2020150241A - 半導体装置 - Google Patents

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Abstract

【課題】下部配線層と上部配線層を低い抵抗で接続することが可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、銅を含む第１の導電層と、銅を含む第２の導電層と、第１の導電層と、第２の導電層との間に設けられた窒化シリコン層と、窒化シリコン層と第２の導電層との間に設けられ窒化シリコン層よりも厚い酸化シリコン層と、酸化シリコン層と第２の導電層との間に設けられ、酸化シリコン層よりも厚い酸窒化シリコン層と、第１の導電層と第２の導電層との間に設けられ、第１の導電層及び第２の導電層と電気的に接続された銅を含む第３の導電層と、を備え、第３の導電層が酸窒化シリコン層と接する面の窒化シリコン層と酸化シリコン層との界面に平行な面に対する第１の傾斜角が、第３の導電層が酸化シリコン層と接する面の界面に平行な面に対する第２の傾斜角よりも小さい。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
産業用半導体、医療用半導体、又は、車載用半導体では、高電圧部からの電流を遮断してデジタル信号を伝達するために信号絶縁が必要となる。磁気コイルを用いて信号が伝達されるアイソレータ（絶縁変換器）では、半導体基板上に２つのコイルが絶縁耐圧を確保するために厚い絶縁層を介して対向する。
例えば、アイソレータの半導体基板に形成された信号処理回路への電気的導通を得るために、厚い絶縁層を介して設けられた下部配線層と上部配線層を接続する必要がある。厚い絶縁層を貫通する接続孔を形成し、接続孔に金属を埋め込むことで、下部配線層と上部配線層を接続する。信号伝達の遅延を抑制するために、下部配線層と上部配線層を低い抵抗で接続することが好ましい。
特許第５８３５６９６号公報
本発明が解決しようとする課題は、下部配線層と上部配線層を低い抵抗で接続することが可能な半導体装置を提供することにある。
本発明の一態様の半導体装置は、銅を含む第１の導電層と、銅を含む第２の導電層と、前記第１の導電層と、前記第２の導電層との間に設けられた窒化シリコン層と、前記窒化シリコン層と前記第２の導電層との間に設けられ前記窒化シリコン層よりも厚い酸化シリコン層と、前記酸化シリコン層と前記第２の導電層との間に設けられ、前記酸化シリコン層よりも厚い酸窒化シリコン層と、前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の導電層及び前記第２の導電層と電気的に接続された銅を含む第３の導電層と、を備え、前記第３の導電層が前記酸窒化シリコン層と接する面の前記窒化シリコン層と前記酸化シリコン層との界面に平行な面に対する第１の傾斜角が、前記第３の導電層が前記酸化シリコン層と接する面の前記界面に平行な面に対する第２の傾斜角よりも小さい。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の一部の拡大模式断面図。 実施形態の下部コイル及び上部コイルの模式平面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 比較形態の半導体装置の一部の拡大模式断面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、走査型電子顕微鏡（Ｓｃａｎｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
実施形態の半導体装置は、銅を含む第１の導電層と、銅を含む第２の導電層と、第１の導電層と、第２の導電層との間に設けられた窒化シリコン層と、窒化シリコン層と第２の導電層との間に設けられ窒化シリコン層よりも厚い酸化シリコン層と、酸化シリコン層と第２の導電層との間に設けられ、酸化シリコン層よりも厚い酸窒化シリコン層と、第１の導電層と第２の導電層との間に設けられ、第１の導電層及び第２の導電層と電気的に接続された銅を含む第３の導電層と、を備え、第３の導電層が酸窒化シリコン層と接する面の窒化シリコン層と酸化シリコン層との界面に平行な面に対する第１の傾斜角が、第３の導電層が酸化シリコン層と接する面の上記界面に平行な面に対する第２の傾斜角よりも小さい。
図１は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、アイソレータ１００である。アイソレータ１００は、磁気コイルを用いて信号を伝達する。アイソレータ１００は、ビア（ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ａｃｃｅｓｓ：ｖｉａ）構造を備える。
図２は、実施形態の半導体装置の一部の拡大模式断面図である。図２は、アイソレータ１００のビア構造（図１中、点線の枠で囲まれる領域）の断面図である。
アイソレータ１００は、シリコン基板１０、層間絶縁層１２、窒化シリコン層１４、酸化シリコン層１６、酸窒化シリコン層１８、保護絶縁層２０、下部配線層２２（第１の導電層）、上部配線層２４（第２の導電層）、ビアプラグ２６（第３の導電層）、下部コイル２８（第１のコイル）、上部コイル３０（第２のコイル）、第１のパッド電極３２、第２のパッド電極３４を備える。
アイソレータ１００は、コイル領域と回路領域を備える。コイル領域と回路領域は同一のシリコン基板１０上に形成される。
コイル領域には、下部コイル２８、上部コイル３０、及び、第２のパッド電極３４が設けられる。コイル領域は、下部コイル２８と上部コイル３０の磁気結合を用いて、信号絶縁されたデジタル信号を伝達する機能を有する。
回路領域には、例えば、図示しない信号処理回路が形成されている。信号処理回路は、例えば、シリコン基板１０に形成されたトランジスタ等の素子を用いて構成される。回路領域は、コイル領域に外部から入力される信号、又は、コイル領域から外部に出力される信号の処理を行う。
回路領域には、ビア構造が形成される。ビア構造は、例えば、信号処理回路で処理された信号を信号処理回路から第１のパッド電極３２に伝達する機能を有する。また、ビア構造は、例えば、第１のパッド電極３２に入力された信号を、信号処理回路に伝達する機能を有する。
シリコン基板１０は、例えば、単結晶シリコンである。シリコン基板１０の厚さは、例えば、５０μｍ以上１００μｍ以下である。
シリコン基板１０の上に、層間絶縁層１２が設けられる。層間絶縁層１２は、例えば、酸化シリコンである。
下部配線層２２は、層間絶縁層１２の中に設けられる。下部配線層２２は、例えば、図示しない処理回路を構成する素子に、電気的に接続される。下部配線層２２は、銅（Ｃｕ）を含む。下部配線層２２は、例えば、銅（Ｃｕ）である。
窒化シリコン層１４は、下部配線層２２と上部配線層２４との間に設けられる。窒化シリコン層１４は、下部配線層２２の上に設けられる。窒化シリコン層１４は、下部配線層２２の上面に接する。
窒化シリコン層１４の厚さ（図２中のｄ１）は、例えば、０．２μｍ以上１μｍ以下である。
酸化シリコン層１６は、窒化シリコン層１４と上部配線層２４との間に設けられる。酸化シリコン層１６は、窒化シリコン層１４に接する。
酸化シリコン層１６の厚さ（図２中のｄ２）は、窒化シリコン層１４の厚さｄ１よりも厚い。酸化シリコン層１６の厚さｄ２は、例えば、２μｍ以上４μｍ以下である。
酸窒化シリコン層１８は、酸化シリコン層１６と上部配線層２４との間に設けられる。酸窒化シリコン層１８は、酸化シリコン層１６に接する。
酸窒化シリコン層１８の厚さ（図２中のｄ３）は、酸化シリコン層１６の厚さｄ２よりも厚い。酸窒化シリコン層１８の厚さｄ３は、例えば、４μｍ以上２０μｍ以下である。
保護絶縁層２０は、酸窒化シリコン層１８の上に設けられる。保護絶縁層２０は、例えば、酸化シリコンである。
上部配線層２４は、保護絶縁層２０の中に設けられる。上部配線層２４は、銅（Ｃｕ）を含む。上部配線層２４は、例えば、銅（Ｃｕ）である。
下部配線層２２と上部配線層２４との間の距離（図２中のｄ４）は、例えば、６μｍ以上２５μｍ以下である。
ビアプラグ２６は、下部配線層２２と上部配線層２４との間に設けられる。ビアプラグ２６は、下部配線層２２及び上部配線層２４に電気的に接続される。ビアプラグ２６は、下部配線層２２及び上部配線層２４に接する。
ビアプラグ２６は、銅（Ｃｕ）を含む。ビアプラグ２６は、例えば、銅（Ｃｕ）である。
ビアプラグ２６が酸窒化シリコン層１８と接する面２６ａの、窒化シリコン層１４と酸化シリコン層１６との界面（図２中のＩＰ）に平行な面に対する第１の傾斜角（図２のθ１）は、ビアプラグ２６が酸化シリコン層１６と接する面２６ｂの、窒化シリコン層１４と酸化シリコン層１６との界面（図２中のＩＰ）に平行な面に対する第２の傾斜角（図２のθ２）よりも小さい。
第１の傾斜角θ１は、例えば、７０度以上８５度未満である。また、第２の傾斜角θ２は、例えば、８５度以上９０度以下である。
下部配線層２２とビアプラグ２６とが接する面の幅（図２中のｗ１）は、例えば、６μｍ以上１０μｍ以下である。また、上部配線層２４とビアプラグ２６とが接する面の幅（図２中のｗ２）は、例えば、１０μｍ以上１５μｍ以下である。
第１のパッド電極３２は、上部配線層２４の上に設けられる。第１のパッド電極３２は、上部配線層２４に電気的に接続される。第１のパッド電極３２は、例えば、アルミニウム合金である。
下部コイル２８は、層間絶縁層１２の中に設けられる。下部コイル２８は、例えば、図示しない処理回路を構成する素子に、電気的に接続される。
下部コイル２８は、銅（Ｃｕ）を含む。下部コイル２８は、例えば、銅（Ｃｕ）である。下部コイル２８と下部配線層２２は、例えば、同一材料で同時に形成される。
上部コイル３０は、保護絶縁層２０の中に設けられる。
上部コイル３０は、銅（Ｃｕ）を含む。上部コイル３０は、例えば、銅（Ｃｕ）である。上部コイル３０と上部配線層２４は、例えば、同一材料で同時に形成される。
図３は、実施形態の下部コイル及び上部コイルの模式平面図である。図３（ａ）が下部コイル、図３（ｂ）が上部コイルである。下部コイル２８及び上部コイル３０は、平面内で螺旋形状となるようにパターニングされている。
窒化シリコン層１４、酸化シリコン層１６、及び、酸窒化シリコン層１８は、下部コイル２８と上部コイル３０との間に設けられる。窒化シリコン層１４、酸化シリコン層１６、及び、酸窒化シリコン層１８により、下部コイル２８と上部コイル３０との間の絶縁耐圧が保証される。
酸窒化シリコンは酸化シリコンと比較して、単位厚さあたりの絶縁耐圧が高い、したがって、酸窒化シリコン層１８を適用することで、下部配線層２２と上部配線層２４との間の距離（図２中のｄ４）を短くすることが可能である。よって、下部コイル２８と上部コイル３０との間の磁気結合が強くなりアイソレータ１００の信号伝達特性を向上できる。
また、下部配線層２２と上部配線層２４との間の距離（図２中のｄ４）を短くすることで、接続孔５４のアスペクト比（深さ／径）を小さくすることが可能である。したがって、下部配線層２２と上部配線層２４との間の接続の低抵抗化が容易であり、この点からも、酸窒化シリコン層１８を適用することで、アイソレータ１００の信号伝達特性を向上できる。
第２のパッド電極３４は、上部コイル３０の上に設けられる。第２のパッド電極３４は、上部コイル３０に電気的に接続される。第２のパッド電極３４は、例えば、アルミニウム合金である。
次に、実施形態の半導体装置の製造方法について説明する。実施形態の半導体装置の製造方法は、ビア構造を有するアイソレータ１００の製造方法である。
図４、図５、図６、図７、図８、図９、図１０、図１１は、実施形態の半導体装置の製造方法を示す模式断面図である。図４、図５、図６、図７、図８、図９、図１０、図１１は、アイソレータ１００のビア構造の断面図である。
最初に、シリコン基板１０に公知の製造方法を用いて、図示しないトランジスタ等の素子を形成する。さらに、シリコン基板１０の上に層間絶縁層１２を形成する。層間絶縁層１２は、例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法：ＣＶＤ法）を用いて形成される。
次に、例えば、公知のダマシン法を用いて銅の下部配線層２２を形成する。この際、下部コイル２８も同時に形成する。
次に、層間絶縁層１２、下部配線層２２、及び、下部コイル２８の上に、窒化シリコン層１４を形成する。窒化シリコン層１４は、例えば、プラズマＣＶＤ法により形成する。
次に、窒化シリコン層１４の上に、窒化シリコン層１４よりも厚い酸化シリコン層１６を形成する。酸化シリコン層１６は、例えば、プラズマＣＶＤ法により形成する。
次に、酸化シリコン層１６の上に、酸化シリコン層１６よりも厚い酸窒化シリコン層１８を形成する。酸窒化シリコン層１８は、例えば、プラズマＣＶＤ法により形成する。
次に、酸窒化シリコン層１８の上に、マスク材５０を形成する（図４）。マスク材５０は、窒化シリコン膜である。マスク材５０は、例えば、プラズマＣＶＤ法により形成する。
次に、マスク材５０の上にフォトリソグラフィ法を用いてレジストパタン５２を形成する（図５）。
次に、レジストパタン５２をマスクに、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）を用いて、マスク材５０をパターニングする。さらに、酸窒化シリコン層１８をエッチングして接続孔５４を形成する（図６）。この際、接続孔５４の酸窒化シリコン層１８の内面５４ａの第１の傾斜角θ１が、例えば、７０度以上８５度未満となるようにエッチング条件を制御する。
酸窒化シリコンは、例えば、酸化シリコンと比較して、材料の特性上、接続孔５４の内面の傾斜を小さくするエッチングが容易である。
次に、レジストパタン５２を剥離する（図７）。
次に、マスク材５０をマスクにＲＩＥを行い、酸化シリコン層１６をエッチングする（図８）。この際、窒化シリコン層１４に対する酸化シリコン層１６のエッチングレートが速く、かつ、酸窒化シリコン層１８に対する酸化シリコン層１６のエッチングレートが速いエッチング条件を選択する。窒化シリコン層１４がエッチングのストッパ層として機能する。
酸化シリコンは、酸窒化シリコンと比較して、窒化シリコンに対するエッチング速度を大きくすることが容易である。したがって、窒化シリコン層１４と酸窒化シリコン層１８との間に酸化シリコン層１６を挟むことで、接続孔５４のエッチングを窒化シリコン層１４で止めることが容易となり、接続孔５４の加工精度が向上する。
また、酸化シリコン層１６をエッチングする際、接続孔５４の酸化シリコン層１６の内面５４ｂの第２の傾斜角θ２が、第１の傾斜角θ１よりも大きくなるようにエッチング条件を制御する。例えば、第２の傾斜角θ２が８５度以上９０度以下となるようにエッチング条件を制御する。
次に、マスクを設けずに、いわゆる全面ＲＩＥを行い、接続孔５４の底の窒化シリコン層１４を除去する（図９）。この時、酸窒化シリコン層１８の上のマスク材５０も除去される。接続孔５４の底には、下部配線層２２が露出する。
次に、接続孔５４の内面及び酸窒化シリコン層１８の上面に、図示しないタンタル膜と銅膜とを形成する。タンタル膜と銅膜とは、例えば、スパッタ法により形成する。タンタル膜は銅の拡散防止膜として機能する。銅膜は続く電界めっき法による金属膜の形成の際のシード層となる。
次に、図示しない銅膜をシード層として、電界めっき法により金属膜６０を形成する（図１０）。金属膜６０により接続孔５４が埋め込まれる。金属膜は、銅膜である。
次に、酸窒化シリコン層１８の上の金属膜６０をＣｍｅｍｉ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（ＣＭＰ法）により除去する（図１１）。
次に、保護絶縁層２０をプラズマＣＶＤ法により形成する。次に、公知のダマシン法により、銅の上部配線層２４を形成する。この際、上部コイル３０も同時に形成する。
その後、第１のパッド電極３２及び第２のパッド電極３４を形成する。
以上の製造方法により、図１に示すアイソレータ１００が形成される。
以下、実施形態の半導体装置の作用及び効果について説明する。
産業用半導体、医療用半導体、又は、車載用半導体では、高電圧部からの電流を遮断してデジタル信号を伝達するために信号絶縁が必要となる。磁気コイルを用いて信号が伝達されるアイソレータ（絶縁変換器）では、半導体基板上に２つのコイルが絶縁耐圧を確保するために厚い絶縁層を介して対向する。
例えば、アイソレータの半導体基板に形成された信号処理回路への電気的導通を得るために、厚い絶縁層を介して設けられた下層配線と上層配線を接続する必要がある。厚い絶縁層を貫通する接続孔を形成し、接続孔に金属を埋め込むことで、下層配線と上層配線を接続する。信号伝達の遅延を抑制するために、下層配線と上層配線を低い抵抗で接続することが好ましい。
図１２は、比較形態の半導体装置の一部の拡大模式断面図である。比較形態の半導体装置は、アイソレータである。図１２は、比較形態のアイソレータのビア構造の断面図である。図１２は、図２に対応する断面図である。
比較形態のアイソレータのビア構造は、ビアプラグ２６の酸窒化シリコン層１８と接する部分が垂直である点以外は、実施形態のアイソレータ１００のビア構造と同様である。
図１２に示すように、例えば、ビアプラグ２６にボイド７０が発生する。ボイド７０が発生すると、ビアプラグ２６の抵抗が高くなり、下層配線と上層配線との間の接続抵抗が高くなるため、好ましくない。
ボイド７０が発生するのは、ビアプラグ２６の酸窒化シリコン層１８と接する部分が垂直であるため、すなわち、金属膜を埋め込む前の接続孔の内面の傾斜が垂直であるためである。例えば、電界めっき法で接続孔を埋め込む際に、シード層の形成が不十分となるため金属膜が接続孔の内部を充填できないため、ボイド７０が発生する。あるいは、電界めっき法による金属膜の成長速度が、接続孔の底で遅くなるため、ボイド７０が発生する。
例えば、接続孔の径を単純に大きくする方法も考えられるが、チップ面積の増大を招くことになり好ましくない。また、接続孔の内面を上から下まで傾斜させる方法も考えるが、この場合、ビアプラグ２６と下部配線層２２との接触抵抗が増大し、下層配線と上層配線との間の接続抵抗が高くなるため、好ましくない。
実施形態のアイソレータ１００のビア構造は、ビアプラグ２６が酸窒化シリコン層１８と接する面２６ａの、窒化シリコン層１４と酸化シリコン層１６との界面（図２中のＩＰ）に平行な面に対する第１の傾斜角（図２のθ１）は、ビアプラグ２６が酸化シリコン層１６と接する面２６ｂの、窒化シリコン層１４と酸化シリコン層１６との界面（図２中のＩＰ）に平行な面に対する第２の傾斜角（図２のθ２）よりも小さい。
接続孔５４の上部の内面の第１の傾斜角θ１を小さくすることにより、金属膜６０を埋め込む際の埋め込み性が向上する。したがって、ボイドの発生が抑制される。また、接続孔５４の下部の内面の第２の傾斜角θ２を大きくすることにより、ビアプラグ２６と下部配線層２２との接触面積を確保することが可能となり、ビアプラグ２６と下部配線層２２との接触抵抗の増大が抑制される。
したがって、下部配線層２２と上部配線層２４を低い抵抗で接続することが可能となる。
第１の傾斜角θ１は、７０度以上８５度未満であることが好ましく、７５度以上８４度以下であることがより好ましい。上記範囲を下回るとビアプラグ２６の上部の径が大きくなり、チップサイズが増大するおそれがある。また、上記範囲を上回ると、金属膜６０の埋め込み性が劣化するおそれがある。
第２の傾斜角θ２は、８５度以上９０度以下であることが好ましく、８７度以上８９度以下であることがより好ましい。上記範囲を下回るとビアプラグ２６の抵抗が高くなりすぎるおそれがある。上記範囲を上回ると、金属膜６０の埋め込み性が劣化するおそれがある。
以上、実施形態の半導体装置によれば、下層配線と上層配線を低い抵抗で接続することが可能な半導体装置を実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ シリコン基板
１４ 窒化シリコン層
１６ 酸化シリコン層
１８ 酸窒化シリコン層
２２ 下部配線層（第１の導電層）
２４ 上部配線層（第２の導電層）
２６ ビアプラグ（第３の導電層）
２８ 下部コイル（第１のコイル）
３０ 上部コイル（第２のコイル）
１００ アイソレータ（半導体装置）
ＩＰ 界面
θ１ 第１の傾斜角
θ２ 第２の傾斜角

Claims (6)

  1. 銅を含む第１の導電層と、
    銅を含む第２の導電層と、
    前記第１の導電層と、前記第２の導電層との間に設けられた窒化シリコン層と、
    前記窒化シリコン層と前記第２の導電層との間に設けられ前記窒化シリコン層よりも厚い酸化シリコン層と、
    前記酸化シリコン層と前記第２の導電層との間に設けられ、前記酸化シリコン層よりも厚い酸窒化シリコン層と、
    前記第１の導電層と前記第２の導電層との間に設けられ、前記第１の導電層及び前記第２の導電層と電気的に接続された銅を含む第３の導電層と、を備え、
    前記第３の導電層が前記酸窒化シリコン層と接する面の前記窒化シリコン層と前記酸化シリコン層との界面に平行な面に対する第１の傾斜角が、前記第３の導電層が前記酸化シリコン層と接する面の前記界面に平行な面に対する第２の傾斜角よりも小さい半導体装置。
  2. 前記第１の導電層と前記第２の導電層との間の距離が６μｍ以上である請求項１記載の半導体装置。
  3. 前記第１の傾斜角は７０度以上８５度未満であり、前記第２の傾斜角は８５度以上９０度以下である請求項１又は請求項２記載の半導体装置。
  4. 前記第１の導電層と前記第３の導電層とが接する面の幅は６μｍ以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 第１のコイルと、第２のコイルと、を更に備え前記第１のコイルと前記第２のコイルとの間に、前記窒化シリコン層、前記酸化シリコン層、及び、前記酸窒化シリコン層が設けられる請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１のコイルと前記第１の導電層は同一材料で形成され、前記第２のコイルと前記第１の導電層は同一材料で形成される請求項５記載の半導体装置。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605868B2 (en) 2021-03-19 2023-03-14 Kabushiki Kaisha Toshiba Isolator

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61207048A (ja) * 1985-03-12 1986-09-13 Seiko Instr & Electronics Ltd 半導体装置
JPH11340322A (ja) * 1998-05-21 1999-12-10 Sony Corp 半導体装置およびその製造方法
JP2010080774A (ja) * 2008-09-26 2010-04-08 Rohm Co Ltd 半導体装置
JP2014053369A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107106A (ja) 1994-10-04 1996-04-23 Sony Corp コンタクトホール開口部のテーパ角度制御方法
JPH09283624A (ja) 1996-04-18 1997-10-31 Sony Corp 半導体装置の製造方法
JP2006080244A (ja) 2004-09-08 2006-03-23 Sharp Corp 半導体装置およびその製造方法
JP2007027291A (ja) 2005-07-14 2007-02-01 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US10290532B2 (en) * 2017-05-19 2019-05-14 Analog Devices Global Forming an isolation barrier in an isolator
US10522468B2 (en) * 2017-07-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61207048A (ja) * 1985-03-12 1986-09-13 Seiko Instr & Electronics Ltd 半導体装置
JPH11340322A (ja) * 1998-05-21 1999-12-10 Sony Corp 半導体装置およびその製造方法
JP2010080774A (ja) * 2008-09-26 2010-04-08 Rohm Co Ltd 半導体装置
JP2014053369A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605868B2 (en) 2021-03-19 2023-03-14 Kabushiki Kaisha Toshiba Isolator

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