JP2826787B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2826787B2
JP2826787B2 JP4227265A JP22726592A JP2826787B2 JP 2826787 B2 JP2826787 B2 JP 2826787B2 JP 4227265 A JP4227265 A JP 4227265A JP 22726592 A JP22726592 A JP 22726592A JP 2826787 B2 JP2826787 B2 JP 2826787B2
Authority
JP
Japan
Prior art keywords
film
sio
semiconductor device
insulating film
fluorine
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4227265A
Other languages
English (en)
Other versions
JPH0677212A (ja
Inventor
雄二 古村
雅彦 土岐
英俊 西尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4227265A priority Critical patent/JP2826787B2/ja
Publication of JPH0677212A publication Critical patent/JPH0677212A/ja
Priority to US08/327,820 priority patent/US5506443A/en
Priority to US08/589,470 priority patent/US5763005A/en
Application granted granted Critical
Publication of JP2826787B2 publication Critical patent/JP2826787B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291Oxides or nitrides or carbides, e.g. ceramics, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、層間膜、カバー膜に使用される絶縁膜を有
する半導体装置に関する。
【0002】
【従来の技術】半導体装置においては、半導体素子やア
ルミニウム配線等を絶縁膜で覆うことにより上下間の絶
縁を図ったり、半導体回路の全体を保護することが行わ
れている。
【0003】例えば、図6に示すような多層配線構造で
は、半導体基板61の上にSiO2膜62を積層し、さらに
その上にアルミニウム配線63を形成し、全体をSiO2
64によって覆い、その表面の平坦化のためにSOG膜
65を堆積し、さらに、その上にPSG膜68を介して
2層のアルミニウム配線66、67を形成し、最上層の
アルミニウム配線67をSiN 膜69で覆うようにしたも
のがある。
【0004】
【発明が解決しようとする課題】ところで、上記したよ
うに多層の絶縁膜を有する半導体回路にリード(不図
示)を接続してから、それらを樹脂製パッケージで覆っ
た後に、高温・加湿試験を行うと、万に一つ程度である
が、積層された絶縁膜と絶縁膜、例えば図6のPSG膜
68とSiN 膜69が剥離することもある。
【0005】このような現象は、下地となる絶縁材料
や、絶縁膜成長の前の大気での放置時間や、処理方法、
膜の吸湿性による応力の変化、或いは、設計パターンな
どに依存すると考えられる。
【0006】しかし、高温・加湿試験における絶縁膜の
剥離は稀にしか起きず、また、実際の製品においても殆
ど生じないので明確な原因は明らかではないが、万一で
も剥離が発生すると信頼性が損なわれてしまうという問
題がある。
【0007】本発明は、このような問題に鑑みてなされ
たものであって、絶縁膜同士の接着力をさらに高めるこ
とができる半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】上記した課題は、図2、
5に例示するように、基板上に積層された第一の絶縁膜
と第二の絶縁膜を有し、前記第一の絶縁膜と前記第二の
絶縁膜の界面近傍に濃度ピークが存在するように炭素或
いはフッ素が導入されたことを特徴とする半導体装置に
より達成する。
【0009】ここで、炭素が導入される場合には、その
ピーク濃度が1×1020個/cm3以上であることを特
徴とする半導体装置により達成される。或いは、フッ素
が導入される場合には、そのピーク濃度が1×1017
/cm3 以上であることを特徴とする半導体装置により
達成される。このような半導体装置は、図1,図4に例
示するように、基板上に第一の絶縁膜を積層する工程
と、前記第一の絶縁膜の表面に、少なくともフッ素又は
炭素の何れかを含有するガスを供給する工程と、前記第
一の絶縁膜の上に第二の絶縁膜を成長する工程とによっ
て、製造することが出来る。
【0010】または、上述の製造方法において、前記ガ
スは、CF4 、C2F6、NF3 、BF3 のいずれかによって形成
する。
【0011】
【作 用】本発明によれば、2つの絶縁膜を接着する場
合に、それらの膜の境界部分で、炭素とフッ素の少なく
とも一方の濃度のピークが存在するようにしている。
【0012】この結果、絶縁膜同士の接着力が増すこと
が実験的に確認された。
【0013】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 (a)本発明の第1実施例の説明 図1は、本発明の第1実施例に係る半導体装置を形成す
る製造工程を示す断面図、図2は、本発明の第1実施例
における炭素含有量のプロファイルを示す図である。
【0014】まず、図1(a) に示すように、プラズマC
VD法により半導体ウェハ1の上にSiO2膜2を積層す
る。この後に、半導体ウェハ1を図3(a) に示すような
バスケット10に収納し、これを同図に示す減圧CVD
装置11の反応室12に入れる。なお、反応室12は、
ヒータ13により約400℃に加熱されている。
【0015】次に、反応室12内のガスを排気口14か
ら排気して減圧状態にした後に、C2F6をガス導入口15
から反応室12内に導入してSiO2膜14の表面に供給し
て炭素をドープする(図1(b))。
【0016】ついで、C2F6のガス導入を停止した後に、
SiH4、O2及びPH3 を反応室12内に導入し、SiO2膜2の
上にPSG膜3を0.75μmの厚さに気相成長する(図
1(c))。
【0017】次に、半導体ウェハ1を反応室12から取
り出し、これを複数に分割してからその半導体チップを
図1(d) に示すようにエポキシ系樹脂製のパッケージ4
内に封止し(図1(c))、これにより試料が完成する。
【0018】ところで、このような試料を多数個形成し
てSiO2膜2とPSG膜3との剥離状態を調べるが、剥離
は稀にしか生じないので、上記した試料は同一条件で形
成したものを多数個用意する。また、SiO2膜2の表面の
炭素の量によっても剥離の生じかたが異なると考えられ
るので、C2F6の流量を変えたものをそれぞれ多数個形成
した。
【0019】そして、それらの試料について、温度12
1℃、2気圧、相対湿度100%の条件下で蒸気加圧試
験を行い、SIMS分析したところ、図2に示すよう
に、SiO2膜2とPSG膜3の境界部分における炭素(C)
の濃度が1×1020atoms/cm3以上となった場合に、SiO
2膜2とPSG膜3の剥離が全く発生せず、それ以下の
場合には剥離が稀に生じることが明らかになった。
【0020】即ち、炭素は、Si-C-Si や、O-C-O 、 O-C
-Si の状態になると結合が強くなるので、その濃度が1
×1020atims/cm3 以上になれば、SiO2膜2とPSG膜
3の接着力が増すと理解した。
【0021】なお、図2において、SiO2膜2やPSG膜
3に含まれる炭素は、反応室12の内壁などから出て混
入したものである。ところで、SiO2膜2の表面に炭素を
供給するためのガスとして、C2F6の代わりにCH4 を使用
しても同じような結果が得られ、フッ素がなくてもよ
い。
【0022】(b) 本発明の第2実施例の説明 図4は、本発明の第2実施例に係る半導体装置を形成す
る製造工程を示す断面図、図5は、本発明の第2実施例
におけるフッ素のプロファイルを示す図である。
【0023】まず、図3(b) に示すように、プラズマC
VD装置21の反応室22内の載置台23の上に半導体
ウェハ1を置いてから、排気口24から排気して内部を
減圧する。また、ヒータ25により半導体ウェハ1を4
00℃に加熱し、さらに、電極26に13.5MHz 300W
の高周波電源RFを接続する。
【0024】そして、ガス導入口27からSiH4とN2O を
導入し、図4(a) に示すように、半導体ウェハ1の上に
SiO2膜2を積層する。この場合、膜成長の終わりごろ、
或いは、膜成長終了直後に例えばCF4 、C2F6、NF3 又は
BF3 のようなフッ素系のガスを導入し、SiO2膜2の表面
にフッ素を侵入或いは付着する(図4(b))。
【0025】この後に、半導体ウェハ1を取り出し、つ
いで、図3(a) に示すようなCVD装置を用いてPSG
膜3をSiO2膜2の上に形成する(図4(c))。次に、半導
体ウェハ1を複数に分割し、そのチップをエポキシ系樹
脂製のパッケージ4内に封止し(図4(d))、これを試料
として用いる。
【0026】この試料は、第1実施例と同じように多数
個形成する。また、フッ素系ガスの流量を変えて、SiO2
膜2とPSG膜3の境界に存在するフッ素の含有量を変
えたものをそれぞれ多数個用意する。
【0027】そして、SiO2膜2とPSG膜3の剥離状態
を試験した結果、図5の実線に示すように、SiO2膜2と
PSG膜3の境界にフッ素のピークがある場合に限って
剥離が全く生じないことがわかった。これに対して、図
5の破線や一点鎖線に示すように、SiO2膜2内のフッ素
量を変えても、境界部分にピークがない場合に稀に剥離
が生じることが明らかになった。
【0028】なお、実験結果によれば、フッ素含有量の
プロファイルのピークを1×1017個/cm3 以上として
も、同じような結果が得られた。また、フッ素系ガスを
SiO2膜2に供給する時期は、上記したようにSiO2膜2の
成長直後であってもよいし、減圧CVD装置によりPS
G膜3を成長する直前であってもよい。
【0029】(c)本発明のその他の実施例の説明 上記した2つの実施例では、SiO2膜2とPSG膜3の境
界部分に炭素のピークを設定した場合と、その境界部分
にフッ素をピークを設けた場合とを別々に説明したが、
それらを併存させて絶縁膜間の接着力を強化してもよ
い。
【0030】また、上記した実施例では、SiO2膜2とP
SG膜3を例にあげて絶縁膜間の接着力を強めることに
ついて説明したが、SiO2、SOG、BPSG、SiO x N
1-x膜などの異なる材料、又は同じ材料による絶縁膜同
士の接着面にフッ素のピークを持たせたり、或いは絶縁
膜の境界部分に1×1020個/cm3 のピークを持つ炭素
を介在させることにより、膜間の接着力を増加すること
もできる。
【0031】なお、フッ素や炭素を各種絶縁膜の上にド
ープする場合の条件の一例を表1に示す。
【0032】
【表1】
【0033】
【発明の効果】以上述べたように本発明によれば、2つ
の絶縁膜を接着する場合に、それらの膜の境界部分で、
炭素とフッ素の少なくとも一方の濃度のピークを存在さ
せたところ、絶縁膜同士の接着力をより強化することが
可能になった。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る半導体装置を形成す
る製造工程を示す断面図である。
【図2】本発明の第1実施例に係る半導体装置における
絶縁膜間の炭素の含有量の分布図である。
【図3】本発明の実施例に係る半導体装置の製造に用い
る減圧CVD装置とプラズマCVD装置の一例を示す断
面図である。
【図4】本発明の第2実施例に係る半導体装置を形成す
る製造工程を示す断面図である。
【図5】本発明の第2実施例に係る半導体装置における
絶縁膜間のフッ素の濃度を示す分布図である。
【図6】半導体装置における絶縁膜を有する領域の断面
図である。
【符号の説明】
1 半導体ウェハ 2 SiO2膜(絶縁膜) 3 SPG膜(絶縁膜) 4 パッケージ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−132128(JP,A) 特開 昭63−76351(JP,A) 特開 平5−90249(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/316 H01L 21/768 H01L 21/31

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上に積層された第一の絶縁膜と第二
    の絶縁膜を有し、前記第一の絶縁膜と前記第二の絶縁膜
    の界面近傍に濃度ピークが存在するように炭素が導入さ
    れ、該炭素のピーク濃度が1×1020個/cm3 以上で
    あることを特徴とする半導体装置。
  2. 【請求項2】 基板上に積層された第一の絶縁膜と第二
    の絶縁膜を有し、前記第一の絶縁膜と前記第二の絶縁膜
    の界面近傍に濃度ピークが存在するようにフッ素が導入
    され、該フッ素のピーク濃度が1×1017個/cm3
    上であることを特徴とする半導体装置。
JP4227265A 1992-08-26 1992-08-26 半導体装置 Expired - Fee Related JP2826787B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP4227265A JP2826787B2 (ja) 1992-08-26 1992-08-26 半導体装置
US08/327,820 US5506443A (en) 1992-08-26 1994-10-17 Multilayer insulating film of semiconductor device and method for forming the film
US08/589,470 US5763005A (en) 1992-08-26 1996-01-22 Method for forming multilayer insulating film of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4227265A JP2826787B2 (ja) 1992-08-26 1992-08-26 半導体装置

Publications (2)

Publication Number Publication Date
JPH0677212A JPH0677212A (ja) 1994-03-18
JP2826787B2 true JP2826787B2 (ja) 1998-11-18

Family

ID=16858117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4227265A Expired - Fee Related JP2826787B2 (ja) 1992-08-26 1992-08-26 半導体装置

Country Status (2)

Country Link
US (2) US5506443A (ja)
JP (1) JP2826787B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910003742B1 (ko) * 1986-09-09 1991-06-10 세미콘덕터 에너지 라보라터리 캄파니 리미티드 Cvd장치
JP2826787B2 (ja) * 1992-08-26 1998-11-18 富士通株式会社 半導体装置
US5817174A (en) * 1995-12-15 1998-10-06 Kabushiki Kaisha Toshiba Semiconductor substrate and method of treating semiconductor substrate
WO1997028561A1 (en) * 1996-02-02 1997-08-07 Micron Technology, Inc. Reducing fixed charge in semiconductor device layers
US6413583B1 (en) * 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6800571B2 (en) * 1998-09-29 2004-10-05 Applied Materials Inc. CVD plasma assisted low dielectric constant films
JP4361625B2 (ja) * 1998-10-05 2009-11-11 東京エレクトロン株式会社 半導体装置及びその製造方法
JP4090766B2 (ja) * 2002-03-19 2008-05-28 富士通株式会社 半導体装置の製造方法
DE102007018013A1 (de) * 2007-04-17 2008-10-23 Qimonda Ag Dielektrische Schicht sowie Verfahren zur Herstellung einer dielektrischen Schicht
JP6686449B2 (ja) * 2016-01-12 2020-04-22 Agc株式会社 防汚層付きガラス基体およびディスプレイ用前面板
JP6969626B2 (ja) * 2016-01-12 2021-11-24 Agc株式会社 防汚層付きガラス基体の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4161743A (en) * 1977-03-28 1979-07-17 Tokyo Shibaura Electric Co., Ltd. Semiconductor device with silicon carbide-glass-silicon carbide passivating overcoat
JPH04164330A (ja) * 1990-09-25 1992-06-10 Nec Corp 半導体装置の製造方法
JP2568142B2 (ja) * 1991-12-30 1996-12-25 モレックス インコーポレーテッド フローティング構造の電気コネクタ及びその製法
JP2826787B2 (ja) * 1992-08-26 1998-11-18 富士通株式会社 半導体装置

Also Published As

Publication number Publication date
US5763005A (en) 1998-06-09
JPH0677212A (ja) 1994-03-18
US5506443A (en) 1996-04-09

Similar Documents

Publication Publication Date Title
US5627403A (en) Adhesion between dielectric layers in an integrated circuit
US5478781A (en) Polyimide-insulated cube package of stacked semiconductor device chips
US6787397B2 (en) Semiconductor device protective overcoat with enhanced adhesion to polymeric materials and method of fabrication
JP2826787B2 (ja) 半導体装置
JP2814009B2 (ja) 半導体装置の製造方法
KR20030003696A (ko) 전자장치 패키칭
US6660624B2 (en) Method for reducing fluorine induced defects on a bonding pad surface
US9728480B2 (en) Passivation layer and method of making a passivation layer
JPS59191353A (ja) 多層配線構造を有する電子装置
US6955998B2 (en) Method for forming low dielectric layer of semiconductor device
US5788767A (en) Method for forming single sin layer as passivation film
JP2700351B2 (ja) 半導体装置およびその製造方法
JP2727605B2 (ja) 半導体装置及びその製造方法
JPH0383365A (ja) 電子装置
JPH0438829A (ja) 保護絶縁膜を有する半導体装置,その製造方法およびその製造装置
JP3498619B2 (ja) 半導体装置とその製法
JPH05190689A (ja) 多層配線形成法
JPH025551A (ja) 半導体装置
JPS5974651A (ja) 半導体装置
JPH0547744A (ja) 半導体装置の製造方法
JPS5756948A (en) Manufacture of semiconductor device
JPH0122984B2 (ja)
JPH0260154A (ja) リードフレームおよびそれを用いた電子装置の作製方法
JPH05198689A (ja) 半導体装置及びその製造方法
JPH07273248A (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980818

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080918

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080918

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090918

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees