JPH0260154A - リードフレームおよびそれを用いた電子装置の作製方法 - Google Patents

リードフレームおよびそれを用いた電子装置の作製方法

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JPH0260154A
JPH0260154A JP63212886A JP21288688A JPH0260154A JP H0260154 A JPH0260154 A JP H0260154A JP 63212886 A JP63212886 A JP 63212886A JP 21288688 A JP21288688 A JP 21288688A JP H0260154 A JPH0260154 A JP H0260154A
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die
frame
silicon nitride
plasma
film
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Shunpei Yamazaki
舜平 山崎
Kazuo Urata
一男 浦田
Itaru Koyama
小山 到
Naoki Hirose
直樹 広瀬
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体装置等の電子装置をマウントするリー
ドフレームに関するもので、リードフレームのダイの裏
面に、ダイ自身の金属表面の酸化防止用被膜を設けて、
このフレームにモールド処理をしても、モールド剤に半
田付の際、クラック等が発生しない高信顛性電子装置を
作らんとするものである。
プラスチック・モールド・パッケージは一般に信頬性を
低下させる水等がリードフレームのダイの裏面に集まり
、半田付(一般に260°C13〜10秒の溶融半田中
への浸漬を行う)の際、急激に気化し、その結果モール
ド剤が軟化し、膨張してダイの端部からその上方または
下方のモールド剤にクラックを誘発する。この発明は、
このクラックの発生を防ぐため、ダイとそれに密着する
モールド剤との密着性を向上させることにより、クラッ
ク、ふくれ(ダイの裏面側のモールド剤が半田付の際の
温度上昇のため、ダイ近傍の水の気化により膨れてしま
う現象をいう)の発生を防がんとしたものである。
この発明は、チップ表面のみならず、特にリードフレー
ムの金属グイの裏面での100〜350℃の加熱処理を
伴うダイアタッチの際生ずる低級酸化物の生成を禁止し
、モールド剤と密着性の良い酸化防止用被膜をダイを構
成する銅、4270イ等の金属表面に密着させて設けて
おくことを特徴とする。
「従来の技術」 従来、第4図にその概要を示すが、フレームのリード(
35)およびフレームのダイ(35’)を有する。
この電子部品のICチップ(28)がダイアタッチされ
るダイ(35°)は銅、4270イ等の金属よりなり、
この表面(電子部品がアタッチされない側、図面では下
側の裏面)には、電子部品をダイアタッチ(24)させ
る際の100〜350℃の熱処理の時、低級酸化物(3
2)が形成されてしまう。このため、この後、ただちに
有機樹脂のモールド(41)処理を行うと、モールド剤
と銅または4270イとの間にきわめてはがれやすい酸
化物層(32)が残存してしまう。
そのため、その後工程の260℃、3〜10秒の半田付
の際の急激な熱衝撃に耐えることができず、ダイの周辺
部のモールド剤にクラック(33) 、 (33’)が
発生したり、またダイの裏面にたまった水分が蒸気化し
て空穴(42)ができ、裏面のモールド剤にふくれ(4
1’)が発生してしまった。そしてPCB上にマウント
された後における長期間の使用に対し、半導体装置の特
性劣化、信頼性低下を誘発してしまっていた。
「発明の構成」 本発明はかかる従来のDIPにおきる信頼性の低下を防
ぐため、金属のリードフレームの表面に電子部品をアタ
ッチさせる前のリードフレームの状態で、フレームの裏
面に対し金属のフレームの酸化防止用被膜、例えば窒化
珪素、DLC(ダイヤモンド状炭素)、炭化珪素を設け
たものである。本発明はかかるフレームを用いて、プラ
スチックパッケイジ封止がなされた電子装置を設けんと
したものである。
第1図は本発明構造のプラスチックDIP(デュアルイ
ンライン型パッケイジ)またはフランドパツクパッケイ
ジの縦断面図を示す。
図面において、リードフレームのダイ(35’)に銀ペ
ース) (24)等で密着させたチップ(28)と、こ
のチップのアルミニューム・パッド(38)とステム(
35)との間に金線(39)のワイヤボンドを行い、さ
らにこのチップ(28)表面、パッド(38)表面、ワ
イヤ(39)表面およびダイ(35’)の裏面に対し、
酸化防止用保護膜、特に窒化珪素膜、炭化珪素膜、DL
C膜等(27) 、 (27’)のプラズマ気相法によ
るコーティングを行う。
この窒化珪素膜の如き保護膜は室温において、珪化物気
体とアンモニアまたは窒素とをプラズマ反応炉に導入し
、そこに電気エネルギを供給するいわゆるプラズマ気相
法により形成せしめた。
かくの如くして、窒化珪素膜の如き酸化防止用保護膜を
300〜5000人、一般には約1000人の厚さに形
成した後、公知のインジェクシヨン・モールド法により
有機樹脂例えばエポキシ(例えば410B)モールド法
により注入・封止させた。さらにフレームをリード部(
37)にて曲げ、かつタイバーを切断する。さらにリー
ド部を酸洗いを行った後、リードにハンダメツキを行っ
た。
第2図は、本発明のフレームの裏面に酸化防止用被膜を
形成するためのプラズマCVD装置である。
図面において、それぞれの電子部品がマウントされるフ
レームを複数個集合させた基板(基板および基体をまと
めて基体とも以下では略記する)をさらに複数配設させ
、基体(2)とし、プラズマ処理方法により裏面の低級
酸化物の除去およびプラズマ気相法により窒化珪素膜の
コーティングを行、うための装置の概要を示す。
図面において、反応系(6)、ドーピング系(5)を有
している。
反応系(6)は、反応室(1)と予備室(7)とを有し
、ゲート弁(8) 、 (9)とを有している。反応室
(1)は内側に供給側フード(13)を存し、入口側(
3)よりの反応性気体をフード(14)のノズル(13
)より下方向に吹き出し、プラズマ反応をさせ、基板ま
たは基体(2)を構成する金属フレームの表面上での低
級酸化物の除去およびその上側へ酸化防止用被膜形成を
行った。プラズマ処理または反応後は排出側フード(1
4°)のノズル(13’)より排気口(4)を経てバル
ブ(21) 、真空ポンプ(20)に至る。高周波型源
(10)よりの電気エネルギは、マツチングトランス(
26)をへて、1〜500MIIz、例えば13.56
MHzの周波数を上下間の一対の同じ大きさの網状電極
(11)(11’)(11’)に加える。さらにマツチ
ングトランスの中点(25°)は接地レベル(25)と
した。また周辺の枠構造のホルダ(40)は導体の場合
は接地レベル(22)とし、また絶縁体であってもよい
。反応性気体は、一対の電極(11)、 (12)によ
り供給された高周波エネルギにより励起させている。プ
ラズマ処理およびプラズマCVD法において、被形成体
(2)(以下基体(2)という)はサポータ(40”)
上に配設された枠構造のホルダ(40)内に一対の電極
間の電界の方向に平行に、さらに、いずれの電極(11
)。
(12)からも離間させている。そして複数の基体(2
)は互いに一定の間隔(2〜13cm例えば6cm)ま
たは概略一定の間隔を有して配設されている。この多数
の基体(2)は、グロー放電により作られるプラズマ中
の陽光社内に配設される。さらにこの基体の要部を第3
図(C)に示す。
第3図(A)は第2図の基体(2)において複数個の電
子部品をマウントするための一体化したリドフレーム(
45)を有する。そして複数の半導体チップがボンディ
ングされる1本のリードフレーム(45)における1つ
のフレーム(基板) (29)の拡大図を第3図(B)
に示す。図面では左側のみを簡単のため示す。図面では
金属ダイ(35”)の上表面に電子部品(28)が後工
程でアタッチされ、これとフレームのリード(35)と
の間にワイヤボンドがなされ、さらにモールド封止(4
1)がモールド剤によってなされる。この八−^°での
縦断面図であり、かつ第2図の装置における1つの基体
(2)のフレームの装着方法の一例を第3図(C)に示
す。第3図(C)において、フレームの金属リード(3
5)、 フレームの金属グイ(35′)よりなる基板(
45−1) 、 (451’ ) 、 (45−2) 
、 (45−2”)・・の電子部品がマウントされる側
の上表面同志を互いに内側に合わせ対をなし、裏面のみ
に酸化防止用被膜が形成されるようにした。そしてその
−例として、第1図のフレームのグイ(35°)の裏面
、リード(35)の裏面およびその側面(27”)に3
00〜5000人の厚さに形成した。
さらにこれを(45−2) 、 (45−2’ )・・
・と5〜300本集め、ジグ(44)により一体化し、
基体(2)として構成させている。この基体(2)が第
2図における基体(2)に対応している。これをさらに
5〜50枚(図面では7枚)陽光社内に第2図では配設
している。
本発明の金属グイの裏面に酸化防止用被膜を形成する方
法として、まず板状の4270イ、銅等のフレーム用材
料に対し、裏面側のみに選択的に酸化防止用被膜を第2
図に示した装置で形成し、この後、フレーム成形用金型
を用いてプレス打ち抜き、またはパターン化したエツチ
ング方法を用いてもよい。すると第3図(^)、(B)
に示す如きフレーム構造において、リード(35) 、
グイ(35“)の裏面特にダイの裏面には予め酸化防止
用被膜が設けられたことになる。かかる構造のリードフ
レームは、第1図で形成されたダイの側面(27’)の
被膜が一般には形成されない− 第2図における反応性気体は、フード(13)より枠構
造のホルダ(40)の内側およびフード(13’)によ
り囲まれた内側にてプラズマ活性状態を呈し、基体上を
プラズマ処理する。さらに基体上に保護膜としての被膜
形成がなされる。
第2図に示すごとき本発明方法におけるプラズマ処理方
法は、室温のアルゴンプラズマ陽光社内に保持され、か
つ酸化防止用被膜である窒化珪素膜、 DLC膜、炭化
珪素膜を形成するに際し、外部より加熱をしなくても充
分に緻密な絶縁膜を作ることができる。
そのプロセス上の1例を以下に示す。
「実施例1」 第2図のプラズマ処理装置およびCVD装置におイテ、
ドーピング系(5)は珪化物気体であるジシラン(Si
zllh)を(17)より、また窒化物気体であるアン
モニアまたは窒素を(16)より、プラズマ処理用の非
生成物気体であるアルゴンを(15)より供給している
。それらは流量計(18) 、バルブ(19)により制
御されている。
例えば、基板温度は外部加熱を特に積極的に行わない室
温(プラズマによる自己加熱を含む)とした。まず反応
空間(1)にアルゴンを導入し、基体(2)の表面のプ
ラズマ処理を行った。即ちこれらアルゴンに対し、13
.56MIIzの周波数によ/’)IKHの出力を一対
の電極(II) 、 (II’)に10〜30分供給し
てプラズマ化した。するとこのダイの裏面に付着してい
る水分、低級酸化物を除去し、新たな金属面を露呈させ
ることができ、成膜する被膜の密着性を向上させること
ができた。
次にこのプラズマ処理がなされた被形成面上に保護膜を
形成する。即ち窒化珪素膜を形成する場合、反応性気体
は例えば、Ni13/Si zllh/Nz = 1/
315とした。即ちこれらアルゴンに対し、13.56
MHzの周波数により1にWの出力を一対の電極(11
) 、 (11’)ζこ供給した。かくして平均100
0人(1000人±200人)に約10分(平均速度3
^/秒)の被膜形成を行った。
窒化珪素膜はその絶縁耐圧8 X lO’V/cm以上
を有し、比抵抗は2XIO”Ωcmであった。赤外線吸
収スペクトルは864cm −’の5i−N結合の吸収
ピークを有し、屈折率は2.0であった。
かかる窒化珪素膜を裏面に形成したフレームを用い、こ
れの表面に公知の工程で電子部品のダイアタッチ、ワイ
ヤボンディングをした。さらにこれらを4108等のエ
ポキシ樹脂のモールド剤で覆って、第1図の構造とした
かかる本発明方法で作られた電子装置に対し、85°C
/85χ(相対温度)で100時間放置して、その後、
半田付けを260°C5秒行った。しかしこのモールド
には何らのクランクもまたふくれも発生しなかった。
さらに85°C/85χ、 3000時間で500ケ放
置し信頼性テストを行ったところ、3ケの不良があった
しかしこれはアルミニウムパッドでのコロ−ジョンが要
因であった。さらに本発明方法のプラズマ処理を行った
後、窒化珪素膜を形成した場″合、不良はO(零)゛で
あった。
しかし本発明方法をまったく用いない場合、この長期の
保護膜でも不良は30ケ以上発生していたが、その前に
第4図の如き初期不良が80ケも存在してしまった。
本発明において、リードフレーム用金属板の裏面に予め
本発明の酸化防止用被膜を形成し、この後金型でプレス
打ちをして、リードフレームを用いた場合、第1図に示
した如く、ダイの側面には被膜を形成させることができ
ない。このため、多量体産性はよいが、高信頼性は本実
施例程は有していないが、まったくない場合より十分有
効なものであった。
なお本発明においては、プラズマ処理方法およびpcv
o法において、電気エネルギのみならず、l。
〜15μの波長の遠赤外線または300nm以下の紫外
光を同時に加えた光エネルギを用いるフォトCVD(ま
たはフォI−EPCVD)法を併用することは有効であ
る。
「効果」 本発明において、フレームの裏面に被膜を形成するため
のプラズマ処理および被膜形成は室温で行ったため、生
産性に優れている。表面およびワイヤボンディングする
ステムでの金属の酸化を防ぐことができ、品質向上に有
効である。また加熱に必要な電力、時間がいらず、省エ
ネルギ型である。加えて、ダイアタッチの工程において
も、その裏面でモールド剤との密着性の悪い低級酸化物
の生成を禁止しているため、ダイアタッチに必要な雰囲
気、温度の制限をうけないという特長を有する。
もちろん本発明のフレームに電子部品を装着の後、これ
ら全体に保護膜を形成して覆うと、長期間たっても、有
機樹脂中の水分、塩素と電子部品の金属との間で反応を
起こして信頼性を低下させるという欠点がない。
そして裏面からの水分の侵入を防ぐことができる。また
この電子装置のPCBへの半導体による装着の際、従来
例に示す如く、モールド材が加熱により膨れてしまうこ
とを防ぐことができた。
本発明における保護膜は窒化珪素膜とした。しかしこれ
をDLC(ダイヤモンド・ライク・カーボン)膜、炭化
珪素膜、その他の酸化防止用絶縁膜の単層または多層膜
であってもよい。
酸化珪素は本来吸水性を有するため、窒化珪素ほどの長
期間の耐水信鎖性を期待できない。
さらに本発明において、電子部品チップは半導体素子と
して示したが、その他、抵抗、コンデンサであってもよ
く、ボンディングもワイヤボンディングのみならずフリ
ップチップボンディング、ハンダバンプボンディングで
もよい。
本発明において、チップの大きさが大きくなって、ダイ
を用いることなしにモールドする場合がある。しかしそ
の場合も基体としてのリードフレームのワイヤボンドを
行わない反対側に酸化防止用保護膜を設けることは有効
である。
上述した説明においては、デュアルインライン型のフレ
ーム上に半導体チップを載置した場合について述べてい
るが、本発明は特にデュアルインライン型のリードフレ
ームに限るものではなく、フラットパック型のリードフ
レーム゛およびその他のリードフレームに対しても同様
の機能を持つものであっても、同様の効果が期待できる
ものである。
【図面の簡単な説明】
第1図は本発明の耐湿テストおよび半田付はテストをし
た後のプラスチック・パッケージ半導体装置の縦断面部
の要部を示す。 第2図は本発明方法を実施するためのプラズマ気相反応
装置の概要を示す。 第3図は第2図の装置のうちの基体部の拡大図を示す。 第4図は従来例のプラスチックパッケイジを耐湿テスト
および半田付はテストをした後の縦断面図の要部を示す

Claims (1)

  1. 【特許請求の範囲】 1、ダイ上に電子部品を密接せしめるリードフレームに
    おいて、前記ダイの裏面上には酸化防止用被膜が設けら
    れたことを特徴とするリードフレーム。 2、リードフレームのダイの裏面に酸化防止用の被膜が
    設けられたダイ上に電子部品を密接せしめ、フレームの
    リードと前記電子部品との間にボンディングを施したフ
    レームに対し、有機樹脂モールドを施したことを特徴と
    するリードフレームを用いた電子装置の作製方法
JP63212886A 1988-08-26 1988-08-26 リードフレームおよびそれを用いた電子装置の作製方法 Pending JPH0260154A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0601323A1 (en) * 1992-12-10 1994-06-15 International Business Machines Corporation Integrated circuit chip composite
JP2007296318A (ja) * 2006-04-07 2007-11-15 Dgs Computer:Kk 被検体病巣用rf波照射素子

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0601323A1 (en) * 1992-12-10 1994-06-15 International Business Machines Corporation Integrated circuit chip composite
US5656830A (en) * 1992-12-10 1997-08-12 International Business Machines Corp. Integrated circuit chip composite having a parylene coating
JP2007296318A (ja) * 2006-04-07 2007-11-15 Dgs Computer:Kk 被検体病巣用rf波照射素子

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