JPH02106954A - 電子装置 - Google Patents

電子装置

Info

Publication number
JPH02106954A
JPH02106954A JP63261965A JP26196588A JPH02106954A JP H02106954 A JPH02106954 A JP H02106954A JP 63261965 A JP63261965 A JP 63261965A JP 26196588 A JP26196588 A JP 26196588A JP H02106954 A JPH02106954 A JP H02106954A
Authority
JP
Japan
Prior art keywords
die
lead frame
frame
silicon nitride
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63261965A
Other languages
English (en)
Inventor
Shunpei Yamazaki
舜平 山崎
Kazuo Urata
一男 浦田
Itaru Koyama
小山　到
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP63261965A priority Critical patent/JPH02106954A/ja
Priority to US07/421,503 priority patent/US5121187A/en
Publication of JPH02106954A publication Critical patent/JPH02106954A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、半導体装置等の電子部品を、基板またはリ
ードフレーム上等の部材上に、ガス放出の少ない手段で
あるガラス系銀ペーストを用いてマウントする電子装置
に関するものである。リードフレームのダイ等の部材の
裏面に、ダイ自身の金属表面の酸化防止用被膜を設けて
、このフレムにモールド処理をしても、モールド材に半
田付の際、クランク等が発生しない高信顛性電子装置を
作らんとするものである。
プラスチック・モールド・パッケージは一般に信頼性を
低下させる水等がリードフレームのダイの裏面に集まり
、半田付（一般に２６０″Ｃ１３〜１０秒の熔融半田中
への浸漬を行う）の際、急激に気化し、その結果モール
ド材が軟化し、膨張してダイの端部からその上方または
下方のモールド材にクラックを誘発する。この発明は、
このクラックの発生を防ぐため、ダイとそれに密着する
モールド材との密着性を向上させることにより、クラッ
ク、ふ（れ（ダイの裏面側のモールド材が半田付の際の
温度上昇のため、ダイ近傍の水の気化により膨れてしま
う現象をいう）の発生を防がんとしたものである。
この発明は、ガス放出の少ないガラス系銀ペーストを用
いてチップをダイにアタッチすることにより、１００〜
４５０°Ｃの加熱処理を伴うダイアタッチの際生ずるガ
ス放出を防ぎ、さらに放出されたガスがリードフレーム
のダイの裏面上に付着することを防がんとするものであ
る。
そして実質的に有機樹脂モールド材と銅、４２７０イ等
の金属表面との密着性を向上させて設けることを特徴と
する。
「従来の技術」 従来、第４図にその概要を示すが、フレームのステムリ
ード（３５）およびフレームのダイ（３５’）を有する
。この電子部品のＩＣチップ（２８）がダイアタッチさ
れるダイ（３５’）は、銅、４２７０イ等の金属よりな
り、この表面（電子部品がアタッチされない側、図面で
は下側の裏面）には、電子部品をダイアタッチ（２４）
させる際の１００〜４５０°Ｃの熱処理の時、放出され
る気体が付着（３２）されてしまう。
このため、この後、ただちに有機樹脂のモールド（４１
）処理を行うと、モールド材と銅または４２７０イとの
間にきわめてはがれやすい吸着有機物層または金属の低
級酸化物［（３２）が残存してしまう。
そのため、その後工程の２６０°Ｃ１３〜１０秒の半田
付の際の急激な熱衝撃に耐えることができず、ダイの周
辺部のモールド材にクラック（３３）　、　（３３°）
が発生したり、またダイの裏面にたまった水分が蒸気化
して空穴（４２）ができ、裏面のモールド材にふくれ（
４１”）が発生してしまった。そしてＰＣＢ上にマウン
トされた後における長期間の使用に対し、半導体装置の
特性劣化、信軌性低下を誘発してしまっていた。
「発明の構成」 本発明はかかる従来のＤＩＰにおきる信頼性の低下を防
ぐため、金属のリードフレーム等の部材の表面に、電子
部品を脱ガスの少ない手段、例えばガラス系銀ペースト
を用いてアタッチさせるとともに、その前または後工程
において、フレームの裏面に対し、有機ガスの付着防止
、金属のフレムの酸化防止用被膜、例えば窒化珪素、Ｄ
ＬＣ（ダイヤモンド状炭素）、炭化珪素を設けたもので
ある。
本発明はかかるフレームを用いて、プラスチソクパシケ
イジ封止がなされた電子装置を設けんとしたものである
。
第１図は本発明構造のプラスチックＤＩＰ（デュアルイ
ンライン型パッケイジ）またはフラットバックパッケイ
ジの縦断面図を示す。
図面において、リードフレーム等の部材のダイ（３５’
）にガラス系銀ペースト（２４）等で密着させた電子部
品であるチップ（２８）と、このチップのアルミニュー
ム・パッド（３８）とステム（３５）との間に金線（３
９）のワイヤボンドを行い、さらにダイ（３５°）の裏
面に対し、酸化防止用保護膜、特に窒化珪素膜、炭化珪
素膜、ＤＬＣ膜等（２７）　、　（２７’　”）のプラ
ズマＣＶＤ法によるコーティングがなされている。
窒化珪素膜の如き酸化防止用保護膜を３００〜５０００
人、−＋ａには約１０００人の厚さに形成した後、公知
のインジェクション・モールド法により、有機樹脂例え
ばエポキシ（例えば４１０Ｂ）モールド法により注入・
封止させた。さらにフレームをリード部（３７）にて曲
げ、かつタイバーを切断する。さらにリード部を酸洗い
を行った後、リードにハンダメツキを行った。
「実施例１」 この実施例はリードフレーム等の部材に対し、まずその
裏面に酸化防止用被膜を形成する。その後、ガラス系銀
ペーストで電子部品を密接させる工程を経て、電子装置
を完成させる例である。
本発明のフレームの裏面に酸化防止用被膜を形成するた
めに、第２図に示す如きプラズマＣＶＤ装置を用いた。
図面において、それぞれの電子部品がマウントされるフ
レームを複数個集合させた基板（基板および基体をまと
めて基体とも以下では略記する）をさらに複数配設させ
、基体（２）とし、プラズマ処理方法により裏面の低級
酸化物の除去およびプラズマＣＶＤ法により窒化珪素膜
のコーティングを行うための装置の概要を示す。
図面において、反応系（６）、ドーピング系（５）を有
している。
反応系（６）は、反応室（１）と予備室（７）とを有し
、ゲート弁（８）　、　（９）を有している。反応室（
１）は内側に供給側フード（１３）を有し、入口側（３
）よりの反応性気体をフード（１４）のノズル（１３）
より下方向に吹き出し、プラズマ反応をさせ、基板また
は基体（２）を構成する金属フレームの表面上での低級
酸化物の除去およびその上側へ酸化防止用被膜形成を行
った。プラズマ処理または反応後は排出側フード（１４
’）のノズル（１３’）より排気口（４）を経てバルブ
（２１）、真空ポンプ（２０）に至る。高周波電源（１
０）よりの電気エネルギは、マツチングトランス（２６
）をへて、１〜５００ＭＨｚ、例えば１３．５６ＭＩＩ
ｚの周波数を上下間の一対の同じ大きさの網状電極（１
１）、　（１１°）に加える。さらにマツチングトラン
スの中点（２５’）は接地レベル（２５）とした。また
周辺の枠構造のホルダ（４０）は導体の場合は接地レベ
ル（２２）とした。反応性気体は、一対の電極（１１）
。
（１２）により供給された高周波エネルギにより励起さ
せている。
第３図（Ａ）は第２図の基体（２）において複数個の電
子部品をマウントするための一体化したりドフレーム（
４５）を有する。そして複数の電子部品である半導体チ
ップがボンディングされる１本のリードフレーム（４５
）における１つのフレーム（基板）　（２９）の拡大図
を第３図（Ｂ）に示す。図面では左側のみを簡単のため
示す。
図面では、金属グイ（３５’）の上表面に電子部品（２
８）が後工程でアタッチされ、これとフレームのリード
（３５）との間にワイヤボンドがなされ、さらにモール
ド封止（４１）がモールド材によってなされる。このＡ
−Ａ’での縦断面図であり、かつ第２図の装置における
１つの基体（２）のフレームの装着方法の一例を第３図
（Ｃ）に示す。
第３図（Ｃ）において、フレームの金属リード（３５）
　。
フレームの金属グイ（３５’）よりなる基板（４５−１
）。
（４５−１’）、　（４５−２）　、　（４５−２°）
・・の電子部品がマウントされる側の上表面同志を互い
に内側に合わせ対をなし、裏面のみに酸化防止用被膜が
形成されるようにした。その−例として、第１図のフレ
ームのグイ（３５’）の裏面、リード（３５）の裏面（
２７）、　（２７’）およびその側面（２７°′）に３
００〜５０００人の厚さに形成した。これを（４５−２
）、　　（４５−２’）　　・・・と５〜３００本集め
、ジグ（４４）により一体化し、基体（２）として構成
させている。この基体（２）が第２図における基体（２
）に対応している。これをさらに５〜５０枚（図面では
７枚）陽光社内に第２図では配設している。
かくして窒化珪素膜をリードフレームの裏面および側面
に形成した後、電子部品を実施例２と同一工程のガラス
系銀ペーストで密接させる。その後、ワイヤボンドをし
、さらに有機樹脂封止をして、第１図の縦断面図を完成
させた。
「実施例２」 この実施例はリードフレーム等の部材上にガラス系銀ペ
ーストにより電子部品を密接させる。その後、ワイヤボ
ンディングをし、さらにこれら全体に窒化珪素等保護膜
形成をする工程を経て、樹脂モールド処理をすることに
より、電子部品を完成する例である。
４２７０イまたは銅のフレームを用い、これの表面にガ
ラス系銀ペーストを用いて電子部品のグイアタッチ、ワ
イヤポンディングをした。
ガラス系銀ペーストはターピネオールを主成分とし、昇
華性樹脂を少量含むもので、電子部品を密着させた後、
ペースト中の水分およびガスは水（２０００ｐｐｍＶ）
　、　（ｈ　（１５，２χ）、Ｃｏ、（３，６Ｘ）、＋
１２（ＮＯ）、Ｎ、（７８″ｔ）である。これは金−シ
リコンアロイ法により密接させた場合においても、水（
３０００ｐｐｍＶ）　、　０２　（１５，５％）Ｃ（ｈ
（３，６χ）、　Ｈｇ　（ＮＤ）　、　ＮＺ　（７８χ
）であるため、比較しても同じ程度のほとんどガス放出
がないと考えてよいと推定される。他方、有機樹脂を用
いた銀ペスト、例えばポリイミド系（ポリイミドと９０
Ｗ　ｆ＝χ銀）においては、残留する水（２０，０００
ｐｐｍＶ）　、　Ｏ□（０，００２Ｘ）　、ＣＯ２（２
４，９Ｘ）　、　Ｈｇ　（０，３２）　、　Ｎ２　（７
２χ）であり、水が１０倍も多い。
このガラス系銀ペーストを用いた充填工程はまず、約１
００″Ｃ２５〜ＩＯ分間電子部品をペースト上に圧接し
た後、乾燥積層し、ペースト中の有機物を殆どとり除く
。この後７０〜１００°Ｃ／分の速度で昇温し、約４２
０〜４５０°Ｃにて約０．５〜３分保存し焼成を行う。
かくしてＩＣ等の電子部品をリードフレーム等の部材上
にダイアタッチさせた。
次にワイヤボンディングを公知の方法で施した後、第２
図のプラズマ処理装置およびＣＶＤ装置において、保護
膜を形成した。即ち、ドーピング系（５）は珪化物気体
であるジシラン（ＳｉＪ６）を（１７）より、また窒化
物気体であるアンモニアまたは窒素を（１６）より、プ
ラズマ処理用の非生成物気体であるアルゴンを（１５）
より供給している。それらは流量計（１８）　、バルブ
（１９）により制御されている。
そしてリードフレーム上、電子部品上、全ワイヤ上の被
形成面上に保護膜を形成する。即ち窒化珪素膜を形成す
る場合、反応性気体は、例えば、ＮＨｚ／５ｉｚｌｌａ
／Ｎｚ　＝　１／３１５とした。即ちこれらアルゴンに
対し、１３．５６ＭＨｚの周波数によりＩＫ−の出力を
一対の電極（１１）　、　（１１″）に供給した。かく
して平均１０００人（１０００人±２００人）に約１０
分（平均速度３Ａ／秒）の被膜形成を行った。
窒化珪素膜はその絶縁耐圧８　Ｘ１０６Ｖ／ｃｍ以上を
有し、比抵抗は２Ｘ１０”Ωｃｍであった。赤外線吸収
スペクトルは８６４ｃｍ　−’の５ｉ−Ｎ結合の吸収ピ
ークを有し、屈折率は２．０であった。
かくの如く、このガラス系銀ペーストによりダイアタッ
チをした後、窒化珪素膜をリードフレム、ＩＣ表面のす
べてに形成する場合、ペースト中の水、有機物気体はき
わめて少ないため、リードフレームと窒化珪素膜との間
の密着性を損なうことはない。さらにこれらを４１０Ｂ
等のエポキシ樹脂のモールド材で覆って、第１図の構造
の電子装置とした。
かかる実施例１および実施例での本発明方法で作られた
電子装置それぞれ２５０ケに対し、８５°Ｃ／８５χ（
相対温度）で１００時間放置して、その後、半田付けを
２６０°Ｃ５秒行った。しかしこのモールドには何らの
クランクもまたふくれも発生しなかった。
さらに８５°Ｃ／８５χ、　３０００時間でそれぞれ２
５０ケ、合計５００ケ放置し信頼性テストを行ったとこ
ろ、不良がまったくなかった。
しかし本発明方法をまったく用いず、ガス放出の多いポ
リイミド系銀ペーストでダイアタッチを行った場合、こ
の長期の保護膜でも不良は５００ケ中３０ケ以上発生し
ていたが、その前に第４図の如き初期不良が８０ケも存
在してしまった。
「効果」 本発明において、ガス放出のないガラス系銀ベストを用
いたため、リードフレームと保護膜またはモールド材と
の密着性を向上できた。そしてさらに加えて表面および
ワイヤボンディングするステムでの金属の酸化を防ぐこ
とができ、品質向上に有効である。また加熱に必要な電
力、時間がいらず、省エネルギ型である。加えて、ガラ
ス系銀ペーストを用いたダイアタッチの工程においても
、その裏面でモールド材との密着性の悪い低級酸化物の
生成を禁止しているため、ダイアタッチに必要な雰囲気
、温度の制限をうけないという特長を有する。
もちろん本発明のフレームに電子部品を脱ガスの少ない
手段で装着の後、これら全体に保護膜を形成して覆うと
、長期間たっても、有機樹脂中の水分、塩素と電子部品
の金属との間で反応を起こして信顧性を低下させるとい
う欠点がない。
そして裏面からの水分の侵入を防ぐことができる。また
この電子装置のＰＣＢへの半導体による装着の際、従来
例に示す如く、モールド材が加熱により膨れてしまうこ
とを防ぐことができた。
本発明における保護膜は窒化珪素膜とした。しかしこれ
をＤＬＣ（ダイヤモンド・ライク・カーボン）膜、炭化
珪素膜、その他の酸化防止用絶縁膜の単層または多層膜
であってもよい。
さらに本発明において、電子部品チップは半導体素子と
して示したが、その他、抵抗、コンデンサであってもよ
く、ボンディングもワイヤボンディングのみならずフリ
ップチップボンディング、ハンダバンプボンディングで
もよい。
本発明において、チップの大きさが大きくなって、ダイ
を用いることなしにモールドする場合がある。しかしそ
の場合も基体としてのリードフレ−ムのワイヤボンドを
行わない反対側に酸化防止用保護膜を設けることは有効
である。
上述した説明においては、デュアルインライン型のフレ
ーム上に半導体チップを載置した場合について述べてい
るが、本発明は特にデュアルインライン型のリードフレ
ームに限るものではなく、フラットバック型のリードフ
レームおよびその他のリードフレームに対しても同様の
機能を持つものであっても、同様の効果が期待できるも
のである。
【図面の簡単な説明】
第１図は本発明の耐湿テストおよび半田付はテストをし
た後のプラスチック・パッケージ半導体装置の縦断面部
の要部を示す。 第２図は本発明方法を実施するためのプラズマ気相反応
装置の概要を示す。 第３図は第２図の装置のうちの基体部の拡大図を示す。 第４図は従来例のプラスチックパッケイジを耐湿テスト
および半田付はテストをした後の縦断面図の要部を示す
。 ■

Claims (1)

  1. 【特許請求の範囲】 １、基板またはリードフレーム等の部材上に電子部品を
    密接せしめる電子装置において、前記電子部品と前記部
    材間はガラス系銀ペーストの如き脱ガスの少ない装着手
    段により互いに密接して設けられるとともに、ダイの裏
    面上には酸化防止用被膜が設けられたことを特徴とする
    電子装置。 ２、基板またはリードフレーム等の部材上に電子部品を
    密接せしめる電子装置において、前記電子部品と前記部
    材間はガラス系銀ペーストにより互いに密接して設けら
    れるとともに、ダイの裏面上には窒化珪素被膜を設け、
    これら全体は有機樹脂モールド材で覆われたことを特徴
    とする電子装置。
JP63261965A 1988-10-17 1988-10-17 電子装置 Pending JPH02106954A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP63261965A JPH02106954A (ja) 1988-10-17 1988-10-17 電子装置
US07/421,503 US5121187A (en) 1988-10-17 1989-10-11 Electric device having a leadframe covered with an antioxidation film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63261965A JPH02106954A (ja) 1988-10-17 1988-10-17 電子装置

Publications (1)

Publication Number Publication Date
JPH02106954A true JPH02106954A (ja) 1990-04-19

Family

ID=17369117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63261965A Pending JPH02106954A (ja) 1988-10-17 1988-10-17 電子装置

Country Status (1)

Country Link
JP (1) JPH02106954A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087201A (en) * 1994-07-12 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing ball grid array electronic component
US6191492B1 (en) * 1988-08-26 2001-02-20 Semiconductor Energy Laboratory Co., Ltd. Electronic device including a densified region
US6756670B1 (en) 1988-08-26 2004-06-29 Semiconductor Energy Laboratory Co., Ltd. Electronic device and its manufacturing method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49116594A (ja) * 1973-03-14 1974-11-07
JPS62119139A (ja) * 1985-09-16 1987-05-30 デメトロン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 半導体をボンデイングするペ−スト
JPS6390139A (ja) * 1986-10-02 1988-04-21 Nec Kyushu Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49116594A (ja) * 1973-03-14 1974-11-07
JPS62119139A (ja) * 1985-09-16 1987-05-30 デメトロン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 半導体をボンデイングするペ−スト
JPS6390139A (ja) * 1986-10-02 1988-04-21 Nec Kyushu Ltd 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191492B1 (en) * 1988-08-26 2001-02-20 Semiconductor Energy Laboratory Co., Ltd. Electronic device including a densified region
US6756670B1 (en) 1988-08-26 2004-06-29 Semiconductor Energy Laboratory Co., Ltd. Electronic device and its manufacturing method
US6087201A (en) * 1994-07-12 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing ball grid array electronic component
US6133069A (en) * 1994-07-12 2000-10-17 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing the electronic using the anode junction method
US6181009B1 (en) 1994-07-12 2001-01-30 Mitsubishi Denki Kabushiki Kaisha Electronic component with a lead frame and insulating coating
US6268647B1 (en) 1994-07-12 2001-07-31 Mitsubishi Denki Kabushiki Kaisha Electronic component with an insulating coating
US6310395B1 (en) 1994-07-12 2001-10-30 Mitsubishi Denki Kabushiki Kaisha Electronic component with anodically bonded contact

Similar Documents

Publication Publication Date Title
US5147822A (en) Plasma processing method for improving a package of a semiconductor device
US5057900A (en) Electronic device and a manufacturing method for the same
US6869831B2 (en) Adhesion by plasma conditioning of semiconductor chip surfaces
JPH0244738A (ja) 電子装置作製方法
JPH0897217A (ja) 半導体装置及びその製造方法
US6191492B1 (en) Electronic device including a densified region
JPH02106954A (ja) 電子装置
US20080290482A1 (en) Method of packaging integrated circuits
JP2684387B2 (ja) 電子装置およびその作製方法
US5192995A (en) Electric device utilizing antioxidation film between base pad for semiconductor chip and organic encapsulating material
US6756670B1 (en) Electronic device and its manufacturing method
US5121187A (en) Electric device having a leadframe covered with an antioxidation film
JP2683694B2 (ja) 電子装置の作製方法
JP2802650B2 (ja) 電子装置
JP2000068303A (ja) 半導体装置の製造方法
JPH0260154A (ja) リードフレームおよびそれを用いた電子装置の作製方法
EP1134800B1 (en) Semiconductor device baking method
JPH0276249A (ja) 電子装置およびその作製方法
JPH01292849A (ja) 電子装置作製方法
JPH05152378A (ja) テープキヤリアパツケージ
JP3363467B2 (ja) 集積回路パッケージ接着法
JPH0846094A (ja) 半導体装置およびその製造方法
JPH0521693A (ja) 電子装置用部材およびその作製方法
JPH02106953A (ja) 電子装置用部材
Komitsky Jr et al. Die Attach in Lead Frame Packages