JP2016134518A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP2016134518A
JP2016134518A JP2015008640A JP2015008640A JP2016134518A JP 2016134518 A JP2016134518 A JP 2016134518A JP 2015008640 A JP2015008640 A JP 2015008640A JP 2015008640 A JP2015008640 A JP 2015008640A JP 2016134518 A JP2016134518 A JP 2016134518A
Authority
JP
Japan
Prior art keywords
film
insulating film
protective insulating
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015008640A
Other languages
English (en)
Other versions
JP6492681B2 (ja
Inventor
置田　陽一
Yoichi Okita
陽一 置田
英機 伊藤
Hideki Ito
英機 伊藤
文生 王
Fumio O
文生 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2015008640A priority Critical patent/JP6492681B2/ja
Priority to US14/980,071 priority patent/US9917092B2/en
Priority to CN201511021446.3A priority patent/CN105810686B/zh
Priority to CN201811113251.5A priority patent/CN109166852B/zh
Publication of JP2016134518A publication Critical patent/JP2016134518A/ja
Priority to US15/886,411 priority patent/US10269813B2/en
Application granted granted Critical
Publication of JP6492681B2 publication Critical patent/JP6492681B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】強誘電体キャパシタを備えた半導体装置とその製造方法において、歩留まりを向上させること。
【解決手段】半導体基板１の上方に絶縁膜１５を形成する工程と、絶縁膜１５の上に導電膜１９を形成する工程と、導電膜１９の上に、誘電体膜２０ａを形成する工程と、誘電体膜２０ａの上に、上部電極２１ａを複数形成する工程と、上部電極２１ａと誘電体膜２０ａの上に、スパッタ法で第１の保護絶縁膜２８を形成する工程と、第１の保護絶縁膜２８の上に、原子層堆積法で第２の保護絶縁膜３１を形成することにより、誘電体膜２０ａの結晶粒界の隙間Sを第２の保護絶縁膜３１で塞ぐ工程と、第２の保護絶縁膜３１を形成した後、導電膜１９をパターニングして下部電極１９ａにする工程とを有する半導体装置の製造方法による。
【選択図】図２６

Description

本発明は、半導体装置とその製造方法に関する。
電源を切っても情報が消失しない不揮発性メモリとしては、フラッシュメモリの他にFeRAM(Ferroelectric Random Access Memory)のような強誘電体メモリが知られている。
強誘電体メモリは、強誘電体膜をキャパシタ誘電体膜とする強誘電体キャパシタを備えており、その強誘電体膜の分極の方向を「０」、「１」に対応させることで情報が記憶され、フラッシュメモリと比較して低消費電力で高速動作が可能という利点がある。
但し、強誘電体メモリにはその歩留まりを向上させるという点で更なる改良の余地がある。
特開２０１２−３８９０６公報 特開２０１１−１５５２６８号公報 特開２００５−１８３８４３号公報
強誘電体キャパシタを備えた半導体装置とその製造方法において、歩留まりを向上させることを目的とする。
以下の開示の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に導電膜を形成する工程と、前記導電膜の上に、強誘電体を含む誘電体膜を形成する工程と、前記誘電体膜の上に、上部電極を間隔をおいて複数形成する工程と、前記上部電極と前記誘電体膜の上に、スパッタ法で第１の保護絶縁膜を形成する工程と、前記第１の保護絶縁膜の上に、原子層堆積法で第２の保護絶縁膜を形成することにより、前記誘電体膜の結晶粒界に沿って生じた隙間を前記第２の保護絶縁膜で塞ぐ工程と、前記第２の保護絶縁膜を形成した後、前記導電膜をパターニングして下部電極にし、前記上部電極、前記誘電体膜、及び前記下部電極を備えた強誘電体キャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
また、その開示の他の観点によれば、半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成された下部電極と、前記下部電極の上に形成され、結晶粒界に沿って隙間が生じた強誘電体を含む誘電体膜と、前記誘電体膜の上に間隔をおいて複数形成され、前記下部電極と前記誘電体膜と共に強誘電体キャパシタを形成する上部電極と、前記隙間を除いた前記誘電体膜の上と、前記上部電極の上とに形成された第１の保護絶縁膜と、前記第１の保護絶縁膜の上と前記隙間における前記誘電体膜とに形成されて、前記隙間を塞ぐ第２の保護絶縁膜とを有する半導体装置が提供される。
以下の開示によれば、誘電体膜の結晶粒界に生じた隙間を、第１の保護絶縁膜と第２の保護絶縁膜との積層膜で塞ぐことで、後工程の導電膜のパターニング時の生成物が隙間に入って下部電極を腐食するのを防ぐことが可能となる。
図１（ａ）、（ｂ）は、本願発明者が検討した半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、本願発明者が検討した半導体装置の製造途中の断面図（その２）である。 図３は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その１）である。 図４は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その２）である。 図５は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その３）である。 図６は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その４）である。 図７は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その５）である。 図８は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その６）である。 図９は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その７）である。 図１０は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その８）である。 図１１は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その９）である。 図１２は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その１０）である。 図１３は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その１）である。 図１４は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その２）である。 図１５は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その３）である。 図１６は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その４）である。 図１７は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その５）である。 図１８は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その６）である。 図１９は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その７）である。 図２０は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その８）である。 図２１は、強誘電体膜のSEM(Scanning Electron Microscope)像を基にして描いた斜視図である。 図２２は、強誘電体キャパシタのTEM(Transmission Electron Microscopy)像を基にして描いた断面図である。 図２３は、図２２とは別の強誘電体キャパシタのSEM像を基にして描いた断面図である。 図２４は、下部電極に窪みが発生した強誘電体キャパシタのヒステリシス曲線を示す模式図である。 図２５は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その１）である。 図２６は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その２）である。 図２７は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その３）である。 図２８は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その４）である。 図２９は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その５）である。 図３０は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その６）である。 図３１は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図（その７）である。 図３２は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３３は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３４は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３５は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３６は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３７は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３８は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その１）である。 図３９は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その２）である。 図４０は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その３）である。 図４１は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その４）である。 図４２は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その５）である。 図４３は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その６）である。 図４４は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図（その７）である。 図４５は、本実施形態におけるキャパシタ誘電体膜の隙間の様々な態様について示す拡大断面図である。
本実施形態の説明に先立ち、本願発明者が行った検討事項について説明する。
強誘電体キャパシタにおいては、キャパシタ誘電体膜としてPZT膜等の強誘電体膜が使用される。その強誘電体膜が水分や水素等の還元性物質に曝されると、強誘電体膜が還元されてしまい、強誘電体膜の残留分極電荷量等の強誘電体特性が劣化してしまう。
このように強誘電体特性が劣化するのを防止する方法として、水素等の還元性物質をブロックする保護絶縁膜で強誘電体キャパシタを覆う方法がある。
その保護絶縁膜として使用し得る膜としては、水素が透過し難いアルミナ膜がある。
本願発明者は、このような保護絶縁膜を用いることで生じ得る問題について以下のように検討した。
図１〜図２は、本願発明者が検討した半導体装置の製造途中の断面図である。
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１の表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に多結晶シリコン膜を約２００nmの厚さに形成し、それをフォトリソグラフィとエッチングによりパターニングしてゲート電極５を形成する。
pウェル３上には２つのゲート電極５が間隔をおいてほぼ平行に配置され、それらのゲート電極５はワード線の一部を構成する。
なお、ゲート電極５の材料は多結晶シリコン膜に限定されない。多結晶シリコン膜に代えて、厚さが約５０nmのアモルファスシリコン膜と厚さが約１５０nmのタングステンシリサイド膜をこの順に形成してもよい。
次いで、ゲート電極５をマスクにするイオン注入により、各ゲート電極５の横のシリコン基板１にリン等のn型不純物を導入し、n型ソースドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１に砒素等のn型不純物を再度イオン注入することにより、ゲート電極５の側方のシリコン基板１にn型ソースドレイン領域８ａ、８ｂを形成する。
なお、二つのゲート電極５に挟まれるn型ソースドレイン領域８ｂはビット線の一部として機能し、また、pウェル３の両側の二つのn型ソースドレイン領域８ａは後述するキャパシタの上部電極に電気的に接続される。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、pウェル３の上に、ゲート電極５とn型ソースドレイン領域８ａ、８ｂ等を備えたn型MOS(Metal Oxide Semiconductor)トランジスタTRの基本構造が完成する。
次に、図１（ｂ）に示すように、シリコン基板１の上側全面に、カバー絶縁膜１４として酸窒化シリコン膜を約２００nmの厚さに形成する。
次いで、このカバー絶縁膜１４の上にTEOSガスを使用するプラズマCVD法により第１の層間絶縁膜１５として酸化シリコン膜を約１０００nmに形成した後、第１の層間絶縁膜１５の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このように研磨した後の第１の層間絶縁膜１５の厚さは、シリコン基板１０の平坦面上で約７８５nmとなる。
そして、これらカバー絶縁膜１４と第１の層間絶縁膜１５とをフォトリソグラフィとエッチングによりパターニングして、n型ソースドレイン領域８ａ、８ｂの上にコンタクトホール１５ａ、１５ｂを形成する。
続いて、コンタクトホール１５ａ、１５ｂの内面と第１の層間絶縁膜１５の上面にスパッタ法によりグルー膜を形成した後、そのグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホール１５ａ、１５ｂを完全に埋め込む。なお、グルー膜としては、例えば厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜がこの順に形成される。
そして、第１の層間絶縁膜１５の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール１５ａ、１５ｂ内にのみコンタクトプラグ１３ａ、１３ｂとして残す。
そのコンタクトプラグ１３ａ、１３ｂは、その下のソースドレイン領域８ａ、８ｂと電気的に接続されることになる。
このようにして形成されたコンタクトプラグ１３ａ、１３ｂは、酸化され易いタングステンを主成分とするため、酸素含有雰囲気において容易に酸化してコンタクト不良を起こし易い。
そこで、次の工程では、図２（ａ）に示すように、上記のコンタクトプラグ１３ａ、１３ｂを酸化雰囲気から保護するための酸化防止絶縁膜１６として、プラズマCVD法により酸窒化シリコン膜を形成する。その酸窒化シリコン膜は第１の層間絶縁膜１５とコンタクトプラグ１３ａ、１３ｂの上に形成され、その厚さは約１００nmである。
更に、この酸化防止絶縁膜１６の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約１３０nmに形成し、それを第１の絶縁性密着膜１７とする。
なお、酸化シリコン膜に代えて窒化シリコン膜を第１の絶縁性密着膜１７として形成してもよい。
その後、第１の絶縁性密着膜１７に対して脱ガスを行うため、基板温度を６５０℃、処理時間を３０分とする条件で、窒素雰囲気中において第１の絶縁性密着膜１７をアニールする。
そして、このアニールを終了した後、第１の絶縁性密着膜１７の上に第２の絶縁性密着膜１８としてスパッタ法によりアルミナ膜を約２０nmの厚さに形成する。
次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法によりプラチナ膜等の貴金属膜を５０nm〜１５０nmの厚さに形成し、その貴金属膜を第１の導電膜１９とする。
第１の導電膜１９の成膜条件は特に限定されない。この例では、基板温度を３５０℃に保持しながら成膜雰囲気中にスパッタガスとしてアルゴンガスを導入し、約１Paの圧力下で投入電力を０．３kWとして第１の導電膜１９を形成する。
なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化イリジウム（IrO2）膜、酸化ルテニウム（RuO2）膜、酸化プラチナ膜（PtOx）膜、SrRuO3膜、及びLaSrCoO3膜のいずれかの単層膜、或いはこれらの積層膜を形成してもよい。
次いで、第１の導電膜１９の上に強誘電体膜２０としてPZT膜を形成する。そのPZT膜は下層と上層とに分けて形成され、下層についてはスパッタ法で約３０nm〜１５０nm、例えば７０nmの厚さに形成した後、酸素含有雰囲気中でアニールを行ってPZTを結晶化させる。そのようなアニールは結晶化アニールとも呼ばれ、本実施形態では基板温度を約６２０℃、処理時間を約９０秒としてこの結晶化アニールを行う。その後、スパッタ法でPZT膜の上層を５nm〜２０nmの厚さに形成する。
なお、強誘電体膜２０の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法、ゾル・ゲル法、MOD(Metal-Organic Decomposition)法、CSD(Chemical Solution deposition)、CVD法、エピタキシャル成長法もある。
更に、強誘電体膜２０の材料は上記のPZTに限定されず、SBT(タンタル酸ビスマスストロンチウム：SrBi2Ta2O9)、BLT((Bi, Nn)4Ti3O12(Ln = La, Nd, 又はPr))、及びBFO(BiFeO3)のいずれかを強誘電体膜２０の材料として用いてもよい。
その後に、強誘電体膜２０の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ９０nm〜２５０nmに形成し、それを第２の導電膜２１とする。なお、第２導電膜２１は貴金属膜又は酸化貴金属膜であればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第２の導電膜２１として形成してもよい。
更に、第２の導電膜２１として二層構造の酸化イリジウム膜を形成してもよい。この場合、一層目の酸化イリジウム膜の膜厚は例えば２０nm〜５０nmであり、二層目の酸化イリジウム膜の膜厚は例えば７０nm〜２００nmである。
これ以降の工程について、図３〜図１２を参照しながら説明する。
図３〜図１２は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図である。
なお、プレーナ型のFeRAMにおいては後述のようにストライプ状の強誘電体膜の上に上部電極が間隔をおいて複数設けられる。図３〜図１２においては、その上部電極を含まない断面を第１断面とし、上部電極を含む断面を第２断面としている。
また、図１３〜図２０は、本願発明者が検討した半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図である。
まず、図３に示すように、第２の導電膜２１の上にハードマスク２４としてスパッタ法で窒化チタン膜を約３４nmの厚さに形成する。
ハードマスク２４は、レジストよりもエッチレートが低い膜であれば特に限定されない。例えば、窒化チタン膜に代えて、TiON膜、TiOx膜、TaOx膜、TaON膜、TiAlOx膜、TaAlOx膜、TiAlON膜、TaAlON膜、TiSiON膜、TaSiON膜、TiSiOx膜、TaSiOx膜、AlOx膜、ZrOx膜等をハードマスク２４として形成してもよい。
更に、このハードマスク２４の上にフォトレジストを塗布し、それを露光、現像してキャパシタ上部電極形状の第１のレジスト膜２５を形成する。
図１３は、本工程を終了した後の拡大平面図であり、前述の図３の第１断面は図１３のX1−X1線に沿う断面に相当し、図３の第２断面は図１３のX2−X2線に沿う断面に相当する。
図１３に示すように、第１のレジスト膜２５は平面視で島状であり、ハードマスク２４の上に間隔をおいて複数形成される。
次いで、図４に示すように、第１のレジスト膜２５をマスクにしてハードマスク２４をドライエッチングすることにより、ハードマスク２４をキャパシタ上部電極形状にパターニングする。
そのドライエッチングは、不図示のICP(Inductively Coupled Plasma)エッチングチャンバ内で行われ、そのチャンバ内にはエッチングガスとして塩素ガスとアルゴンガスの混合ガスが供給される。
更に、上記のICPエッチングチャンバを引き続き用いて、ハードマスク２４と第１のレジスト膜２５とをマスクにしながら第２の導電膜２１をドライエッチングすることにより上部電極２１ａを形成する。
そのドライエッチングのエッチングガスとしては、ハードマスク２４をエッチングしたときと同様に、塩素ガスとアルゴンガスとの混合ガスが使用される。
また、このように第２の導電膜２１をドライエッチングすることで、上部電極２１ａの横に強誘電体膜２０が露出する。
その強誘電体膜２０は複数の結晶粒２０ｃを有しており、各結晶粒２０ｃの間の結晶粒界（グレインバウンダリ）に沿って幅Wが数nm程度の隙間Sが生じる。
隙間Sは、強誘電体膜２０の成膜方法の如何を問わずに形成されると考えられる。但し、本例のようにスパッタ法で強誘電体膜２０を形成すると、強誘電体膜２０の成膜後に行われる前述の結晶化アニールによって膜中の強誘電体材料が引き締まり、これにより隙間Sが顕著に発生する。
この後に、第１のレジスト膜２５をアッシングして除去する。
なお、ハードマスク２４は、ドライエッチングにより除去する。
図１４は、本工程を終了した後の拡大平面図であり、前述の図４の第１断面は図１４のX3−X3線に沿う断面に相当し、図４の第２断面は図１４のX4−X4線に沿う断面に相当する。
図１４に示すように、上部電極２１ａは平面視で島状であり、強誘電体膜２０の上に間隔をおいて複数形成される。
続いて、図５に示すように、強誘電体膜２０の上側全面にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ誘電体膜形状の第２のレジスト膜２６を形成する。
図１５は、本工程を終了した後の拡大平面図であり、前述の図５の第１断面は図１５のX5−X5線に沿う断面に相当し、図５の第２断面は図１５のX6−X6線に沿う断面に相当する。
図１５に示すように、第２のレジスト膜２６は平面視でストライプ状であり、複数の上部電極２１ａの各々は第２のレジスト膜２６で覆われる。
続いて、図６に示すように、第２のレジスト膜２６をマスクにして強誘電体膜２０をドライエッチングすることにより、残された強誘電体膜２０をキャパシタ誘電体膜２０ａとする。
そのドライエッチングでは、エッチングガスとして例えば塩素ガスとアルゴンガスとの混合ガスが使用される。
その後に、第２のレジスト膜２０をアッシングにより除去する。
なお、第２のレジスト膜２０を除去した後に、ここまでの工程でキャパシタ誘電体膜２０ａが受けたダメージを回復させるために、酸素含有雰囲気中でキャパシタ誘電体膜２０ａに対してアニールを行ってもよい。そのようなアニールは、回復アニールとも呼ばれる。
その回復アニールは、例えば、基板温度を６００℃〜７００℃とする条件で約４０分間行い得る。
図１６は、本工程を終了した後の拡大平面図であり、前述の図６の第１断面は図１６のX7−X7線に沿う断面に相当し、図６の第２断面は図１６のX8−X8線に沿う断面に相当する。
図１６に示すように、キャパシタ誘電体膜２０ａは平面視でストライプ状であり、その上に複数の上部電極２１ａが間隔をおいて形成される。
次に、図７に示すように、水素等の還元性雰囲気からキャパシタ誘電体膜２０ａを保護するための第１の保護絶縁膜２８としてスパッタ法でアルミナ膜５０nmの厚さに形成する。
ここで、スパッタ法で形成された第１の保護絶縁膜２８は段差被覆性に劣る。そのため、第１断面に示すように、結晶粒２０ｃの間の隙間Sが第１の保護絶縁膜２８で塞がれずに露出したままとなる。
前述のように隙間Sの幅Wは数nm程度であるが、第１の保護絶縁膜２８の膜厚をこの幅Wよりも十分に厚くしても、スパッタ法で隙間Sを塞ぐのは困難であることが明らかとなった。
なお、隙間Sを塞ぐためにスパッタ法よりも段差被覆性に優れたALD(Atomic Layer Deposition)法でアルミナ膜を形成することも考えられる。
しかし、アルミナ膜を形成するためにALD法で使用する原料ガスには水素が含まれており、その水素によってキャパシタ誘電体膜２０ａが還元されて劣化してしまう。このように水素を含む原料ガスとしては、例えば、TMA(トリメチルアルミニウム)、アルミニウム・トリ・セカンダリ・ブトキシド(Al (O-sec-C4H9)3)、及びアルミニウム・トリ・イソ・プロキシド(Al (O-i-C3H7)3)がある。
このように水素を含む原料ガスでキャパシタ誘電体膜２０ａが劣化するのを防止するため、この例では、スパッタガスとして水素が排除されたアルゴンのみからなるガスを使用するスパッタ法でキャパシタ誘電体膜２０ａを形成する。
図１７は、本工程を終了した後の拡大平面図であり、前述の図７の第１断面は図１７のX9−X9線に沿う断面に相当し、図７の第２断面は図１７のX10−X10線に沿う断面に相当する。
続いて、図８に示すように、第１の保護絶縁膜２８の上にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ下部電極形状の第３のレジスト膜３０を形成する。
図１８は、本工程を終了した後の拡大平面図であり、前述の図８の第１断面は図１８のX11−X11線に沿う断面に相当し、図８の第２断面は図１８のX12−X12線に沿う断面に相当する。
図１８に示すように、第３のレジスト膜３０は平面視でストライプ状であり、キャパシタ誘電体膜２０ａと上部電極２１ａの各々は第３のレジスト膜３０で覆われる。
次いで、図９に示すように、第３のレジスト膜３０をマスクにして第１の保護絶縁膜２８と第１の導電膜１９とをドライエッチングし、残された第１の導電膜１９を下部電極１９ａとする。
また、このエッチングでは、下部電極１９ａで覆われていない部分の第２の絶縁性密着膜１８も除去される。
このエッチングで使用されるエッチングガスとしては、第１の導電膜１９に含まれるプラチナ等の白金族元素をエッチングする作用のあるハロゲンガスがある。この例ではハロゲンガスとして塩素ガスを用い、アルゴンガスと塩素ガスの混合ガスをエッチングガスとして使用する。そのエッチングガスによって第３のレジスト膜３０もエッチングされるため、第３のレジスト膜３０の側面が後退してキャパシタ誘電体膜２０ａの隙間Sが表出するようになる。
本工程では、第１の導電膜１９に含まれるプラチナや、第１の保護絶縁膜２８に含まれているアルミニウム等の金属がエッチング雰囲気に放出される。そして、これらの金属とエッチングガス中の塩素とを含む生成物Rが発生し、その生成物Rが隙間Sに入り込むことになる。
図１９は、本工程を終了した後の拡大平面図であり、前述の図９の第１断面は図１９のX13−X13線に沿う断面に相当し、図９の第２断面は図１９のX14−X14線に沿う断面に相当する。
図１９に示すように、この段階では上記の生成物Rは上部電極２１ａの間の領域に局在しており、上部電極２１ａの下には生成物Rは存在しない。
次に、図１０に示すように、第３のレジスト膜３０をアッシングして除去する。
このアッシングの後に第３のレジスト膜３０の残渣を除去するためにウエット処理を行ってもよい。但し、前述のようにアルミニウムやプラチナ等の金属を含んだ生成物Rはウエット処理では除去し切れずに隙間Sに残る。
ここまでの工程により、下部電極１９ａ、キャパシタ誘電体膜２０ａ、及び上部電極２１ａをこの順に積層してなる強誘電体キャパシタQが形成されたことになる。
強誘電体キャパシタQは、その上部電極２１ａが第１の保護絶縁膜２８で保護されているものの、その側面には第１の保護絶縁膜２８は形成されておらず、水素等の還元性物質によってキャパシタ誘電体膜２０ａが劣化するおそれがある。
そこで、次の工程では、図１１に示すように、強誘電体キャパシタQの上に第２の保護絶縁膜３１としてアルミナ膜を再び形成することで、キャパシタ誘電体膜２０ａに還元性物質が侵入するのを防止する。
ここで、前述のように段差被覆性に劣るスパッタ法で第２の保護絶縁膜３１を形成したのでは、第１断面のように上部電極２１ａがない領域におけるキャパシタ誘電体膜２０ａの隙間Sを第２の保護絶縁膜３１で塞ぐことができない。
そのため、この例では段差被覆性に優れたALD法で第２の保護絶縁膜３１を形成することで隙間Sを塞ぎ、その隙間Sを通じて外部雰囲気からキャパシタ誘電体膜２０ａに還元性物質が侵入するのを防止する。
なお、この段階ではキャパシタ誘電体膜２０ａの上面に第１の保護絶縁膜２８が形成されているので、キャパシタ誘電体膜２０ａの表面においてALD法の原料ガスと直接触れる部分は極僅かである。よって、TMAのように水素を含んだ原料ガスを使用しても、第２の保護絶縁膜３１の成膜時に水素によってキャパシタ誘電体膜２０ａが劣化するおそれは少ない。
また、第２の保護絶縁膜３１の膜厚は、隙間Sを塞ぐのに十分な膜厚であり、例えば３０nm〜４０nm程度である。
そして、このように第２の保護絶縁膜３１で強誘電体キャパシタQを覆うと、前述の生成物Rは逃げ場を失って隙間Sに閉じ込められた状態になる。
次に、図１２に示すように、酸素含有雰囲気中でキャパシタ誘電体膜２０ａに対して回復アニールを行うことで、ここまでの工程でキャパシタ誘電体膜２０ａが受けたダメージを回復させる。
その回復アニールは、例えば、酸素が１００％の雰囲気内で基板温度を６５０℃とし、処理時間を４０分程度として行われる。
図２０は、本工程を終了した後の拡大平面図であり、前述の図１２の第１断面は図２０のX15−X15線に沿う断面に相当し、図１２の第２断面は図２０のX16−X16線に沿う断面に相当する。
ここまでの工程により、強誘電体キャパシタQに対する処理を終える。
ここで、図１２の回復アニールの前においては、前述の生成物Rは第１断面のように上部電極２１ａのない領域に局在していたが、回復アニールを行うとその熱によって生成物Rが隙間Sを伝って拡散する。その結果、第２断面のように上部電極２１ａがある領域にまで生成物Rが拡散する。
生成物Rには前述のように塩素が含まれており、その塩素が回復アニールの熱によって下部電極１９ａを腐食してしまうことが明らかとなった。
特に、第２断面のように上部電極２１ａがある領域で下部電極１９ａが腐食すると、その上部電極２１ａと下部電極１９ａとを備えた強誘電体キャパシタQの電気的な特性が劣化すると考えられる。
本願発明者は、このような下部電極１９ａの腐食により強誘電体キャパシタQがどのように劣化するのかについて種々の調査をした。
その調査について以下に説明する。
本願発明者は、まず、強誘電体膜２０に実際に隙間Sが形成されているのかどうかを確認した。
図２１は、強誘電体膜２０のSEM(Scanning Electron Microscope)像を基にして描いた斜視図である。
なお、そのSEM像は、強誘電体膜２０に対して結晶化アニールを行った直後に取得した。
図２１に示すように、強誘電体膜２０には結晶粒界に沿った隙間Sが生じているのが確認できた。その隙間Sは、前述のように、結晶化アニールによって強誘電体膜２０が引き締められたことで発生したと考えられる。
一方、図２２は、強誘電体キャパシタQのTEM(Transmission Electron Microscopy)像を基にして描いた断面図である。
図２２に示すように、TEM像においてもキャパシタ誘電体２０ａに隙間Sが生じているのが分かる。
また、図２３は、図２２とは別の強誘電体キャパシタQのSEM像を基にして描いた断面図である。
図２３に示すように、強誘電体キャパシタQの下部電極１９ａには窪み１９ｘが形成されている。その窪み１９ｘは、前述のように生成物Rによる腐食で形成されたと考えられる。
図２４は、上記のように窪み１９ｘが発生した強誘電体キャパシタQのヒステリシス曲線を示す模式図であって、横軸は上部電極２１ａと下部電極１９ａとの間に印加した電圧を示し、縦軸が強誘電体膜２０ａの分極量を示す。
なお、図２４においては、窪み１９ｘがない正常な強誘電体キャパシタQのヒステリシス曲線を点線で示し、窪み１９ｘが発生した強誘電体キャパシタQのヒステリシス曲線を実線で示している。
ヒステリシス曲線が縦軸と交わる点が残留分極電荷量Prとなるが、上記のように窪み１９ｘが発生すると、窪み１９ｘがない場合と比較して残留分極電荷量Prが低下してしまうことが明らかとなった。
このような残留分極電荷量Prの低下は、強誘電体キャパシタQの微細化が進み窪み１９ｘが下部電極において占める割合が増えると顕在化すると考えられる。
更に、残留分極電荷量Prの低下することで強誘電体キャパシタQから情報を読み出すのが難しくなり、半導体装置の歩留まりが低下してしまう。
以下に、窪み１９ｘの発生を抑制して歩留まりを向上させることが可能な本実施形態について説明する。
（本実施形態）
本実施形態では、以下のようにして半導体装置としてプレーナ型のFeRAMを製造する。
図２５〜図３１は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大断面図である。
なお、図２５〜図３１において、図１〜図２０で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。
前述のようにプレーナ型のFeRAMにおいてはストライプ状の強誘電体膜の上に上部電極が間隔をおいて複数設けられるが、図２５〜図３１においてはその上部電極を含まない断面を第１断面とし、上部電極を含む断面を第２断面としている。
また、図３８〜図４４は、本実施形態に係る半導体装置が備える強誘電体キャパシタの製造途中の拡大平面図である。
まず、前述の図１〜図７の工程を行うことにより、図２５に示すように、キャパシタ誘電体膜２０ａと上部電極２１ａとが第１の保護絶縁膜２８で覆われた状態を得る。
その第１の保護絶縁膜２８は、図７を参照して説明したように、スパッタ法で形成されたアルミナ膜である。
前述のようにスパッタ法で形成された第１の保護絶縁膜２８は段差被覆性に劣るため、キャパシタ誘電体膜２０ａの結晶粒界に生じた隙間Sは第１の保護絶縁膜２８で塞がれずに露出した状態になる。
また、このような段差被覆性の悪さに起因して、隙間Sの上部の開口端S2から張り出すように第１の保護絶縁膜２８が形成され、かつ隙間Sの下部S1には第１の保護絶縁膜２８が形成されない。
第１の保護絶縁膜２８の膜厚は特に限定されないが、ここでは１０nm〜１００nmとする。膜厚の下限を１０nmとしたのは、これよりも薄いと第１の保護絶縁膜２８が水素の透過を防止する能力が低下し、水素等の還元性物質からキャパシタ誘電体膜２０ａを保護できなくなるおそれがあるからである。また、膜厚の上限を１００nmとしたのは、これよりも厚いと後述の各回復アニールの際に酸素が第１の保護絶縁膜２８を透過し難くなり、アニール雰囲気中の酸素でキャパシタ誘電体膜２０ａのダメージを回復させるのが困難となるからである。
図３８は、本工程を終了した後の拡大平面図であり、前述の図２５の第１断面は図３８のY1−Y1線に沿う断面に相当し、図２５の第２断面は図３８のY2−Y2線に沿う断面に相当する。
次いで、図２６に示すように、ALD法により第１の保護絶縁膜２８の上に第２の保護絶縁膜３１としてアルミナ膜を形成し、第２の保護絶縁膜３１で隙間Sを塞ぐ。
なお、ALD法でアルミナ膜を形成するために使用する原料ガスとしては、例えばTMA(トリメチルアルミニウム)、アルミニウム・トリ・セカンダリ・ブトキシド(Al (O-sec-C4H9)3)、及びアルミニウム・トリ・イソ・プロキシド(Al (O-i-C3H7)3)のいずれかがある。
ここで、ALD法で形成された第２の保護絶縁膜３１は段差被覆性に優れているため、隙間Sにおけるキャパシタ誘電体膜２０ａに第２の保護絶縁膜３１が成長して、第２の保護絶縁膜３１で隙間Sを塞ぐのが容易となる。
なお、本実施形態ではこのように隙間Sを塞ぐ目的で第２の保護絶縁膜３１を形成するため、第２の保護絶縁膜３１の膜厚は隙間Sを塞ぐのに十分な厚さでよく、ここでは例えば３０nm〜４０nm程度とする。
更に、第２の保護絶縁膜３１として水素の透過防止能力に優れたアルミナ膜を形成することで、外部雰囲気中の水素によってキャパシタ誘電体膜２０ａが還元されて劣化するのを防止することもできる。
また、本工程ではTMAのように水素を含んだ原料ガスを用いるが、キャパシタ誘電体膜２０ａの上面は第１の保護絶縁膜２８で予め覆われているので、水素によって強誘電体膜２０ａが顕著に劣化することはない。
図３９は、本工程を終了した後の拡大平面図であり、前述の図２６の第１断面は図３９のY3−Y3線に沿う断面に相当し、図２６の第２断面は図３９のY4−Y4線に沿う断面に相当する。
次に、図２７に示すように、第２の保護絶縁膜３１の上にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ下部電極形状の第３のレジスト膜３０を形成する。
図４０は、本工程を終了した後の拡大平面図であり、前述の図２７の第１断面は図４０のY5−Y5線に沿う断面に相当し、図２７の第２断面は図４０のY6−Y6線に沿う断面に相当する。
図４０に示すように、第３のレジスト膜３０は平面視でストライプ状であり、キャパシタ誘電体膜２０ａと上部電極２１ａの各々は第３のレジスト膜３０で覆われる。
続いて、図２８に示すように、第３のレジスト膜３０をマスクにしながら、第１の導電膜１９、第１の保護絶縁膜２８、及び第２の保護絶縁膜３１をドライエッチングし、残された第１の導電膜１９を下部電極１９ａとする。
また、このエッチングでは、下部電極１９ａで覆われていない部分の第２の絶縁性密着膜１８も除去される。
このエッチングで使用するエッチングガスは、第１の導電膜１９をエッチングする作用のあるハロゲンを含むガスであれば特に限定されない。本実施形態ではハロゲンとして塩素を用い、塩素ガスとアルゴンガスとの混合ガスをエッチングガスとして使用する。
そのエッチングガスによって第３のレジスト膜３０もエッチングされるため、第３のレジスト膜３０の側面が後退する。
ここで、本実施形態では前述のようにキャパシタ誘電体膜２０ａの隙間Sを第２の保護絶縁膜３１で塞いであるため、その隙間Sがエッチング雰囲気に曝され難くなる。よって、図９の工程とは異なり、塩素等を含む生成物Rが隙間Sに入り込む余地がなくなる。
なお、このエッチングでは、キャパシタ誘電体膜２０ａの上の第１の保護絶縁膜２８と第２の保護絶縁膜３１もある程度エッチングされる。
よって、隙間Sがエッチング雰囲気に表出しないようにするには、各保護絶縁膜２８、３１の合計膜厚Tを十分に厚くするのが好ましい。例えば、このエッチングが終了した時点において、各上部電極２１ａの間におけるキャパシタ誘電体膜２０ａの上に各保護絶縁膜２８、３１の少なくとも一方が残存する厚さに合計膜厚Tを設定することで、隙間Sがエッチング雰囲気に表出するのを防止できる。
図４１は、本工程を終了した後の拡大平面図であり、前述の図２８の第１断面は図４１のY7−Y7線に沿う断面に相当し、図２８の第２断面は図４１のY8−Y8線に沿う断面に相当する。
続いて、図２９に示すように、第３のレジスト膜３０をアッシングして除去する。
ここまでの工程により、下部電極１９ａ、キャパシタ誘電体膜２０ａ、及び上部電極２１ａをこの順に積層してなる強誘電体キャパシタQの基本構造が得られる。
強誘電体キャパシタQは、その上部電極２１ａが各保護絶縁膜２８、３１で保護されているものの、その側面には各保護絶縁膜２８、３１は形成されておらず、水素等の還元性物質によってキャパシタ誘電体膜２０ａが劣化するおそれがある。
そこで、次の工程では、図３０に示すように、第２の保護絶縁膜３１の上とキャパシタ誘電体膜２０ａの側面とに第３の保護絶縁膜４１としてアルミナ膜を再び形成することで、キャパシタ誘電体膜２０ａに還元性物質が侵入するのを防止する。
第３の保護絶縁膜４１の成膜条件は特に限定されない。この例では、ALD法で第３の保護絶縁膜４１を形成すると共に、その膜厚を２０nm〜１００nm程度とする。
図４２は、本工程を終了した後の拡大平面図であり、前述の図３０の第１断面は図４２のY9−Y9線に沿う断面に相当し、図３０の第２断面は図４２のY10−Y10線に沿う断面に相当する。
その後、図３１に示すように、酸素含有雰囲気中でキャパシタ誘電体膜２０ａに対して回復アニールを行うことで、ここまでの工程でキャパシタ誘電体膜２０ａが受けたダメージを回復させる。
その回復アニールは、例えば、酸素が１００％の雰囲気内で基板温度を６５０℃とし、処理時間を４０分程度として行われる。
図１２の例とは異なり、本実施形態ではエッチングの生成物Rがキャパシタ誘電体膜２０ａの隙間Sに存在しない。よって、本工程で基板を加熱しても、その生成物Rによって下部電極１９ａが腐食されるおそれがない。
これ以降の工程について、図３２〜図３７を参照しながら説明する。
図３２〜図３７は、本実施形態に係る半導体装置の製造途中の断面図である。
なお、図３２〜図３７において、図１〜図２０で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。
まず、前述の図２５〜図３１の工程を行うことにより、図３２に示すように、シリコン基板１の上側全面に第３の保護絶縁膜４１が形成された状態を得る。
次いで、図３３に示すように、TEOSガスを反応ガスとするプラズマCVD法により、第３の保護絶縁膜４１の上に第２の層間絶縁膜４２として酸化シリコン膜を厚さ約１４００nmに形成する。その第２の層間絶縁膜４２の上面には、強誘電体キャパシタQの形状を反映した凹凸が形成される。そこで、この凹凸を無くすために、第２の層間絶縁膜４２の上面をCMP法により研磨して平坦化する。
更に、基板温度を３５０℃、処理時間を２分間とする条件で、N2Oプラズマ雰囲気において第２の層間絶縁膜４２に対してアニールを行うことにより、第２の層間絶縁膜４２を脱水すると共に、第２の層間絶縁膜４２の表面を窒化して水分の際吸着を防止する。
なお、N2Oプラズマに代えて、N2プラズマ雰囲気中においてこのアニールを行ってもよい。
そして、後の工程で発生する水素や水分から強誘電体キャパシタQを保護するための第４の保護絶縁膜４３として、第２の層間絶縁膜４２の上にスパッタ法又はALD法でアルミナ膜を２０nm〜５０nmの厚さに形成する。
更に、この第４の保護絶縁膜４３の上に、TEOSガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約３００nmに形成し、その酸化シリコン膜をキャップ絶縁膜４４とする。
続いて、図３４に示すように、キャップ絶縁膜４４の上にフォトレジストを塗布し、それを露光、現像して第４のレジスト膜４５を形成する。
そして、第４のレジスト膜４５の窓４５ａを通じてドライエッチングを行うことにより、上部電極２１ａの上の各絶縁膜４１〜４４に第１のホール４２ａを形成する。このドライエッチングで使用するエッチングガスとしては、例えば、C4F8、Ar、O2、及びCOの混合ガスがある。
この後に、第４のレジスト膜４５をアッシングにより除去する。
図４３は、本工程を終了後の拡大平面図であり、上記した図３５のキャパシタQの断面は図４３のY11−Y11線に沿う断面図に相当する。
図４３に示されるように、本工程のエッチングによって、下部電極１９ａの端部のコンタクト領域CRの上の各絶縁膜４１〜４４には第２のホール４２ｂが形成される。
次に、図３５に示すように、ここまでの工程でキャパシタ誘電体膜２０ａが受けたダメージを回復させるため、酸素含有雰囲気中において回復アニールを行う。
この回復アニールの条件は特に限定されないが、例えば基板温度を４００℃〜６００℃とする条件で約６０分間この回復アニールを行い得る。
また、図３１における回復アニールと同様の理由により、本工程でもエッチングの生成物Rに起因して下部電極１９ａが腐食されるおそれがない。
そして、図３６に示すように、キャップ絶縁膜４４の上にフォトレジストを塗布し、それを露光、現像して、コンタクトプラグ１３ａ、１３ｂの上にホール形状の窓４７ａを備えた第５のレジスト膜４７を形成する。なお、第１のホール４２ａは、この第５のレジスト膜４７により覆われる。
そして、窓４７ａを通じて各絶縁膜１６〜１７、４１〜４４をドライエッチングすることにより、コンタクトプラグ１３ａ、１３ｂの上に第３のホール４２ｃを形成する。
このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとするプラズマエッチング装置で行われ、酸化防止絶縁膜１６がこのエッチングにおけるストッパ膜となり、酸化防止絶縁膜１６上でエッチングは停止する。
そして、酸化防止絶縁膜１６に対するエッチングガスとしては、CHF3、Ar、及びO2の混合ガスを使用する。
この後に、第５のレジスト膜４７は除去される。
次に、図３７に示す断面構造を得るまでの工程について説明する。
まず、第１〜第３のホール４２ａ〜４２ｃの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気にこれらのホール４２ａ〜４２ｃの内面を曝し、その内面をスパッタエッチングする。
次いで、第１〜第３のホール４２ａ〜４２ｃの内面とキャップ絶縁膜４４の上面とに、スパッタ法によりグルー膜として窒化チタン膜を５０nm〜１５０nmの厚さに形成する。
そして、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第１〜第３のホール４２ａ〜４２ｃを完全に埋め込む。
その後に、キャップ絶縁膜４４の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１〜第３のホール４２ａ〜４２ｃ内に第１〜第３の導体プラグ５０ａ〜５０ｃとして残す。
これらの導体プラグのうち、第１の導体プラグ５０ａは上部電極２１ａと接続され、第３の導体プラグ５０ｃはコンタクトプラグ１３ａ、１３ｂと接続される。
図４４は、各導体プラグを形成後の拡大平面図であり、上記した図３７のキャパシタQの断面は図４４のY12−Y12線に沿う断面図に相当する。
図４４に示されるように、第２の導体プラグ５０ｂは、コンタクト領域CRにおいて下部電極１９ａと接続される。
その後、図３７のように各導体プラグ５０ａ〜５０ｃとキャップ絶縁膜４４の各々の上面にスパッタ法で金属積層膜を形成した後、その金属積層膜をパターニングして金属配線５１を形成する。
その金属積層膜は、下から順に、厚さ５０nmのTiN膜、厚さ５５０nmの銅含有アルミニウム膜、厚さ５nmのTi膜、厚さ５０nmのTi膜である。
そして、その金属配線５１を介してn型ソースドレイン領域８ａと上部電極２１ａとが電気的に接続される。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図２６に示したように、ALD法で形成した第２の保護絶縁膜３１でキャパシタ誘電体膜２０ａの隙間Sを塞ぐため、図２８の工程で第１の導電膜１９をエッチングした際に発生する生成物が隙間Sに入らなくなる。そのため、図３１や図３５の回復アニールで基板が加熱されても、隙間S内の生成物に起因して下部電極１９ａが腐食されなくなり、図２３のような窪み１９ｘが下部電極１９ａに形成されるのを抑制できる。
これにより、窪み１９ｘに起因して図２４のように残留分極電荷量Prが低下するのが防止されるため、強誘電体キャパシタQの電気的特性を維持することが可能となり、ひいては半導体装置の歩留まりを向上させることが可能となる。
なお、図２５では、隙間Sから第１の導電膜１９の表面が露出している場合を例示したが、隙間Sの態様はこれに限定されない。
図４５は、キャパシタ誘電体膜２０ａの隙間Sの様々な態様について示す拡大断面図である。
図４５のA部においては、隙間Sの下部が閉じており、隙間Sに第１の導電膜１９が表出していない。また、B部においては、隙間Sの上部が閉じている。そして、C部においては、隣接する二つの結晶粒２０ｃ同士が接しており、隙間Sが生じていない。
これらA部〜C部のいずれにおいても、隙間Sから第１の導電膜１９が表出していないので、図２８のエッチング工程で発生した生成物で下部電極１９ａが腐食されるおそれはない。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜の上に、強誘電体を含む誘電体膜を形成する工程と、
前記誘電体膜の上に、上部電極を間隔をおいて複数形成する工程と、
前記上部電極と前記誘電体膜の上に、スパッタ法で第１の保護絶縁膜を形成する工程と、
前記第１の保護絶縁膜の上に、原子層堆積法で第２の保護絶縁膜を形成することにより、前記誘電体膜の結晶粒界に沿って生じた隙間を前記第２の保護絶縁膜で塞ぐ工程と、
前記第２の保護絶縁膜を形成した後、前記導電膜をパターニングして下部電極にし、前記上部電極、前記誘電体膜、及び前記下部電極を備えた強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第２の保護絶縁膜の上と前記誘電体膜の側面とに第３の保護絶縁膜を形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記強誘電体キャパシタを形成した後、前記半導体基板を加熱する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記半導体基板を加熱する工程は、酸素含有雰囲気中で行われることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記強誘電体キャパシタの上に層間絶縁膜を形成する工程を更に有し、
前記半導体基板を加熱する工程は、前記層間絶縁膜を形成した後に行われることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記導電膜をパターニングする工程は、
前記第２の保護絶縁膜の上にレジスト膜を形成する工程と、
前記レジスト膜の側面が後退するエッチング条件により、前記レジスト膜で覆われていない部分の前記導電膜、前記第１の保護絶縁膜、及び前記第２の保護絶縁膜をエッチングして、エッチングされずに残存する前記導電膜を前記下部電極にする工程とを有し、
前記第１の保護絶縁膜と第２の保護絶縁膜との合計膜厚を、前記エッチングが終了した時点において、複数の前記上部電極の間における前記誘電体膜の上に前記第１の保護絶縁膜と前記第２の保護絶縁膜の少なくとも一方が残存する厚さにすることを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成された下部電極と、
前記下部電極の上に形成され、結晶粒界に沿って隙間が生じた強誘電体を含む誘電体膜と、
前記誘電体膜の上に間隔をおいて複数形成され、前記下部電極と前記誘電体膜と共に強誘電体キャパシタを形成する上部電極と、
前記隙間を除いた前記誘電体膜の上と、前記上部電極の上とに形成された第１の保護絶縁膜と、
前記第１の保護絶縁膜の上と前記隙間における前記誘電体膜とに形成されて、前記隙間を塞ぐ第２の保護絶縁膜と、
を有することを特徴とする半導体装置。
（付記８） 前記第２の保護絶縁膜の上と前記誘電体膜の側面とに形成された第３の保護絶縁膜を更に有することを特徴とする付記７に記載の半導体装置。
（付記９） 前記隙間の下部には前記第１の保護絶縁膜が形成されていないことを特徴とする付記７に記載の半導体装置。
（付記１０） 前記第１の保護絶縁膜は、前記隙間の上部の開口端から張り出すように形成されたことを特徴とする付記７に記載の半導体装置。
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…n型ソースドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…n型ソースドレイン領域、９…高融点金属シリサイド層、１３ａ、１３ｂ…コンタクトプラグ、１４…カバー絶縁膜、１５…第１の層間絶縁膜、１５ａ、１５ｂ…コンタクトホール、１６…酸化防止絶縁膜、１７…第１の絶縁性密着膜、１８…第２の絶縁性密着膜、１９…第１の導電膜、１９ａ…下部電極、２０…強誘電体膜、２０ａ…キャパシタ誘電体膜、２０ｃ…結晶粒、２１…第２の導電膜、２１ａ…上部電極、２４…ハードマスク、２５…第１のレジスト膜、２６…第２のレジスト膜、２８…第１の保護絶縁膜、３０…第３のレジスト膜、３１…第２の保護絶縁膜、４１…第３の保護絶縁膜、４２…第２の層間絶縁膜、４２ａ〜４２ｃ…第１〜第３のホール、４３…第４の保護絶縁膜、４４…キャップ絶縁膜、４５…第４のレジスト膜、４５ａ…窓、４７…第５のレジスト膜、４７ａ…窓、５０ａ〜５０ｃ…第１〜第３の導体プラグ、５１…金属配線、S…隙間。

Claims (8)

  1. 半導体基板の上方に絶縁膜を形成する工程と、
    前記絶縁膜の上に導電膜を形成する工程と、
    前記導電膜の上に、強誘電体を含む誘電体膜を形成する工程と、
    前記誘電体膜の上に、上部電極を間隔をおいて複数形成する工程と、
    前記上部電極と前記誘電体膜の上に、スパッタ法で第１の保護絶縁膜を形成する工程と、
    前記第１の保護絶縁膜の上に、原子層堆積法で第２の保護絶縁膜を形成することにより、前記誘電体膜の結晶粒界に沿って生じた隙間を前記第２の保護絶縁膜で塞ぐ工程と、
    前記第２の保護絶縁膜を形成した後、前記導電膜をパターニングして下部電極にし、前記上部電極、前記誘電体膜、及び前記下部電極を備えた強誘電体キャパシタを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２の保護絶縁膜の上と前記誘電体膜の側面とに第３の保護絶縁膜を形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記強誘電体キャパシタを形成した後、前記半導体基板を加熱する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記導電膜をパターニングする工程は、
    前記第２の保護絶縁膜の上にレジスト膜を形成する工程と、
    前記レジスト膜の側面が後退するエッチング条件により、前記レジスト膜で覆われていない部分の前記導電膜、前記第１の保護絶縁膜、及び前記第２の保護絶縁膜をエッチングして、エッチングされずに残存する前記導電膜を前記下部電極にする工程とを有し、
    前記第１の保護絶縁膜と第２の保護絶縁膜との合計膜厚を、前記エッチングが終了した時点において、複数の前記上部電極の間における前記誘電体膜の上に前記第１の保護絶縁膜と前記第２の保護絶縁膜の少なくとも一方が残存する厚さにすることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 半導体基板の上方に形成された絶縁膜と、
    前記絶縁膜の上に形成された下部電極と、
    前記下部電極の上に形成され、結晶粒界に沿って隙間が生じた強誘電体を含む誘電体膜と、
    前記誘電体膜の上に間隔をおいて複数形成され、前記下部電極と前記誘電体膜と共に強誘電体キャパシタを形成する上部電極と、
    前記隙間を除いた前記誘電体膜の上と、前記上部電極の上とに形成された第１の保護絶縁膜と、
    前記第１の保護絶縁膜の上と前記隙間における前記誘電体膜とに形成されて、前記隙間を塞ぐ第２の保護絶縁膜と、
    を有することを特徴とする半導体装置。
  6. 前記第２の保護絶縁膜の上と前記誘電体膜の側面とに形成された第３の保護絶縁膜を更に有することを特徴とする請求項５に記載の半導体装置。
  7. 前記隙間の下部には前記第１の保護絶縁膜が形成されていないことを特徴とする請求項５に記載の半導体装置。
  8. 前記第１の保護絶縁膜は、前記隙間の上部の開口端から張り出すように形成されたことを特徴とする請求項５に記載の半導体装置。
JP2015008640A 2015-01-20 2015-01-20 半導体装置とその製造方法 Active JP6492681B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015008640A JP6492681B2 (ja) 2015-01-20 2015-01-20 半導体装置とその製造方法
US14/980,071 US9917092B2 (en) 2015-01-20 2015-12-28 Semiconductor device and method of manufacturing the same
CN201511021446.3A CN105810686B (zh) 2015-01-20 2015-12-31 半导体器件及其制造方法
CN201811113251.5A CN109166852B (zh) 2015-01-20 2015-12-31 半导体器件及其制造方法
US15/886,411 US10269813B2 (en) 2015-01-20 2018-02-01 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015008640A JP6492681B2 (ja) 2015-01-20 2015-01-20 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2016134518A true JP2016134518A (ja) 2016-07-25
JP6492681B2 JP6492681B2 (ja) 2019-04-03

Family

ID=56408413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015008640A Active JP6492681B2 (ja) 2015-01-20 2015-01-20 半導体装置とその製造方法

Country Status (3)

Country Link
US (2) US9917092B2 (ja)
JP (1) JP6492681B2 (ja)
CN (2) CN105810686B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102621751B1 (ko) 2016-06-02 2024-01-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2019084468A1 (en) * 2017-10-27 2019-05-02 Beckman Coulter, Inc. RECOGNITION OF SAMPLE CONTAINER

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289057A (ja) * 1998-04-06 1999-10-19 Fujitsu Ltd 強誘電体キャパシタ及びその製造方法
JP2003273332A (ja) * 2002-03-19 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2007251210A (ja) * 2007-06-20 2007-09-27 Texas Instr Inc <Ti> キャパシタ及びその製造方法
JP2010003741A (ja) * 2008-06-18 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
JP2012038906A (ja) * 2010-08-06 2012-02-23 Fujitsu Semiconductor Ltd 半導体装置とその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964873B2 (en) * 1999-10-29 2005-11-15 Fujitsu Limited Semiconductor device having a ferroelectric capacitor and a fabrication process thereof
JP4522088B2 (ja) 2003-12-22 2010-08-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5024046B2 (ja) * 2005-09-30 2012-09-12 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5347381B2 (ja) * 2008-08-28 2013-11-20 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5487140B2 (ja) 2011-02-21 2014-05-07 株式会社東芝 半導体装置の製造方法
JP5845866B2 (ja) * 2011-12-07 2016-01-20 富士通セミコンダクター株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289057A (ja) * 1998-04-06 1999-10-19 Fujitsu Ltd 強誘電体キャパシタ及びその製造方法
JP2003273332A (ja) * 2002-03-19 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2007251210A (ja) * 2007-06-20 2007-09-27 Texas Instr Inc <Ti> キャパシタ及びその製造方法
JP2010003741A (ja) * 2008-06-18 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
JP2012038906A (ja) * 2010-08-06 2012-02-23 Fujitsu Semiconductor Ltd 半導体装置とその製造方法

Also Published As

Publication number Publication date
JP6492681B2 (ja) 2019-04-03
US20180175049A1 (en) 2018-06-21
US10269813B2 (en) 2019-04-23
US9917092B2 (en) 2018-03-13
CN109166852B (zh) 2023-06-23
CN105810686B (zh) 2018-10-26
US20160211269A1 (en) 2016-07-21
CN105810686A (zh) 2016-07-27
CN109166852A (zh) 2019-01-08

Similar Documents

Publication Publication Date Title
US9991270B2 (en) Semiconductor device and manufacturing method for same
JP5251864B2 (ja) 半導体装置及びその製造方法
JP4952148B2 (ja) 半導体装置及びその製造方法
JP4746357B2 (ja) 半導体装置の製造方法
JP2008010634A (ja) キャパシタを含む半導体装置及びその製造方法
JP4882548B2 (ja) 半導体装置及びその製造方法
KR20030091663A (ko) 반도체 장치 및 그 제조 방법
US10269813B2 (en) Semiconductor device and method of manufacturing the same
JP4105656B2 (ja) 半導体装置及びその製造方法
US6872618B2 (en) Methods of forming ferroelectric capacitors with metal oxide for inhibiting fatigue
JP2006310637A (ja) 半導体装置
JP3795882B2 (ja) 半導体装置およびその製造方法
JP5239294B2 (ja) 半導体装置の製造方法
JP2008186926A (ja) 半導体装置とその製造方法
JP2006269800A (ja) 半導体装置
JP4284228B2 (ja) 半導体装置の製造方法
JP2005093605A (ja) 半導体装置およびその製造方法
JP4809367B2 (ja) 半導体装置とその製造方法
JP5007723B2 (ja) キャパシタを含む半導体装置及びその製造方法
US7601585B2 (en) Method of manufacturing a ferroelectric semiconductor device utilizing an oxide reduction film
JP2009105388A (ja) 半導体装置及びその製造方法
JP2010087350A (ja) 半導体装置とその製造方法
JP2009105332A (ja) 半導体装置の製造方法
KR20080102092A (ko) 강유전체 커패시터의 제조 방법
JP2006134961A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170928

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180215

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190218

R150 Certificate of patent or registration of utility model

Ref document number: 6492681

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350