WO2007116436A1 - 半導体装置及びその製造方法 - Google Patents

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WO2007116436A1
WO2007116436A1 PCT/JP2006/306632 JP2006306632W WO2007116436A1 WO 2007116436 A1 WO2007116436 A1 WO 2007116436A1 JP 2006306632 W JP2006306632 W JP 2006306632W WO 2007116436 A1 WO2007116436 A1 WO 2007116436A1
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film
insulating film
interlayer insulating
semiconductor device
hydrogen diffusion
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PCT/JP2006/306632
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Kazutoshi Izumi
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Fujitsu Limited
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    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor device having a ferroelectric capacitor structure in which a dielectric film made of a ferroelectric material is sandwiched between a lower electrode and an upper electrode, and a method for manufacturing the same.
  • Flash memory and ferroelectric memory are known as nonvolatile memories in which stored information is not lost even when the power is turned off.
  • a flash memory has a floating gate embedded in a gate insulating film of an insulated gate field effect transistor (IGFET), and stores information by accumulating charges representing stored information in the floating gate. For writing and erasing information, it is necessary to pass a tunnel current passing through the insulating film, and a relatively high voltage is required.
  • IGFET insulated gate field effect transistor
  • FeRAM stores information using the hysteresis characteristics of a ferroelectric.
  • a ferroelectric capacitor structure having a ferroelectric film as a capacitor film between the upper and lower electrodes generates polarization according to the applied voltage between the electrodes, and has spontaneous polarization even when the applied voltage is removed. If the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Information can be read by detecting this spontaneous polarization.
  • FeRAM has the advantage that it operates at a lower voltage than flash memory and can be written at high speed with low power consumption. It is being studied for applications such as a logic on-chip (SOC) system IC chip that incorporates this FeRAM in conventional logic technology.
  • SOC logic on-chip
  • Patent Document 1 Japanese Patent Laid-Open No. 10-12730
  • Patent Document 2 Japanese Patent Laid-Open No. 9-237834
  • Patent Document 3 JP-A-2-151032
  • an interlayer insulating film is densely formed by a high density plasma CVD method (HDP—CVD method), and the interlayer insulating film (hereinafter referred to as an HDP—CVD insulating film) is excellent due to excellent embedding. ) Has been devised to suppress the generation of voids as much as possible.
  • an interlayer insulating film is formed by the HDP-CVD method, the capacitor film of the ferroelectric capacitor structure is damaged due to the generated high-density plasma, resulting in deterioration of capacitor characteristics. is there.
  • HDP-CVD insulation film is formed by HDP-CVD insulation film due to capacitor film recovery annealing, which is essential after formation of ferroelectric capacitor structure with high moisture content in the film. Moisture and hydrogen are generated from this, leading to deterioration of capacitor characteristics.
  • the present invention has been made in view of the above problems, and (first and second) interlayer insulating film force Even if a void that does not generate moisture or hydrogen is generated, the capacitor structure is adversely affected.
  • An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can reliably maintain high capacitor characteristics without increasing the resistance and can obtain high reliability.
  • a semiconductor device of the present invention includes a semiconductor substrate, a capacitor structure formed above the semiconductor substrate, and a capacitor film made of a ferroelectric material sandwiched between a lower electrode and an upper electrode.
  • a first void is generated in a surface layer portion of the first interlayer insulating film, and a surface force of the first interlayer insulating film is opened at an upper portion of the first void.
  • the first hydrogen The diffusion prevention film is formed so as to cover at least the inner wall surface of the first void.
  • Another aspect of the semiconductor device of the present invention is a semiconductor substrate and a capacitor film formed of a ferroelectric material between the lower electrode and the upper electrode, which is formed above the semiconductor substrate.
  • a capacitor structure formed above, a wiring formed above the capacitor structure, an interlayer insulating film covering the wiring, and a hydrogen diffusion prevention for preventing characteristic deterioration of the capacitor structure formed on the interlayer insulating film A void is generated in the surface layer portion of the interlayer insulating film, and the upper portion of the void is in a state in which the surface force of the interlayer insulating film is opened. Is formed so as to cover at least the inner wall surface.
  • the method for manufacturing a semiconductor device of the present invention includes a step of forming a capacitor structure in which a capacitor film made of a ferroelectric material is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate; A step of forming a first interlayer insulating film so as to cover the capacitor structure; and a surface force of the first interlayer insulating film is formed on the upper portion of the first void generated in a surface layer portion of the first interlayer insulating film.
  • the capacitor structure is not adversely affected and has high capacitor characteristics.
  • a reliable and highly reliable semiconductor device is realized.
  • FIG. 1A is a schematic cross-sectional view for explaining the basic configuration of the present invention.
  • FIG. 1B is a schematic cross-sectional view for explaining the basic configuration of the present invention.
  • FIG. 1C is a schematic cross-sectional view for explaining the basic configuration of the present invention.
  • FIG. 2A is a schematic cross-sectional view showing a method of manufacturing the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 2B is a schematic cross-sectional view showing the manufacturing method of the stack type FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 2C is a schematic cross-sectional view showing the manufacturing method of the stack type FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 3A is a schematic cross-sectional view showing the method of manufacturing the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 3B is a schematic cross-sectional view showing the manufacturing method of the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 3C is a schematic cross-sectional view showing the manufacturing method of the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 4A is a schematic cross-sectional view showing the method of manufacturing the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 4B is a schematic cross-sectional view showing the manufacturing method of the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 4C is a schematic cross-sectional view showing the manufacturing method of the stack type FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 5A is a schematic cross-sectional view showing a method of manufacturing the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 5B is a schematic cross-sectional view showing the manufacturing method of the stacked FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 5C is a schematic cross-sectional view showing the method of manufacturing the stack type FeRAM according to the first embodiment of the present invention in the order of steps.
  • FIG. 6A is a schematic cross-sectional view showing a method of manufacturing a stacked FeRAM according to a second embodiment of the present invention in the order of steps.
  • FIG. 6B is a schematic cross-sectional view showing the method of manufacturing the stacked FeRAM according to the second embodiment of the present invention in the order of steps.
  • FIG. 6C is a schematic cross-sectional view showing the method of manufacturing the stacked FeRAM according to the second embodiment of the present invention in the order of steps.
  • FIG. 7A is a schematic cross-sectional view showing a method of manufacturing a stacked FeRAM according to a second embodiment of the present invention in the order of steps.
  • FIG. 7B is a schematic cross-sectional view showing the method of manufacturing the stacked FeRAM according to the second embodiment of the present invention in the order of steps.
  • FIG. 7C is a schematic cross-sectional view showing the method of manufacturing the stacked FeRAM according to the second embodiment of the present invention in the order of steps.
  • FIG. 8A is a schematic cross-sectional view showing a method of manufacturing a stacked FeRAM according to a modification of the second embodiment of the present invention in the order of steps.
  • FIG. 8B is a schematic cross-sectional view showing a method of manufacturing a stacked FeRAM according to a modification of the second embodiment of the present invention in the order of steps.
  • FIG. 8C is a schematic cross-sectional view showing a method of manufacturing a stack-type FeRAM according to a modification of the second embodiment of the present invention in the order of steps.
  • a ferroelectric film having low resistance to moisture and hydrogen is used for the capacitor film. Therefore, the diffusion is performed as much as possible so that the generated moisture and hydrogen do not diffuse into the ferroelectric film. It is considered indispensable to form a hydrogen diffusion barrier film that has the material strength typified by aluminum oxide (alumina) to be suppressed around the ferroelectric capacitor structure (mainly at the top). .
  • this hydrogen diffusion prevention film is used to increase the number of steps, but rather to contribute to the improvement of the function of preventing the diffusion of moisture 'hydrogen.
  • the main configuration of the present invention will be described below with reference to FIGS. 1A to 1C.
  • FIG. 1A schematically shows a state in which a ferroelectric capacitor structure 1 is formed above a transistor structure and the like formed on a semiconductor substrate.
  • two adjacent ferroelectric capacitor structures 1 are illustrated, and both are formed close to each other.
  • the force illustrating the ferroelectric capacitor structure 1 as an object to be embedded by the interlayer insulating film is substantially the same even when this is a wiring, and the ferroelectric capacitor structure 1 may be read as the wiring 1.
  • the ferroelectric capacitor structure 1 is taken as an example, and the lower layer structure of the ferroelectric capacitor structure 1 including the transistor structure is collectively shown as the lower layer 2 for convenience of illustration.
  • an interlayer insulating film 3 is formed on the lower layer 2 so as to cover the ferroelectric capacitor structure 1.
  • the interlayer insulating film 3 is a material that causes low damage to the capacitor film (ferroelectric film) of the ferroelectric capacitor structure 1, for example, PE-TEOS-SiO in which the moisture content is suppressed.
  • the water content is, for example, about 5 ⁇ 10 ′′ 3 (g / cm 3 ) or less.
  • the region between the ferroelectric capacitor structures 1 cannot be completely filled with the interlayer insulating film 3, and a void 4 is generated in the region in the interlayer insulating film 3.
  • the surface layer of the interlayer insulating film 3 is flattened by, for example, CMP, and the hydrogen diffusion preventing film 5 described later is formed.
  • the upper part of the void 4 is opened from the surface of the interlayer insulating film 3 by the flat surface so as to enter the void 4.
  • the opening of Void 4 is denoted as 4a.
  • the hydrogen diffusion preventing film 5 for preventing the characteristic deterioration of the capacitor film of the ferroelectric capacitor structure 1 is completely formed, and at least the inner wall surface of the void 4 is completely formed. It is formed on the interlayer insulating film 3 so as to cover it. Since the hydrogen diffusion preventing film 5 is formed as described above, it is preferable to use the MO-CVD method having excellent coverage as the formation method. Then, a cap insulating film 6 such as a silicon oxynitride film or a silicon nitride film is formed by CVD, for example, so as to cover the hydrogen diffusion preventing film 5.
  • the inner wall of the void is completely covered with the hydrogen diffusion preventing film 5 and is almost blocked even if some hollow portions remain.
  • the plugged portion is substantially thicker than the portion of the hydrogen diffusion prevention film 5 on the interlayer insulating film 3 and is substantially thicker than the portion of the hydrogen diffusion preventing film 5. It will perform the function. Even if the upper portion of the hollow portion is opened by the cap insulating film 6, the void 4 portion is almost filled with the hydrogen diffusion preventing film 5. In this state, it is completely sealed, and the block function is surely realized from the side direction with respect to the capacitor film.
  • Patent Documents 1 to 3 disclose techniques for forming voids between wirings when forming an interlayer insulating film, but it is necessary to adjust the dielectric constant and the like of the interlayer insulating film. The main focus is on.
  • the present invention in order to cope with the problems inherent in FeRAM having a ferroelectric capacitor structure, is to use a hydrogen diffusion prevention film that should retain the high capacitor characteristics of the ferroelectric capacitor structure. The structure which embeds is taken. Thus, the present invention is clearly an invention different from Patent Documents 1 to 3.
  • 2A to 5C are schematic cross-sectional views showing the manufacturing method of the stacked FeRAM according to the first embodiment in the order of processes.
  • transistor structures 20 a and 20 b that function as selection transistors are formed on a silicon semiconductor substrate 10.
  • the element isolation structure 11 is formed on the surface layer of the silicon semiconductor substrate 10 by, for example, the STI method to determine the element active region.
  • an impurity here boron (B)
  • B boron
  • a silicon nitride film having a thickness of about 29 nm is deposited, and the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 13 are processed into an electrode shape by lithography and subsequent dry etching.
  • the gate electrode 14 is patterned on the gate insulating film 13.
  • an impurity in this case arsenic (As) is used as an example in the element active region using the cap film 15 as a mask.
  • ions are implanted under the conditions of a dose of 5.
  • a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etch back. At this time, the silicon oxide film remains only on the side surfaces of the gate electrode 14 and the cap film 15, and the sidewall insulating film 17 is formed.
  • an impurity in the element active region here phosphorus (P)
  • P phosphorus
  • a dose of 5 Ion implantation is performed under the conditions of OX 10 14 Zcm 2 and acceleration energy of 13 keV to form source / drain regions 18 overlapped with LDD regions 16 to complete transistor structures 20a and 20b.
  • a source Z drain region is appropriately formed to complete the transistor structure.
  • the protective film 21 and the insulating film 22 of the transistor structures 20a and 20b are formed. Thereafter, a plug (not shown) connected to one of the source Z drain region 18 is formed.
  • the protective film 21 and the insulating film 22 are sequentially deposited so as to cover the transistor structures 20a and 20b.
  • a silicon oxide film is used as a material, and is deposited to a film thickness of about 20 nm by a CVD method.
  • the insulating film 22 for example, a laminated structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm), and a plasma TEOS film (film thickness of about lOOOnm) are sequentially formed is formed. Polish until the film thickness reaches about 700 ⁇ m by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the insulating film 22 and the protective film 21 are processed by lithography and subsequent dry etching to form a via hole exposing a part of one surface of the source Z / drain region 18.
  • a TiN film for example, is deposited to a thickness of about 75 nm by a sputtering method so as to cover the inner wall surface of the via hole to form a base film (glue film) (not shown).
  • a base film glue film
  • a single film or a laminated film of W, TiAIN, TiN, Ti, Al, Cu, Ru, SRO, and Ir in this case, a W film is formed so as to fill the via hole through the dull film by the CVD method.
  • the insulating film is stocked by CMP. As a par, the w film and the glue film are polished to form a plug (not shown) that fills the via hole with w through the glue film.
  • each of the plugs 42 connected to the other of the source Z drain region 18 of the transistor structures 20a and 20b. Form.
  • the anti-oxidation film 37 of the plug (not shown) is formed with a film thickness of about 130 nm by using, for example, SiON as a material by a CVD method or the like.
  • a plasma TEOS film 38 having a thickness of about 200 nm is formed by plasma CVD.
  • the plasma TEOS film 38, the oxidation prevention film 37, the insulating film 22, and the protective film 21 are processed by lithography and subsequent dry etching, and a part of the other surface of the source Z drain region 18 is processed.
  • a via hole 39 is formed to expose the.
  • a base film (glue film) 41 is formed by depositing, for example, a TiN film with a film thickness of about 75 nm by sputtering so as to cover each wall surface of the via hole 39. Then, a single film or a laminated film of W, TiAIN, TiN, Ti, Al, Cu, Ru, SRO, Ir, in this case, a W film is formed so as to fill the via hole 39 through the glue film 41 by the CVD method. . Thereafter, the W film and the glue film 41 are polished by CMP using the plasma TEOS film 38 as a stopper. As a result, the plug 42 filling the via hole 39 with W via the glue film 41 is formed.
  • a protective base film 43, a lower electrode layer 44, a ferroelectric film 45, and a lower upper electrode layer for forming ferroelectric memory capacitor structures 30a and 30b described later are formed.
  • 46 and an upper electrode layer 47 are sequentially formed.
  • a protective base film 43 which is a conductive film, is formed to a film thickness of about lOOnm by sputtering, for example.
  • the material of the protective underlayer 43 is a single layer of TiAl N, a laminated structure of TiN and TiAIN, etc., here a laminated structure of TiN and TiAIN
  • Ir is deposited to a film thickness of about lOOnm by sputtering, and the lower electrode layer 44 is formed. Form.
  • IrO which is a conductive oxide, for example, is deposited on the ferroelectric film 45 to a thickness of about 1 OOnm by a reactive sputtering method to form a lower upper electrode layer 46.
  • Ir is deposited to a thickness of about lOO nm on the lower upper electrode layer 46 by sputtering to form the upper electrode layer 47.
  • a hard mask material 48 is formed.
  • a hard mask material 48 is formed on the upper upper electrode layer 47 by depositing, for example, a TEOS film to a thickness of about 600 nm by a CVD method or the like.
  • ferroelectric memory capacitor structures 30a and 30b are formed.
  • the hard mask material 48 is used, and the upper upper electrode layer 47, the lower upper electrode layer 46, the ferroelectric film 45, the lower electrode layer 44, and the protective base film 43 are formed at 400 ° C, for example. Perform batch etching. Then, the hard mask material 48 is removed by wet etching or the like. As described above, the lower electrode 51 composed of the lower electrode layer 44 and the upper electrode 52 which is a laminated structure of the lower upper electrode layer 46 and the upper upper electrode layer 47 via the plug 42 and the protective base film 43 in the element active region. Thus, the ferroelectric memory capacitor structures 30a and 30b formed by sandwiching the ferroelectric film 45 are completed.
  • the distance between the ferroelectric memory capacitor structures 30a and 30b is, for example, about 0.18 / zm, and a cross section of a portion where both are very close to each other is shown.
  • an interlayer insulating film 54 is formed. Specifically, first, a sputtering method using a metal oxide film, for example, A1 oxide (alumina) on the plasma TEOS film 38 so as to cover the ferroelectric memory capacitor structures 30a and 30b. As a result, the film is deposited to a thickness of about 30 nm to form a hydrogen diffusion prevention film 53.
  • This hydrogen diffusion prevention film 53 prevents, for example, the silicon oxide film formed in the subsequent process from entering moisture and hydrogen into the ferroelectric film 45 and prevents damage to the ferroelectric film 45. Is done.
  • As the hydrogen diffusion preventing film 53 a kind selected from A1 nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide may be used instead of alumina. .
  • PE—TEOS—SiO a material that causes low damage to the ferroelectric film 45 'conditions
  • PE—TEOS—SiO whose moisture content is suppressed by the CVD method
  • PE—TEOS—SiO is deposited to a thickness of about 1.4 m so as to cover the ferroelectric memory capacitor structures 30a, 30b, and an interlayer insulating film 54 is formed.
  • the ferroelectric memory capacitor structures 30a and 30b are arranged close to each other and the interlayer insulating film 54 is formed under the condition of a material which causes low damage to the ferroelectric film 45, the ferroelectric memory capacitor The region between the structures 30 a and 3 Ob cannot be completely filled with the interlayer insulating film 54, and voids 55 are generated in the region in the interlayer insulating film 54.
  • the interlayer insulating film 54 may be formed by using the CVD method.
  • the surface layer of the interlayer insulating film 54 is flattened.
  • the surface layer of the interlayer insulating film 54 is removed by, eg, CMP, and the surface of the interlayer insulating film 54 is planarized.
  • the void 55 is generated so as to be included in the interlayer insulating film 54, it is polished and removed to such an extent that the upper portion of the void 55 is appropriately opened.
  • the surface of the interlayer insulating film 54 is flattened in a state where the upper part of the void 55 is opened.
  • the opening of void 55 is denoted as 55a.
  • the interlayer insulating film 54 is preferably subjected to plasma treatment for the purpose of dehydrating the interlayer insulating film 54 and improving the film quality.
  • This plasma treatment is performed at a temperature of 200 ° C. to 450 ° C. using N gas species or N 2 O gas species, for example.
  • a hydrogen diffusion preventing film 56 is formed on the interlayer insulating film 54 using a metal oxide film, for example, an A1 oxide (alumina).
  • the hydrogen diffusion preventing film 56 has a function of preventing deterioration of the characteristics of the ferroelectric film 45, similarly to the hydrogen diffusion preventing film 53. That is, the hydrogen diffusion preventing film 56, together with the hydrogen diffusion preventing film 53, more reliably suppresses the penetration of moisture'hydrogen into the ferroelectric film 45 from, for example, a silicon oxide film formed in a later process. As a result, damage to the ferroelectric film 45 is prevented.
  • the hydrogen diffusion preventing film 56 one selected from A1 nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide may be used instead of alumina.
  • the hydrogen diffusion preventing film 56 is formed on the interlayer insulating film 54 under a condition that completely covers at least the inner wall surface of the void 55. Since the hydrogen diffusion preventing film 56 is formed so as to satisfy the above conditions, the MO-CVD method having excellent coverage is used as the formation method.
  • O gas mixture and TMA (A1 (CH)) with a flow rate of lOOsccm are alternately supplied into the chamber.
  • the hydrogen diffusion preventing film 56 is grown to a thickness of about 50 nm (non-ALD (Atomic Layer Deposition) method).
  • the hydrogen diffusion preventing film 56 may be formed as a two-layer film instead of being formed as a single-layer film by the MO-CVD method.
  • the material film of the hydrogen diffusion preventing film 56 is first deposited to a film thickness of about 20 nm by sputtering, and then the material film of the hydrogen diffusion preventing film 56 is deposited to a film thickness of about 50 nm by the MO-CVD method.
  • the material film of the hydrogen diffusion prevention film 56 is first deposited to a film thickness of about 50 nm by the MO-CVD method, and then the material film of the hydrogen diffusion prevention film 56 is deposited to a film thickness of about 20 nm by the sputtering method.
  • the inner wall of the void 55 is completely covered by the MO-CVD method material film, and the opening 55a of the void 55 is reliably closed by the sputtering material film.
  • a cap insulating film 57 covering the hydrogen diffusion preventing film 56 is formed.
  • a silicon oxide film is deposited to a thickness of about 30 nm by, for example, a CVD method, and a cap insulating film 57 is formed.
  • the hydrogen diffusion preventing film 56 As described above, the inner wall of the void 55 is covered with the hydrogen diffusion preventing film 56, and is almost blocked even if a slight cavity portion remains.
  • the plugging portion is substantially in a state where the film material is deposited thicker than the portion of the hydrogen diffusion prevention film 56 on the interlayer insulating film 54, and the moisture “hydrogen” with respect to the ferroelectric film 45 is It will fulfill the firm block function. Even if the upper portion of the cavity portion is opened by the cap insulating film 57, the void 55 portion is almost completely filled with the hydrogen diffusion preventing film 56 and is completely sealed. A reliable blocking function from the lateral direction with respect to the membrane 45 is realized.
  • a plug 60 connected to the upper electrode 52 of the ferroelectric memory capacitor structure 30a, 30b is formed.
  • the plasma TEOS film 38 and the oxidation prevention film 37 are patterned.
  • a via hole (not shown) exposing at least a part of the surface of the plug (not shown) is formed.
  • the hydrogen diffusion prevention film 53 is patterned. By this patterning, a via hole 58 exposing a part of the surface of each upper electrode 52 is formed.
  • an oxygen annealing process is performed to recover the damage received during the etching of the ferroelectric memory capacitor structures 30a and 30b.
  • annealing is performed for 60 minutes in a processing temperature of 500 ° C. and in an oxygen atmosphere.
  • the protective base film 43 is provided between the ferroelectric memory capacitor structures 30a and 30b and the plug 42, the abnormal oxidation of the plug 42 is prevented even if this oxygen annealing treatment is performed. Is done.
  • the protective base film 43 suppresses the generation of hydrogen taken into the plug 42 when the plug 42 is formed.
  • a base film (glue film) 59 is formed by depositing, for example, a TiN film with a film thickness of about 75 nm by sputtering so as to cover each wall surface of the via hole 58. Then, a single film or a laminated film of W, TiAIN, TiN, Ti, Al, Cu, Ru, SRO, Ir, in this case, a W film is formed so as to fill the via hole 58 through the glue film 59 by the CVD method. . Thereafter, the W film and the glue film 59 are polished using the cap insulating film 57 as a stopper, thereby forming a plug 60 that fills the via hole 58 with W via the glue film 59.
  • a plug 60 and a wiring 64 connected to the plug are formed.
  • TiN is deposited to a film thickness of about 60 nm by sputtering, thereby forming the rare metal film 61.
  • an Al—Cu alloy is deposited to a film thickness of about 360 nm to form the wiring layer 62.
  • a barrier metal film 63 is formed by depositing, for example, a laminated film of TiN and Ti to a thickness of about 70 nm by sputtering.
  • the NORA metal film 61, the wiring layer 62, and the barrier metal film 63 are patterned by lithography and dry etching. By this patterning, each wiring 64 connected to the plug 60 is formed. Here, at the same time as the wiring 64, a wiring connected to the plug (not shown) is formed.
  • the stacked FeRAM according to the present embodiment is completed through the formation of an interlayer insulating film, an upper wiring, a protective insulating film, and the like.
  • the ferroelectric capacitor structures 30a and 30b are adversely affected. Without fail, high-capacity capacitor characteristics are reliably maintained, and highly reliable FeRAM is realized.
  • a manufacturing method of a stack type FeRAM is shown as in the first embodiment.
  • the present invention is applied to an interlayer insulating film of wiring in addition to the device configuration of the first embodiment.
  • the wiring connected to each upper electrode 52 of the ferroelectric capacitor structures 30a, 30b is, for example, via a plug formed in each interlayer insulating film.
  • a configuration including wiring, an interlayer insulating film (hydrogen diffusion preventing film, cap insulating film) covering the wiring, and a plug cap connected to the upper wiring is referred to as a wiring structure of each layer.
  • FIG. 5C of the first embodiment shows an aspect in which the wiring 64 of the first wiring structure is formed in the multilayer wiring structure.
  • the present invention is applied to at least one layer excluding the uppermost layer in the multilayer wiring structure described above.
  • FIG. 6A to FIG. 7C are schematic cross-sectional views showing only the main steps in the stack type FeRAM manufacturing method according to the second embodiment.
  • the formation process of a certain layer excluding the uppermost layer of the multilayer wiring structure (if the five-layer structure is one of the first to fourth layers excluding the fifth layer) is shown. ing. Therefore, in this case, if the certain one layer is the first layer wiring structure, the plug 60 or the like is connected under the wiring, and if it is one of the second to fourth layers, the wiring Underneath, a plug or the like of the underlying wiring structure is connected.
  • the lower structure including the plug 60 or the like or the above-described plug or the like is simply referred to as the lower structure 100.
  • the wiring 104 connected to the plug 60 or the like or the above-mentioned plug or the like (Noria metal similar to the barrier metal film).
  • the distance between adjacent wirings 104 is, for example, about 0.18 m, and both are very close.
  • the wiring 104 is the same as the wiring 64 if the wiring 104 has the first-layer wiring structure.
  • an interlayer insulating film 105 that covers the wiring 104 is formed.
  • the material is low in damage to the ferroelectric film 45 of the ferroelectric memory capacitor structures 30a and 30b, for example, using PE-TEOS-SiO whose moisture content is suppressed by the CVD method.
  • an interlayer insulating film 105 is formed on the lower structure 100 so as to cover the wiring 104.
  • the wirings 104 are arranged close to each other and the interlayer insulating film 105 is formed with a material and conditions that are low in damage to the ferroelectric film 45, the region between the wirings 104 is layered.
  • the interlayer insulating film 105 cannot be completely filled, and a void 106 is generated in the region in the interlayer insulating film 105.
  • the interlayer insulation film 105 may be formed by using the DP-CVD method.
  • the surface layer of the interlayer insulating film 105 is flattened.
  • the surface layer of the interlayer insulating film 105 is removed by, eg, CMP, and the surface of the interlayer insulating film 105 is planarized. As shown in the figure, the void 1 is included in the interlayer insulating film 54.
  • the surface of the interlayer insulating film 105 is planarized in a state where the upper portion of the void 106 is opened.
  • the opening of the void 106 is denoted as 106a.
  • the interlayer insulating film 105 is preferably subjected to plasma treatment for the purpose of dehydrating the interlayer insulating film 105 and improving the film quality.
  • This plasma treatment is performed at a temperature of 200 ° C. to 450 ° C. using N gas species or N 2 O gas species, for example.
  • a hydrogen diffusion preventing film 107 is formed on the interlayer insulating film 105 using a metal oxide film, for example, an A1 oxide (alumina).
  • This hydrogen diffusion preventing film 107 has a function of preventing the characteristic deterioration of the ferroelectric film 45. That is, the hydrogen diffusion prevention film 107 prevents moisture 'hydrogen from entering the ferroelectric film 45 from, for example, the upper wiring structure formed by the outside world or subsequent processes, and damages the ferroelectric film 45. Is prevented.
  • the hydrogen diffusion preventing films 53 and 56 are further formed.
  • the hydrogen diffusion preventing film 107 and the hydrogen diffusion preventing films 53 and 56 are combined with the hydrogen diffusion preventing film 53 and 56 to the ferroelectric film 45 of water'hydrogen. Intrusion is more reliably prevented, and damage to the ferroelectric film 45 is prevented.
  • As the hydrogen diffusion preventing film 107 a kind selected from A1 nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide can be used instead of alumina.
  • the hydrogen diffusion preventing film 107 is formed on the interlayer insulating film 105 under the condition that at least the inner wall surface of the void 106 is completely covered. Since the hydrogen diffusion prevention film 107 is formed so as to satisfy the above conditions, the MO-CVD method with excellent coverage is used as the formation method.
  • the hydrogen diffusion prevention film 107 is grown to a film thickness of about 50 nm (ALD (.Atomic Layer Deposition) method).
  • the hydrogen diffusion preventing film 107 may be formed as a two-layer film instead of being formed as a single-layer film by the MO-CVD method.
  • the material film of the hydrogen diffusion preventing film 107 is first deposited to a film thickness of about 20 nm by sputtering, and then the material film of the hydrogen diffusion preventing film 107 is deposited to a film thickness of about 50 nm by the MO-CVD method.
  • a material film of the hydrogen diffusion prevention film 107 is deposited to a thickness of about 50 nm by MO-CVD, and then a material film of the hydrogen diffusion prevention film 107 is deposited to a thickness of about 20 nm by sputtering. .
  • the inner wall of the void 106 is completely covered by the MO-CVD method material film, and the opening 106a of the void 106 is reliably closed by the sputtering material film.
  • a cap insulating film 108 covering the hydrogen diffusion preventing film 107 is formed.
  • a silicon oxide film is deposited to a thickness of about 30 nm by, for example, the CVD method, and the cap insulating film 108 is formed.
  • the inner wall of the void 106 is covered with the hydrogen diffusion preventing film 107 and is almost closed even if a slight cavity portion remains.
  • the closed portion is substantially in a state where the film material is deposited thicker than the portion of the hydrogen diffusion preventing film 107 on the interlayer insulating film 105, and the moisture “hydrogen” to the ferroelectric film 45 is reduced. It will serve a solid block function. Even if the upper portion of the cavity portion is opened by the cap insulating film 108, the void 106 portion is almost completely filled with the hydrogen diffusion preventing film 107 and is completely sealed. A reliable block function from the side surface direction of the body membrane 45 is realized.
  • a via hole 111 for exposing a part of the surface of the wiring 104 is formed.
  • a plug 113 connected to the wiring 104 is formed.
  • a base film (glue film) 112 is formed by depositing, for example, a TiN film with a film thickness of about 75 nm by sputtering so as to cover each wall surface of the via hole 111. Then, a single film or a laminated film of W, TiAIN, TiN, Ti, Al, Cu, Ru, SRO, Ir, in this case, a W film is formed so as to fill the via hole 111 through the glue film 112 by the CVD method. Form. Thereafter, the W film and the glue film 112 are polished using the cap insulating film 108 as a stopper to form a plug 113 filling the via hole 111 with W via the glue film 112.
  • the wiring structure 110 including the wiring 104, the interlayer insulating film 105, the hydrogen diffusion preventing film 107, the cap insulating film 108, and the plug 113 is completed.
  • the ferroelectric capacitor structures 30a and 30b Reliably retains high capacitor characteristics without adverse effects, and realizes a highly reliable FeRAM.
  • the present invention in addition to the device configuration of the first embodiment, is applied to a wiring structure 110 that is at least one of the wiring structures constituting the multilayer wiring structure.
  • the present invention may be applied only to the wiring structure 110 in consideration of reducing the number of force steps exemplified.
  • the interlayer insulating film 54 of the ferroelectric memory capacitor structures 30a and 30b is formed under conditions such that voids are not generated as much as possible by, for example, the HDP-CVD method, and then the wiring structure 110 is formed as described above. Form. Even in this case, although it is inferior to the case where the present invention is applied to both of the interlayer insulating films 54 and 105, a high-reliability FeRAM can be realized while maintaining high capacitor characteristics.
  • the present invention is applied to the uppermost wiring structure of the multilayer wiring structure in addition to the device configuration of the second embodiment.
  • FIGS. 8A to 8C are diagrams illustrating a method for manufacturing a stack type FeRAM according to a modification of the second embodiment. It is a schematic sectional drawing which shows only the main process among these. In the example shown in the figure, the formation process of the uppermost wiring structure in the multilayer wiring structure is shown. In the following, for the sake of convenience, the lower structure of the uppermost wiring structure is simply indicated as the lower structure 200.
  • the wiring 124 connected to the plug 113 or the like (the NORA metal film 121 similar to the barrier metal film, the wiring A wiring layer 122 similar to the layer 62 and a noria metal film 123 similar to the barrier metal film 63 are formed.
  • adjacent wirings 104 are close to each other, they are not as close as the distance between wirings in the lower wiring structure (for example, the distance between adjacent wirings 104).
  • an interlayer insulating film 125 that covers the wiring 124 is formed.
  • the lower structure is formed so as to cover the wiring 124 using PE-TEOS-SiO in which the moisture content is suppressed by the CVD method, for example, a material that causes low damage to the ferroelectric film 45.
  • An interlayer insulating film 125 is formed on 200.
  • the wirings 124 are arranged close to each other, and the interlayer insulating film 125 is formed under the condition of a material that is low in damage to the ferroelectric film 45 of the ferroelectric memory capacitor structures 30a and 30b.
  • a region between the wirings 124 cannot be completely filled with the interlayer insulating film 125, and a void 126 is generated in the region in the interlayer insulating film 125.
  • the uppermost interlayer insulating film is not flat. Therefore, in this example, the condition in which the upper portion of the void 126 is opened with the interlayer insulating film 125 formed (in other words, the region between adjacent wirings 124 is completely buried and the void is not confined in the interlayer insulating film 125). Thus, the interlayer insulating film 125 is formed.
  • the opening of the void 126 is denoted as 126a.
  • H DP- The interlayer insulating film 125 may be formed by using the CVD method.
  • the interlayer insulating film 105 is preferably subjected to plasma treatment for the purpose of dehydrating the interlayer insulating film 105 and improving the film quality.
  • This plasma treatment is performed at a temperature of 200 ° C. to 450 ° C. using N gas species or N 2 O gas species, for example.
  • a metal oxide film such as an A1 oxide ( A hydrogen diffusion preventing film 127 is formed using alumina as a material.
  • This hydrogen diffusion preventing film 107 has a function of preventing the characteristic deterioration of the ferroelectric film 45.
  • the hydrogen diffusion preventing film 127 prevents, for example, the entry of water'hydrogen from the outside into the ferroelectric film 45 and prevents the strong dielectric film 45 from being damaged.
  • hydrogen diffusion prevention films 53, 5 6, 107 are further formed, and the hydrogen diffusion prevention film 127, together with these hydrogen diffusion prevention films 53, 56, 107, provides strong moisture and hydrogen.
  • Intrusion into the dielectric film 45 is more reliably suppressed, and damage to the ferroelectric film 45 is prevented.
  • the hydrogen diffusion preventing film 127 one selected from A1 nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide may be used instead of alumina.
  • the hydrogen diffusion preventing film 127 is formed on the interlayer insulating film 125 under the condition that at least the inner wall surface of the void 126 is completely covered. Since the hydrogen diffusion prevention film 127 is formed so as to satisfy the above conditions, the MO-CVD method having excellent coverage is used as the formation method.
  • O gas mixture and TMA (A1 (CH)) with a flow rate of lOOsccm are alternately supplied into the chamber.
  • the hydrogen diffusion prevention film 127 is grown to a film thickness of about 50 nm while supplying (non-ALD (Atomic Layer Deposition) method).
  • the hydrogen diffusion preventing film 127 may be formed as a two-layer film instead of being formed as a single-layer film by the MO-CVD method.
  • the material film of the hydrogen diffusion preventing film 127 is first deposited to a thickness of about 20 nm by sputtering, and then the material film of the hydrogen diffusion preventing film 127 is deposited to a thickness of about 50 nm by the MO-CVD method.
  • the material film of the hydrogen diffusion prevention film 127 is first deposited to a film thickness of about 50 nm by MO-CVD, and then the material film of the hydrogen diffusion prevention film 127 is deposited to a film thickness of about 20 nm by sputtering. .
  • the inner wall of the void 126 is completely covered by the MO-CVD method material film, and the opening 126a of the void 126 is reliably closed by the sputtering material film.
  • a cover film 128 covering the hydrogen diffusion preventing film 127 is formed.
  • a silicon nitride film is deposited to a thickness of about 30 nm by, for example, PE-CVD. Then, the cover film 128 is formed.
  • the inner wall of the void 126 is covered with the hydrogen diffusion preventing film 127 and is almost blocked even if a slight cavity portion remains.
  • the closed portion is substantially in a state where the film material is deposited thicker than the portion of the hydrogen diffusion preventing film 127 on the interlayer insulating film 125, and the moisture “hydrogen” to the ferroelectric film 45 is reduced. It will serve a solid block function. Even if the upper portion of the cavity portion is opened by the cover film 128, the void 126 portion is almost completely filled with the hydrogen diffusion preventing film 127 and is completely sealed. A reliable blocking function from the lateral direction with respect to the membrane 45 is realized.
  • the uppermost wiring structure 130 including the wiring 124, the interlayer insulating film 125, the hydrogen diffusion preventing film 127, and the cover film 128 is completed.
  • the process may be performed as follows.
  • the present invention is applied only to the wiring structure 130.
  • the interlayer insulating film 1 of the wiring structure 110 is formed.
  • 05 is formed by HDP-CVD under the condition that voids are not generated as much as possible.
  • the wiring structure 130 is formed as described above.
  • the capacitor structure is not adversely affected, and high capacitor characteristics are obtained.
  • a reliable and highly reliable semiconductor device is realized.

Abstract

　キャパシタ構造（１）を覆うように、当該キャパシタ構造（１）のキャパシタ膜に対して低ダメージとなる材料・条件で層間絶縁膜（３）を形成し、ＣＭＰにより層間絶縁膜３の表面を平坦化してボイド（４）の上部を層間絶縁膜（３）の表面から開口させる。そして、キャパシタ膜の特性劣化を防止する水素拡散防止膜（５）を、ボイド（４）の少なくとも内壁面を完全に覆うように、層間絶縁膜（３）上に形成する。この構成により、層間絶縁膜（３）から水分や水素を発生させることなく、ボイド（４）が発生しても、キャパシタ構造（１）には悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高いＦｅＲａＭが実現する。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、下部電極と上部電極との間に強誘電体を材料とする誘電体膜が挟持さ れてなる強誘電体キャパシタ構造を有する半導体装置及びその製造方法に関する。 背景技術
[0002] 従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメ モリや強誘電体メモリ（FeRAM : Ferro-electric Random Access Memory)が知られて いる。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ (IGFET)のゲート絶縁膜中 に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わ す電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜 を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
[0003] FeRAMは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜 を上部及び下部電極間のキャパシタ膜として有する強誘電体キャパシタ構造は、電 極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。 印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出 すれば情報を読み出すことができる。 FeRAMは、フラッシュメモリに比べて低電圧で 動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術 に、この FeRAMを取り入れたロジック混載チップ（SOC : System On Chip)力 IC力 ードなどの用途として検討されている。
[0004] 特許文献 1 :特開平 10— 12730号公報
特許文献 2：特開平 9 - 237834号公報
特許文献 3 :特開平 2- 151032号公報
発明の開示
[0005] 近時では、半導体装置の微細化 ·高集積ィ匕が進行している。 FeRAMにおける強 誘電体キャパシタ構造や配線のデザインルールが 0. 18 mレベルともなれば、既 存のシリコン酸ィ匕膜等の層間絶縁膜では、隣接する強誘電体キャパシタ構造間又は 隣接する配線間を十分に埋め込むことができず、当該間隙の領域に空隙 (ボイド)が 発生してしまうという問題がある。ボイドの発生により、当該ボイドを通して水分 '水素 が内部へ浸透し易くなり、キャパシタ膜である強誘電体への悪影響等が懸念され、装 置の信頼性上、大きな問題となる。
[0006] この問題に対処すべく、層間絶縁膜を高密度プラズマ CVD法 (HDP— CVD法）に より緻密に形成し、優れた埋め込み性により当該層間絶縁膜 (以下、 HDP— CVD絶 縁膜と称する。 )におけるボイドの発生を可及的に抑制する技術が案出されている。 ところが HDP— CVD法により層間絶縁膜を形成する場合、発生させた高密度プラズ マに起因して、強誘電体キャパシタ構造のキャパシタ膜にダメージが及ぼされ、キヤ パシタ特性の劣化を招くという問題がある。また、 HDP— CVD絶縁膜は、膜中の含 有水分量が多ぐ強誘電体キャパシタ構造の形成後に必須であるキャパシタ膜の回 復ァニール等に起因して、形成された HDP— CVD絶縁膜から水分や水素が発生し て、キャパシタ特性の劣化を招くことになる。
[0007] 本発明は、上記の課題に鑑みてなされたものであり、（第 1及び第 2の)層間絶縁膜 力 水分や水素を発生させることなぐボイドが発生してもキャパシタ構造には悪影響 を及ぼすことなく高 、キャパシタ特性を確実に保持し、高 、信頼性を得ることのできる 半導体装置及びその製造方法を提供することを目的とする。
[0008] 本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており 、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキ ャパシタ構造と、前記キャパシタ構造を覆う第 1の層間絶縁膜と、前記第 1の層間絶 縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する第 1の水素拡散防 止膜とを含み、前記第 1の層間絶縁膜の表層部分には第 1のボイドが発生し、前記 第 1のボイドの上部が前記第 1の層間絶縁膜の表面力 開口した状態とされており、 前記第 1の水素拡散防止膜は、前記第 1のボイドの少なくとも内壁面を覆うように形成 されている。
[0009] 本発明の半導体装置の別態様は、半導体基板と、前記半導体基板の上方に形成 されており、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持 してなるキャパシタ構造と、前記キャパシタ構造の上方に形成された配線と、 前記配線を覆う層間絶縁膜と、前記層間絶縁膜上に形成された、前記キャパシタ 構造の特性劣化を防止する水素拡散防止膜とを含み、 前記層間絶縁膜の表層部 分にはボイドが発生し、前記ボイドの上部が前記層間絶縁膜の表面力 開口した状 態とされており、前記水素拡散防止膜は、前記ボイドの少なくとも内壁面を覆うように 形成されている。
[0010] 本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極 とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造を形成す る工程と、前記キャパシタ構造を覆うように第 1の層間絶縁膜を形成する工程と、前記 第 1の層間絶縁膜の表層部分に発生した第 1のボイドの上部を、前記第 1の層間絶 縁膜の表面力 開口させる工程と、前記第 1の層間絶縁膜上に、前記第 1のボイドの 少なくとも内壁面を覆うように、前記キャパシタ構造の特性劣化を防止する第 1の水 素拡散防止膜を形成する工程とを含む。
[0011] 本発明によれば、（第 1及び第 2の)層間絶縁膜から水分や水素を発生させることな ぐボイドが発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特 性を確実に保持し、信頼性の高!ヽ半導体装置が実現する。
図面の簡単な説明
[0012] [図 1A]図 1Aは、本発明の基本構成を説明するための概略断面図である。
[図 1B]図 1Bは、本発明の基本構成を説明するための概略断面図である。
[図 1C]図 1Cは、本発明の基本構成を説明するための概略断面図である。
[図 2A]図 2Aは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 2B]図 2Bは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 2C]図 2Cは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 3A]図 3 Aは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。 [図 3B]図 3Bは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 3C]図 3Cは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 4A]図 4Aは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 4B]図 4Bは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 4C]図 4Cは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 5A]図 5 Aは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 5B]図 5Bは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 5C]図 5Cは、本発明の第 1の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 6A]図 6Aは、本発明の第 2の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 6B]図 6Bは、本発明の第 2の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 6C]図 6Cは、本発明の第 2の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 7A]図 7Aは、本発明の第 2の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 7B]図 7Bは、本発明の第 2の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。
[図 7C]図 7Cは、本発明の第 2の実施形態によるスタック型の FeRAMの製造方法を 工程順に示す概略断面図である。 [図 8A]図 8Aは、本発明の第 2の実施形態の変形例によるスタック型の FeRAMの製 造方法を工程順に示す概略断面図である。
[図 8B]図 8Bは、本発明の第 2の実施形態の変形例によるスタック型の FeRAMの製 造方法を工程順に示す概略断面図である。
[図 8C]図 8Cは、本発明の第 2の実施形態の変形例によるスタック型の FeRAMの製 造方法を工程順に示す概略断面図である。
発明を実施するための最良の形態
[0013] 一本発明の基本骨子
従来では、微細化の進む強誘電体キャパシタ構造や配線を覆うように層間絶縁膜 を形成する場合、当該層間絶縁膜におけるボイドの発生を抑止すベぐ層間絶縁膜 の形成に高密度プラズマ CVD法を用いる等の様々な技術的工夫がなされてきた。
[0014] し力しながら、ボイド発生抑止の手法を採用した場合、上述のようにキャパシタ膜で ある強誘電体膜に大きなダメージを及ぼすと 、う回避し難い問題が生じてしまう。そこ で本発明者は、言わば発想を転換し、そもそもボイドは発生するが強誘電体膜へ対 して低ダメージの絶縁材料 ·成膜条件で強誘電体キャパシタ構造又は配線を覆う層 間絶縁膜を形成し、発生したボイドを積極的に利用すべく鋭意検討した結果、本発 明に想到した。
[0015] FeRAMでは、水分及び水素に対する耐性の低い強誘電体膜をキャパシタ膜に用 いることから、発生した水分及び水素が強誘電体膜へ拡散しないように、可及的に当 該拡散を抑えるベぐアルミ酸ィ匕物 (アルミナ）に代表される材料力もなる水素拡散防 止膜を強誘電体キャパシタ構造の周囲（主に上部）に形成することが必須であると考 えられている。
[0016] 本発明では、この水素拡散防止膜を利用して、工程数の増加を招くことなぐむしろ 発生したボイドを水分'水素の拡散防止機能の向上に寄与させる。以下、本発明の 主要構成について、図 1A〜図 1Cを用いて説明する。
[0017] 先ず、図 1Aでは、半導体基板上にトランジスタ構造等を形成した後、その上方に、 強誘電体キャパシタ構造 1を形成した様子の概略を示している。ここでは、隣接する 2 つの強誘電体キャパシタ構造 1を例示し、両者は近接して形成されて ヽる。 [0018] なお、層間絶縁膜による埋め込み対象物として強誘電体キャパシタ構造 1を例示す る力 これが配線である場合でもほぼ同様であり、強誘電体キャパシタ構造 1を配線 1 と読み替えても良い。以下、強誘電体キャパシタ構造 1を例に採るため、図示の便宜 上、トランジスタ構造を含む強誘電体キャパシタ構造 1の下層の構造を、下層 2として 一括して示す。
[0019] 続いて、図 1Bに示すように、下層 2上で強誘電体キャパシタ構造 1を覆うように層間 絶縁膜 3を形成する。ここで、層間絶縁膜 3としては、強誘電体キャパシタ構造 1のキ ャパシタ膜 (強誘電体膜)に対して低ダメージとなる材料 '条件、例えば含有水分量 の抑制された PE— TEOS— SiOにより CVD法で形成する。具体的に、当該含有水 分量は、例えば 5 X 10"3 (g/cm3)以下程度である。
[0020] このとき、強誘電体キャパシタ構造 1間の領域を層間絶縁膜 3で完全に埋め込むこ とはできず、層間絶縁膜 3内の当該領域にボイド 4が発生する。本発明では、層間絶 縁膜 3に内包されるようにボイド 4が発生した場合には、層間絶縁膜 3の表層を例え ば CMP法により平坦化する際に、後述の水素拡散防止膜 5がボイド 4内に入り込め るように、当該平坦ィ匕によりボイド 4の上部を層間絶縁膜 3の表面から開口させる。ボ イド 4の開口部を 4aと記す。
[0021] 続いて、図 1Cに示すように、例えばアルミナを材料として、強誘電体キャパシタ構 造 1のキャパシタ膜の特性劣化を防止する水素拡散防止膜 5を、ボイド 4の少なくとも 内壁面を完全に覆うように、層間絶縁膜 3上に形成する。水素拡散防止膜 5を上記の ように形成することから、その形成法として被覆性に優れた MO— CVD法を用いるこ とが好ましい。そして、水素拡散防止膜 5上を覆うように、例えば CVD法により、シリコ ン酸ィ匕膜又はシリコン窒化膜等のキャップ絶縁膜 6を形成する。
[0022] 上記のように水素拡散防止膜 5を形成することにより、ボイドの内壁は水素拡散防 止膜 5により完全に覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞 部分は、実質的にみれば、水素拡散防止膜 5の層間絶縁膜 3上の部分に比して厚く 膜材料が堆積した状態とされており、キャパシタ膜に対する水分 '水素の堅固なプロ ック機能を果たすことになる。そして、キャップ絶縁膜 6により、仮に前記空洞部分の 上部が開口されていたとしても、ボイド 4の部分は水素拡散防止膜 5によりほぼ充填さ れた状態で完全に密閉された状態となり、キャパシタ膜に対する側面方向からの確 実な前記ブロック機能が実現する。
[0023] なお、特許文献 1〜3には、層間絶縁膜を形成する際に、配線間にボイドを形成す る技術が開示されているが、層間絶縁膜の誘電率等を調節することに主眼を置いて いる。これに対して本発明は、飽くまで強誘電体キャパシタ構造を有する FeRAMに 固有の問題に対処するため、強誘電体キャパシタ構造の高 、キャパシタ特性を保持 すべぐ水素拡散防止膜を利用してボイド内を埋め込む構成を採る。このように、本 発明は明らかに特許文献 1〜3とは別発明である。
[0024] 本発明を適用した具体的な実施形態
以下、本発明を適用した具体的な緒実施形態として、いわゆるスタック型の FeRA Mを開示する。ここでは便宜上、 FeRAMの構成をその製造方法と共に説明する。
[0025] (第 1の実施形態）
図 2A〜図 5Cは、第 1の実施形態によるスタック型の FeRAMの製造方法を工程順 に示す概略断面図である。
[0026] 初めに、図 2Aに示すように、シリコン半導体基板 10上に選択トランジスタとして機 能するトランジスタ構造 20a, 20bを形成する。
[0027] 詳細には、先ず、シリコン半導体基板 10の表層に例えば STI法により素子分離構 造 11を形成し、素子活性領域を確定する。
[0028] 次に、素子活性領域に不純物、ここではホウ素（B)を例えばドーズ量 3. 0 X 1013/ cm2,加速エネルギー 300keVの条件でイオン注入し、 N活性領域にゥエル 12を形 成する。
[0029] 次に、素子活性領域に熱酸化等により膜厚 3. Onm程度の薄いゲート絶縁膜 13を 形成し、ゲート絶縁膜 13上に CVD法により膜厚 180nm程度の多結晶シリコン膜及 び膜厚 29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコ ン膜、及びゲート絶縁膜 13をリソグラフィー及びそれに続くドライエッチングにより電 極形状に加工する。このとき、ゲート絶縁膜 13上にゲート電極 14をパターン形成され る。
[0030] 次に、キャップ膜 15をマスクとして素子活性領域に不純物、ここでは砒素 (As)を例 えばドーズ量 5. O X 1014Zcm2、加速エネルギー lOkeVの条件でイオン注入し、い わゆる LDD領域 16を形成する。
[0031] 次に、全面に例えばシリコン酸ィ匕膜を CVD法により堆積し、このシリコン酸ィ匕膜を いわゆるエッチバックする。このとき、ゲート電極 14及びキャップ膜 15の側面のみに シリコン酸ィ匕膜が残り、サイドウォール絶縁膜 17が形成される。
[0032] 次に、キャップ膜 15及びサイドウォール絶縁膜 17をマスクとして素子活性領域に不 純物、ここではリン (P)を LDD領域 16よりも不純物濃度が高くなる条件、例えばドー ズ量 5. O X 1014Zcm2、加速エネルギー 13keVの条件でイオン注入し、 LDD領域 1 6と重畳されるソース/ドレイン領域 18を形成して、トランジスタ構造 20a, 20bを完成 させる。このとき同時に、ロジック回路領域でも、ソース Zドレイン領域を適宜形成して 、トランジスタ構造を完成させる。
[0033] 続いて、図 2Bに示すように、トランジスタ構造 20a, 20bの保護膜 21及び絶縁膜 22 を形成する。その後、ソース Zドレイン領域 18の一方と接続される不図示のプラグを 形成する。
詳細には、トランジスタ構造 20a, 20bを覆うように、保護膜 21及び絶縁膜 22を順 次堆積する。ここで、保護膜 21としては、シリコン酸ィ匕膜を材料とし、 CVD法により膜 厚 20nm程度に堆積する。絶縁膜 22としては、例えばプラズマ SiO膜 (膜厚 20nm程 度)、プラズマ SiN膜 (膜厚 80nm程度)及びプラズマ TEOS膜 (膜厚 lOOOnm程度)を 順次成膜した積層構造を形成し、積層後、化学機械研磨 (CMP)により膜厚が 700η m程度となるまで研磨する。
[0034] 次に、ソース Zドレイン領域 18の一方へのビア孔 (不図示）を形成する。
詳細には、絶縁膜 22及び保護膜 21をリソグラフィー及びそれに続くドライエツチン グにより加工し、ソース Zドレイン領域 18の一方の表面の一部を露出させるビア孔を 形成する。
[0035] 次に、ビア孔の内壁面を覆うように、スパッタ法により例えば TiN膜を膜厚 75nm程 度に堆積して、不図示の下地膜 (グルー膜)を形成する。そして、 CVD法によりダル 一膜を介してビア孔を埋め込むように、 W, TiAIN, TiN, Ti, Al, Cu, Ru, SRO, I rの単膜又は積層膜、ここでは W膜を形成する。その後、 CMPにより絶縁膜をストツ パーとして w膜及びグルー膜を研磨し、ビア孔内をグルー膜を介して wで埋め込む プラグ (不図示)を形成する。
[0036] 続いて、図 2Cに示すように、酸ィ匕防止膜 37及びプラズマ TEOS膜 38を形成した 後、トランジスタ構造 20a, 20bのソース Zドレイン領域 18の他方と接続される各ブラ グ 42を形成する。
[0037] 詳細には、先ず上記のプラグ (不図示)の酸ィ匕防止膜 37を、 CVD法等により例え ば SiONを材料として膜厚 130nm程度に形成する。
次に、プラズマ CVD法により、膜厚 200nm程度のプラズマ TEOS膜 38を形成する
[0038] 次に、プラズマ TEOS膜 38、酸ィ匕防止膜 37、絶縁膜 22、及び保護膜 21をリソダラ フィー及びそれに続くドライエッチングにより加工し、ソース Zドレイン領域 18の他方 の表面の一部を露出させるビア孔 39を形成する。
[0039] 次に、ビア孔 39の各壁面を覆うように、スパッタ法により例えば TiN膜を膜厚 75nm 程度に堆積して、下地膜 (グルー膜) 41を形成する。そして、 CVD法によりグルー膜 41を介してビア孔 39を埋め込むように、 W, TiAIN, TiN, Ti, Al, Cu, Ru, SRO, Irの単膜又は積層膜、ここでは W膜を形成する。その後、 CMPによりプラズマ TEOS 膜 38をストッパーとして W膜及びグルー膜 41を研磨する。以上により、ビア孔 39内を グルー膜 41を介して Wで埋め込むプラグ 42を形成する。
[0040] 続いて、図 3Aに示すように、後述の強誘電体メモリキャパシタ構造 30a, 30bを形 成するための保護下地膜 43、下部電極層 44、強誘電体膜 45、下層上部電極層 46 、及び上層上部電極層 47を順次形成する。
[0041] 詳細には、先ず、強誘電体膜 45の後述する酸素ァニール処理に起因するプラグ 4 2の異常酸化、及びプラグ 42の形成時に当該プラグ 42内に取り込まれた水素の強 誘電体膜 45への影響を共に抑制するため、導電膜である保護下地膜 43を、例えば スパッタ法により膜厚 lOOnm程度に形成する。保護下地膜 43の材料としては、 TiAl Nの単層、 TiNと TiAINとの積層構造等、ここでは TiNと TiAINとの積層構造とする
[0042] 次に、スパッタ法により、膜厚 lOOnm程度に例えば Irを堆積し、下部電極層 44を 形成する。
次に、 MOCVD法により、 450°C〜650°C程度、ここでは 550°Cにて下部電極層 4 4上に強誘電体である例えば PZTからなる強誘電体膜 45を膜厚 lOOnm程度に堆積 する。この際、強誘電体膜 45が成膜当初アモルファス状態にある場合は RTA処理を 施して当該強誘電体膜 45を結晶化する。既に強誘電体 45が結晶化している場合は 必ずしも RTA処理を必要としな ヽ。
[0043] 次に、反応性スパッタ法により、強誘電体膜 45上に例えば導電性酸ィ匕物である IrO を膜厚 1 OOnm程度に堆積し、下層上部電極層 46を形成する。
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そして、スパッタ法により、下層上部電極層 46上に例えば Irを膜厚 lOOnm程度に 堆積し、上部電極層 47を形成する。
[0044] なお、下部電極層 44、強誘電体膜 45、下層上部電極層 46、及び上層上部電極層 47の材料としては、上記の場合も含め、 Ir, IrOx (典型的には x= 2) , Pt, SRO, L NO, LSCO, Ru, RuO、 SrRuO等から選ばれた少なくとも 1種がそれぞれ用いら
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れる。
[0045] 続いて、図 3Bに示すように、ハードマスク材料 48を形成する。
詳細には、上層上部電極層 47上に、 CVD法等により例えば TEOS膜を膜厚 600 nm程度に堆積し、ハードマスク材料 48を形成する。
[0046] 続いて、図 3Cに示すように、強誘電体メモリキャパシタ構造 30a, 30bを形成する。
[0047] 詳細には、ハードマスク材料 48を用い、例えば 400°Cにて、上層上部電極層 47、 下層上部電極層 46、強誘電体膜 45、下部電極層 44、及び保護下地膜 43を一括ェ ツチングする。そして、ハードマスク材料 48をウエットエッチング等で除去する。以上 により、素子活性領域にプラグ 42と保護下地膜 43を介し、下部電極層 44からなる下 部電極 51と、下層上部電極層 46及び上層上部電極層 47の積層構造である上部電 極 52とで強誘電体膜 45を挟持してなる、強誘電体メモリキャパシタ構造 30a, 30bが 完成する。ここで、図示の例では、強誘電体メモリキャパシタ構造 30a, 30b間距離は 例えば 0. 18 /z m程度であり、両者が極めて近接する部分の断面を示している。
[0048] 続いて、図 4Aに示すように、強誘電体メモリキャパシタ構造 30a, 30bを覆う水素拡 散防止膜 53を形成した後、層間絶縁膜 54を形成する。 [0049] 詳細には、先ず、強誘電体メモリキャパシタ構造 30a, 30bを覆うように、プラズマ T EOS膜 38上に金属酸ィ匕膜、例えば A1酸ィ匕物 (アルミナ）を材料としてスパッタ法によ り膜厚 30nm程度に堆積し、水素拡散防止膜 53を形成する。この水素拡散防止膜 5 3により、例えば後工程により形成されるシリコン酸ィ匕膜等力 の水分 ·水素の強誘電 体膜 45への浸入が抑止され、強誘電体膜 45へのダメージが防止される。水素拡散 防止膜 53としては、アルミナの代わりに、 A1窒化物、 Ta酸化物、 Ta窒化物、 Ti酸ィ匕 物、及び Zr酸ィ匕物カゝら選ばれた一種を用いても良 ヽ。
[0050] 次に、強誘電体膜 45に対して低ダメージとなる材料 '条件、例えば CVD法により含 有水分量の抑制された PE— TEOS— SiOを用いて、水素拡散防止膜 53を介して強 誘電体メモリキャパシタ構造 30a, 30bを覆うように、 PE— TEOS— SiOを膜厚 1. 4 m程度に堆積して層間絶縁膜 54を形成する。このとき、強誘電体メモリキャパシタ 構造 30a, 30bが近接して配置されており、強誘電体膜 45に対して低ダメージとなる 材料'条件で層間絶縁膜 54を形成したため、強誘電体メモリキャパシタ構造 30a, 3 Ob間の領域を層間絶縁膜 54で完全に埋め込むことはできず、層間絶縁膜 54内の 当該領域に空隙 (ボイド) 55が発生する。
[0051] ここで、強誘電体膜 45に対して低ダメージとなる条件、即ちさほど緻密ではなくとも 含有水分量を抑制した状態でボイド 55の発生を容認する条件であれば、例えば HD P - CVD法を用 Vヽて層間絶縁膜 54を形成しても良 、。
[0052] 続いて、図 4Bに示すように、層間絶縁膜 54の表層を平坦ィ匕する。
詳細には、層間絶縁膜 54の表層を例えば CMP法により除去し、層間絶縁膜 54の 表面を平坦化する。ここで図示のように、層間絶縁膜 54に内包されるようにボイド 55 が発生した場合には、ボイド 55の上部を適宜開口させる程度に研磨除去する。この とき、層間絶縁膜 54の表面は、当該表面カもボイド 55の上部が開口した状態で平坦 化される。ボイド 55の開口部を 55aと記す。
[0053] ここで、層間絶縁膜 54を形成した後に、当該層間絶縁膜 54の脱水処理及び膜質 改善を目的として、層間絶縁膜 54にプラズマ処理を施しても好適である。このプラズ マ処理は例えば、 Nガス種又は N Oガス種を用いて、 200°C〜450°Cの温度で実
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行する。 [0054] 続いて、図 4Cに示すように、層間絶縁膜 54上に金属酸ィ匕膜、例えば A1酸ィ匕物（ァ ルミナ)を材料として、水素拡散防止膜 56を形成する。この水素拡散防止膜 56は、 水素拡散防止膜 53と同様に、強誘電体膜 45の特性劣化を防止する機能を有してい る。即ち、水素拡散防止膜 56により、水素拡散防止膜 53と相俟って、例えば後工程 により形成されるシリコン酸化膜等からの水分'水素の強誘電体膜 45への浸入がより 確実に抑止され、強誘電体膜 45へのダメージが防止される。水素拡散防止膜 56とし ては、アルミナの代わりに、 A1窒化物、 Ta酸化物、 Ta窒化物、 Ti酸化物、及び Zr酸 化物から選ばれた一種を用いても良 ヽ。
[0055] 本実施形態では、水素拡散防止膜 56を、ボイド 55の少なくとも内壁面を完全に覆 う条件で層間絶縁膜 54上に形成する。水素拡散防止膜 56を上記の条件を満たすよ うに形成することから、その形成法として被覆性に優れた MO— CVD法を用いる。こ こでは、成長温度 200°C〜500°C、圧力 0. 2torr〜l. Otorrで、流量 lOslmで O +
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Oの混合ガスと、流量 lOOsccmの TMA(A1(CH ) )とをチャンバ一内へ交互に供
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給しながら、水素拡散防止膜 56を膜厚 50nm程度に成長させる（無 ALD (Atomic Layer Deposition)法)。
[0056] ここで、水素拡散防止膜 56を MO— CVD法により単層膜として形成する代わりに、 2層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止 膜 56の材料膜を膜厚 20nm程度に堆積し、続いて MO— CVD法により水素拡散防 止膜 56の材料膜を膜厚 50nm程度に堆積する。又は、先ず MO— CVD法により水 素拡散防止膜 56の材料膜を膜厚 50nm程度に堆積し、続いてスパッタ法により水素 拡散防止膜 56の材料膜を膜厚 20nm程度に堆積する。
[0057] 後者の場合では、 MO— CVD法の材料膜によりボイド 55の少なくとも内壁が完全 に覆われた状態とされ、スパッタ法の材料膜によりボイド 55の開口 55aが確実に閉塞 される。
[0058] 続いて、図 5Aに示すように、水素拡散防止膜 56上を覆うキャップ絶縁膜 57を形成 する。
詳細には、例えば CVD法により、シリコン酸ィ匕膜を膜厚 30nm程度に堆積し、キヤ ップ絶縁膜 57を形成する。 [0059] 上記のように水素拡散防止膜 56を形成することにより、ボイド 55の内壁は水素拡散 防止膜 56により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部 分は、実質的にみれば、水素拡散防止膜 56の層間絶縁膜 54上の部分に比して厚く 膜材料が堆積した状態とされており、強誘電体膜 45に対する水分'水素の堅固なブ ロック機能を果たすことになる。そして、キャップ絶縁膜 57により、仮に前記空洞部分 の上部が開口されていたとしても、ボイド 55の部分は水素拡散防止膜 56によりほぼ 充填された状態で完全に密閉された状態となり、強誘電体膜 45に対する側面方向 からの確実な前記ブロック機能が実現する。
[0060] 続いて、図 5Bに示すように、強誘電体メモリキャパシタ構造 30a, 30bの上部電極 5 2と接続されるプラグ 60を形成する。
[0061] ここでは、先ず、リソグラフィー及びドライエッチングにより、上記のプラグ (不図示） の上方に整合した部位でキャップ絶縁膜 57、水素拡散防止膜 56、層間絶縁膜 54、 水素拡散防止膜 53、プラズマ TEOS膜 38、及び酸ィ匕防止膜 37をパターユングする 。このパターユングにより、上記のプラグ (不図示）の表面の少なくとも一部を露出させ るビア孔 (不図示)を形成する。
[0062] 次に、上記のビア孔 (不図示)の内壁面にグルー膜を形成した後、当該ビア孔をグ ルー膜を介して Wで充填するプラグ (不図示)を形成する。
[0063] 次に、リソグラフィー及びドライエッチングにより、強誘電体メモリキャパシタ構造 30a , 30bの上部電極 52の上方に整合した部位で、キャップ絶縁膜 57、水素拡散防止 膜 56、層間絶縁膜 54、及び水素拡散防止膜 53をパターユングする。このパター- ングにより、各上部電極 52の表面の一部を露出させるビア孔 58を形成する。
[0064] その後、強誘電体メモリキャパシタ構造 30a, 30bのエッチング時に受けたダメージ を回復するために、酸素ァニール処理を実行する。ここでは例えば、処理温度 500 °C、酸素雰囲気で 60分間のァニール処理を実行する。本実施形態では、強誘電体 メモリキャパシタ構造 30a, 30bとプラグ 42との間に保護下地膜 43が設けられている ため、この酸素ァニール処理を実行してもプラグ 42の異常酸ィ匕が防止される。それと 共に、保護下地膜 43によりプラグ 42の形成時に当該プラグ 42内に取り込まれた水 素の発生が抑止される。 [0065] 次に、ビア孔 58の各壁面を覆うように、スパッタ法により例えば TiN膜を膜厚 75nm 程度に堆積して、下地膜 (グルー膜) 59を形成する。そして、 CVD法によりグルー膜 59を介してビア孔 58を埋め込むように、 W, TiAIN, TiN, Ti, Al, Cu, Ru, SRO, Irの単膜又は積層膜、ここでは W膜を形成する。その後、キャップ絶縁膜 57をストツ パーとして W膜及びグルー膜 59を研磨し、ビア孔 58内をグルー膜 59を介して Wで 埋め込むプラグ 60を形成する。
[0066] 続いて、図 5Cに示すように、プラグ 60及び上記のプラグ (不図示）と接続される配 線 64をそれぞれ形成する。
[0067] 詳細には、先ず、スパッタ法により、例えば TiNを膜厚 60nm程度に堆積してノ リア メタル膜 61を形成する。
[0068] 次に、スパッタ法により、例えば Al— Cu合金を膜厚 360nm程度に堆積して配線層 62を形成する。
次に、スパッタ法により、例えば TiNと Tiの積層膜を膜厚 70nm程度に堆積してバリ ァメタル膜 63を形成する。
[0069] 次に、ノ リアメタル膜 61、配線層 62、及びバリアメタル膜 63をリソグラフィー及びド ライエッチングによりパター-ングする。このパター-ングにより、プラグ 60と接続され る各配線 64が形成される。ここで、配線 64と同時に、上記のプラグ (不図示）と接続さ れる配線が形成される。
[0070] しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、本実施形態によ るスタック型の FeRAMが完成する。
[0071] 以上説明したように、本実施形態によれば、層間絶縁膜 54から水分や水素を発生 させることなく、ボイド 55が発生しても強誘電体キャパシタ構造 30a, 30bには悪影響 を及ぼすことなく高 ヽキャパシタ特性を確実に保持し、信頼性の高!ヽ FeRAMが実 現する。
[0072] (第 2の実施形態）
本実施形態では、第 1の実施形態と同様にスタック型の FeRAMの製造方法を示 すが、第 1の実施形態の装置構成に加え、配線の層間絶縁膜にも本発明を適用する [0073] 第 1の実施形態では説明を省略したが、強誘電体キャパシタ構造 30a, 30bの各上 部電極 52と接続される配線は、例えば、各々層間絶縁膜に形成されたプラグを介し て多層、例えば全体で 5層に積層され、多層配線構造とされる。ここでは便宜上、配 線、当該配線を覆う層間絶縁膜 (水素拡散防止膜、キャップ絶縁膜)、及び上層の配 線と接続されるプラグカゝらなる構成を、各層の配線構造と称する。第 1の実施形態の 図 5Cでは、この多層配線構造のうち、 1層目の配線構造の配線 64が形成された様 子が示されている。
[0074] 本実施形態では、上記の多層配線構造のうち、最上層を除く少なくとも 1層に本発 明を適用する。
図 6 A〜図 7Cは、第 2の実施形態によるスタック型の FeRAMの製造方法のうち、 その主要工程のみを示す概略断面図である。図示の例では、多層配線構造のうちの 最上層を除く或る 1層（5層構造であれば、 5層目を除く 1層目〜4層目のうちの 1層） の形成工程を示している。従ってこの場合、当該或る 1層が 1層目の配線構造であれ ば、配線下にはプラグ 60等が接続されており、 2層目〜 4層目のうちの 1層であれば 、配線下にはその下層の配線構造のプラグ等が接続されている。以下では便宜上、 プラグ 60等又は上記のプラグ等を含む下部構造を、単に下部構造 100として示す。
[0075] 先ず、図 6Aに示すように、第 1の実施形態における図 6Cの配線 64と同様に、ブラ グ 60等又は上記のプラグ等と接続される配線 104 (バリアメタル膜と同様のノリアメタ ル膜 101、配線層 62と同様の配線層 102、及びバリアメタル膜 63と同様のノリアメタ ル膜 103からなる）を形成する。隣接する配線 104間距離は例えば 0. 18 m程度で あり、両者は極めて近接しているものとする。なお、上述のように、配線 104が 1層目 の配線構造のものであれば、配線 104は配線 64と同一である。
[0076] 続いて、配線 104を覆う層間絶縁膜 105を形成する。
詳細には、強誘電体メモリキャパシタ構造 30a, 30bの強誘電体膜 45に対して低ダ メージとなる材料'条件、例えば CVD法により含有水分量の抑制された PE— TEOS — SiOを用いて、配線 104を覆うように下部構造 100上に層間絶縁膜 105を形成す る。このとき、各配線 104が近接して配置されており、強誘電体膜 45に対して低ダメ ージとなる材料 ·条件で層間絶縁膜 105を形成したため、各配線 104間の領域を層 間絶縁膜 105で完全に埋め込むことはできず、層間絶縁膜 105内の当該領域に空 隙 (ボイド） 106が発生する。
[0077] ここで、強誘電体膜 45に対して低ダメージとなる条件、即ちさほど緻密ではなくとも 含有水分量を抑制した状態でボイド 106の発生を容認する条件であれば、例えば H
DP - CVD法を用 Vヽて層間絶縁膜 105を形成しても良 、。
[0078] 続いて、図 6Bに示すように、層間絶縁膜 105の表層を平坦ィ匕する。
詳細には、層間絶縁膜 105の表層を例えば CMP法により除去し、層間絶縁膜 105 の表面を平坦化する。ここで図示のように、層間絶縁膜 54に内包されるようにボイド 1
06が発生した場合には、ボイド 106の上部を適宜開口させる程度に研磨除去する。 このとき、層間絶縁膜 105の表面は、当該表面カもボイド 106の上部が開口した状態 で平坦化される。ボイド 106の開口部を 106aと記す。
[0079] ここで、層間絶縁膜 105を形成した後に、当該層間絶縁膜 105の脱水処理及び膜 質改善を目的として、層間絶縁膜 105にプラズマ処理を施しても好適である。このプ ラズマ処理は例えば、 Nガス種又は N Oガス種を用いて、 200°C〜450°Cの温度で
2 2
実行する。
[0080] 続いて、図 6Cに示すように、層間絶縁膜 105上に金属酸ィ匕膜、例えば A1酸ィ匕物（ アルミナ)を材料として水素拡散防止膜 107を形成する。この水素拡散防止膜 107は 、強誘電体膜 45の特性劣化を防止する機能を有している。即ち、水素拡散防止膜 1 07により、例えば外界や後工程により形成される上層の配線構造からの水分 '水素 の強誘電体膜 45への浸入が抑止され、強誘電体膜 45へのダメージが防止される。 本実施形態では、更に水素拡散防止膜 53, 56が形成されており、水素拡散防止膜 107により、これら水素拡散防止膜 53, 56と相俟って、水分'水素の強誘電体膜 45 への浸入がより確実に抑止され、強誘電体膜 45へのダメージが防止される。水素拡 散防止膜 107としては、アルミナの代わりに、 A1窒化物、 Ta酸化物、 Ta窒化物、 Ti 酸化物、及び Zr酸ィ匕物カゝら選ばれた一種を用いても良 ヽ。
[0081] 本実施形態では、水素拡散防止膜 107を、ボイド 106の少なくとも内壁面を完全に 覆う条件で層間絶縁膜 105上に形成する。水素拡散防止膜 107を上記の条件を満 たすように形成することから、その形成法として被覆性に優れた MO— CVD法を用い る。ここでは、成長温度 200°C〜500°C、圧力 0. 2torr〜l. Otorrで、流量 lOslmで O +0の混合ガスと、流量 lOOsccmの TMA(A1 (CH ) )とをチャンバ一内へ交互
2 3 3 3
に供給しながら、水素拡散防止膜 107を膜厚 50nm程度に成長させる（無 ALD (.Atomic Layer Deposition)法)。
[0082] ここで、水素拡散防止膜 107を MO— CVD法により単層膜として形成する代わりに 、 2層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止 膜 107の材料膜を膜厚 20nm程度に堆積し、続いて MO— CVD法により水素拡散 防止膜 107の材料膜を膜厚 50nm程度に堆積する。又は、先ず MO— CVD法によ り水素拡散防止膜 107の材料膜を膜厚 50nm程度に堆積し、続いてスパッタ法によ り水素拡散防止膜 107の材料膜を膜厚 20nm程度に堆積する。
[0083] 後者の場合では、 MO— CVD法の材料膜によりボイド 106の少なくとも内壁が完全 に覆われた状態とされ、スパッタ法の材料膜によりボイド 106の開口 106aが確実に 閉塞される。
[0084] 続いて、図 7Aに示すように、水素拡散防止膜 107上を覆うキャップ絶縁膜 108を 形成する。
詳細には、例えば CVD法により、シリコン酸ィ匕膜を膜厚 30nm程度に堆積し、キヤ ップ絶縁膜 108を形成する。
[0085] 上記のように水素拡散防止膜 107を形成することにより、ボイド 106の内壁は水素 拡散防止膜 107により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉 塞部分は、実質的にみれば、水素拡散防止膜 107の層間絶縁膜 105上の部分に比 して厚く膜材料が堆積した状態とされており、強誘電体膜 45に対する水分'水素の 堅固なブロック機能を果たすことになる。そして、キャップ絶縁膜 108により、仮に前 記空洞部分の上部が開口されていたとしても、ボイド 106の部分は水素拡散防止膜 107によりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜 45に対 する側面方向からの確実な前記ブロック機能が実現する。
[0086] 続いて、図 7Bに示すように、配線 104の表面の一部を露出させるビア孔 111を形 成する。
詳細には、リソグラフィー及びドライエッチングにより、配線 104の上方に整合した部 位で、キャップ絶縁膜 108、水素拡散防止膜 107、及び層間絶縁膜 105をパター- ングする。このパターユングにより、各配線 104の表面の一部を露出させるビア孔 11 1を形成する。
[0087] 続いて、図 7Cに示すように、配線 104と接続されるプラグ 113を形成する。
詳細には、ビア孔 111の各壁面を覆うように、スパッタ法により例えば TiN膜を膜厚 75nm程度に堆積して、下地膜 (グルー膜） 112を形成する。そして、 CVD法によりグ ルー膜 112を介してビア孔 111を埋め込むように、 W, TiAIN, TiN, Ti, Al, Cu, R u, SRO, Irの単膜又は積層膜、ここでは W膜を形成する。その後、キャップ絶縁膜 1 08をストッパーとして W膜及びグルー膜 112を研磨し、ビア孔 111内をグルー膜 112 を介して Wで埋め込むプラグ 113を形成する。
[0088] 以上により、配線 104、層間絶縁膜 105、水素拡散防止膜 107、キャップ絶縁膜 10 8、及びプラグ 113からなる配線構造 110が完成する。
[0089] 以上説明したように、本実施形態によれば、層間絶縁膜 54, 105から水分や水素 を発生させることなぐボイド 55, 106が発生しても強誘電体キャパシタ構造 30a, 30 bには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高い F eRAMが実現する。
[0090] なお、本実施形態では、第 1の実施形態の装置構成に加えて、多層配線構造を構 成する配線構造のうちの少なくとも 1層である配線構造 110に本発明を適用した場合 について例示した力 工程数を削減することを考慮して、配線構造 110のみに本発 明を適用するようにしても良い。この場合、強誘電体メモリキャパシタ構造 30a, 30b の層間絶縁膜 54を例えば HDP— CVD法により、可及的にボイドが発生しな 、条件 で形成し、その後に上述のように配線構造 110を形成する。この場合でも、層間絶縁 膜 54, 105の双方に本発明を適用した場合に比べれば劣るものの、高いキャパシタ 特性を保持し、信頼性の高 ヽ FeRAMを実現させることができる。
[0091] (変形例）
以下、第 2の実施形態の変形例について説明する。本例では、第 2の実施形態の 装置構成に加え、多層配線構造の最上層の配線構造にも本発明を適用する。
[0092] 図 8A〜図 8Cは、第 2の実施形態の変形例によるスタック型の FeRAMの製造方法 のうち、その主要工程のみを示す概略断面図である。図示の例では、多層配線構造 のうちの最上層の配線構造の形成工程を示している。以下では便宜上、最上層の配 線構造の下部構造を、単に下部構造 200として示す。
[0093] 先ず、図 8Aに示すように、第 1の実施形態における図 6Cの配線 64と同様に、ブラ グ 113等と接続される配線 124 (バリアメタル膜と同様のノ リアメタル膜 121、配線層 62と同様の配線層 122、及びバリアメタル膜 63と同様のノリアメタル膜 123からなる) を形成する。隣接する配線 104は近接しているものの、下層の配線構造の配線間距 離 (例えば、隣接する配線 104間距離）ほど近接するものではない。
[0094] 続いて、配線 124を覆う層間絶縁膜 125を形成する。
詳細には、強誘電体膜 45に対して低ダメージとなる材料 '条件、例えば CVD法に より含有水分量の抑制された PE— TEOS - SiOを用いて、配線 124を覆うように下 部構造 200上に層間絶縁膜 125を形成する。このとき、各配線 124が近接して配置 されており、強誘電体メモリキャパシタ構造 30a, 30bの強誘電体膜 45に対して低ダ メージとなる材料'条件で層間絶縁膜 125を形成したため、各配線 124間の領域を 層間絶縁膜 125で完全に埋め込むことはできず、層間絶縁膜 125内の当該領域に 空隙 (ボイド） 126が発生する。
[0095] 通常、最上層の層間絶縁膜は平坦ィ匕しない。そこで本例では、層間絶縁膜 125を 成膜した状態で、ボイド 126の上部が開口する条件 (言わば、隣接する配線 124間 の領域を完全に埋め込みボイドを層間絶縁膜 125内に閉じ込めない条件)で、当該 層間絶縁膜 125を形成する。ボイド 126の開口部を 126aと記す。
[0096] ここで、強誘電体膜 45に対して低ダメージとなる条件、即ちさほど緻密ではなくとも 含有水分量を抑制した状態でボイド 126の発生を容認する条件であれば、例えば H DP - CVD法を用 Vヽて層間絶縁膜 125を形成しても良 、。
[0097] ここで、層間絶縁膜 105を形成した後に、当該層間絶縁膜 105の脱水処理及び膜 質改善を目的として、層間絶縁膜 105にプラズマ処理を施しても好適である。このプ ラズマ処理は例えば、 Nガス種又は N Oガス種を用いて、 200°C〜450°Cの温度で
2 2
実行する。
[0098] 続いて、図 8Bに示すように、層間絶縁膜 125上に金属酸ィ匕膜、例えば A1酸ィ匕物（ アルミナ)を材料として水素拡散防止膜 127を形成する。この水素拡散防止膜 107は 、強誘電体膜 45の特性劣化を防止する機能を有している。即ち、水素拡散防止膜 1 27により、例えば外界からの水分'水素の強誘電体膜 45への浸入が抑止され、強誘 電体膜 45へのダメージが防止される。本実施形態では、更に水素拡散防止膜 53, 5 6, 107が形成されており、水素拡散防止膜 127により、これら水素拡散防止膜 53, 56, 107と相俟って、水分 ·水素の強誘電体膜 45への浸入がより確実に抑止され、 強誘電体膜 45へのダメージが防止される。水素拡散防止膜 127としては、アルミナ の代わりに、 A1窒化物、 Ta酸化物、 Ta窒化物、 Ti酸化物、及び Zr酸ィ匕物カゝら選ば れた一種を用いても良い。
[0099] 本例では、水素拡散防止膜 127を、ボイド 126の少なくとも内壁面を完全に覆う条 件で層間絶縁膜 125上に形成する。水素拡散防止膜 127を上記の条件を満たすよ うに形成することから、その形成法として被覆性に優れた MO— CVD法を用いる。こ こでは、成長温度 200°C〜500°C、圧力 0. 2torr〜l. Otorrで、流量 lOslmで O +
2
Oの混合ガスと、流量 lOOsccmの TMA(A1(CH ) )とをチャンバ一内へ交互に供
3 3 3
給しながら、水素拡散防止膜 127を膜厚 50nm程度に成長させる（無 ALD (Atomic Layer Deposition)法)。
[0100] ここで、水素拡散防止膜 127を MO— CVD法により単層膜として形成する代わりに 、 2層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止 膜 127の材料膜を膜厚 20nm程度に堆積し、続いて MO— CVD法により水素拡散 防止膜 127の材料膜を膜厚 50nm程度に堆積する。又は、先ず MO— CVD法によ り水素拡散防止膜 127の材料膜を膜厚 50nm程度に堆積し、続いてスパッタ法によ り水素拡散防止膜 127の材料膜を膜厚 20nm程度に堆積する。
[0101] 後者の場合では、 MO— CVD法の材料膜によりボイド 126の少なくとも内壁が完全 に覆われた状態とされ、スパッタ法の材料膜によりボイド 126の開口 126aが確実に 閉塞される。
[0102] 続いて、図 8Cに示すように、水素拡散防止膜 127上を覆うカバー膜 128を形成す る。
詳細には、例えば PE— CVD法により、シリコン窒化膜を膜厚 30nm程度に堆積し 、カバー膜 128を形成する。
[0103] 上記のように水素拡散防止膜 127を形成することにより、ボイド 126の内壁は水素 拡散防止膜 127により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉 塞部分は、実質的にみれば、水素拡散防止膜 127の層間絶縁膜 125上の部分に比 して厚く膜材料が堆積した状態とされており、強誘電体膜 45に対する水分'水素の 堅固なブロック機能を果たすことになる。そして、カバー膜 128により、仮に前記空洞 部分の上部が開口されていたとしても、ボイド 126の部分は水素拡散防止膜 127に よりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜 45に対する側 面方向からの確実な前記ブロック機能が実現する。
[0104] 以上により、配線 124、層間絶縁膜 125、水素拡散防止膜 127、及びカバー膜 12 8からなる最上層の配線構造 130が完成する。
[0105] 以上説明したように、本例によれば、層間絶縁膜 54, 105, 125から水分や水素を 発生させることなぐボイド 55, 106, 126が発生しても強誘電体キャパシタ構造 30a , 30bには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高 い FeRAMが実現する。
[0106] なお、本例では、第 2の実施形態の装置構成に加えて、多層配線構造を構成する 配線構造のうちの最上層の配線構造 130に本発明を適用した場合について例示し たが、工程数を削減することを考慮して、以下のように実行しても良い。
(1)第 1の実施形態に加えて、配線構造 130のみに本発明を適用する。
(2)配線構造 110, 130のみに本発明を適用する。
(3)配線構造 130のみに本発明を適用する。
[0107] (1)では、強誘電体メモリキャパシタ構造 30a, 30bの層間絶縁膜 54上に第 1の実 施形態に従って水素拡散防止膜 56等を形成した後、配線構造 110の層間絶縁膜 1 05を同様に、 HDP— CVD法により、可及的にボイドが発生しない条件で形成する。 しカゝる後、上述のように配線構造 130を形成する。
[0108] (2)では、強誘電体メモリキャパシタ構造 30a, 30bの層間絶縁膜 54を例えば HD P— CVD法により、可及的にボイドが発生しない条件で形成した後、上述のように配 線構造 110, 130を順次形成する。 [0109] (3)では、強誘電体メモリキャパシタ構造 30a, 30bの層間絶縁膜 54を例えば HD P— CVD法により、可及的にボイドが発生しない条件で形成した後、配線構造 110 の層間絶縁膜 105を同様に、 HDP— CVD法により、可及的にボイドが発生しない条 件で形成する。しカゝる後、上述のように配線構造 130を形成する。
[0110] (1)〜（3)の手法でも、層間絶縁膜 54, 105, 125の全てに本発明を適用した場合 に比べれば劣るものの、高いキャパシタ特性を保持し、信頼性の高い FeRAMを実 現させることができる。
産業上の利用可能性
[0111] 本発明によれば、（第 1及び第 2の)層間絶縁膜から水分や水素を発生させることな ぐボイドが発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特 性を確実に保持し、信頼性の高!ヽ半導体装置が実現する。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体 を材料とするキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆う第 1の層間絶縁膜と、
前記第 1の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止す る第 1の水素拡散防止膜と
を含み、
前記第 1の層間絶縁膜の表層部分には第 1のボイドが発生し、前記第 1のボイドの 上部が前記第 1の層間絶縁膜の表面力 開口した状態とされており、
前記第 1の水素拡散防止膜は、前記第 1のボイドの少なくとも内壁面を覆うように形 成されて！/ヽることを特徴とする半導体装置。
[2] 前記第 1の水素拡散防止膜は、 A1酸化物， A1窒化物， Ta酸化物， Ta窒化物， Ti 酸化物，及び Zr酸ィ匕物よりなる群カゝら選ばれた 1種を材料として形成されて ヽること を特徴とする請求項 1に記載の半導体装置。
[3] 前記第 1の層間絶縁膜は、その上面が平坦化されており、
当該平坦ィ匕により前記第 1のボイドの上部が前記第 1の層間絶縁膜の表面力 開 口した状態とされて 、ることを特徴とする請求項 1に記載の半導体装置。
[4] 前記第 1の層間絶縁膜は、含有水分量の抑制された PE—TEOS— SiO力 なるこ とを特徴とする請求項 1に記載の半導体装置。
[5] 前記第 1の水素拡散防止膜を覆うように形成されたキャップ絶縁膜を更に含むこと を特徴とする請求項 1に記載の半導体装置。
[6] 前記キャパシタ構造を直接的に覆うように形成された、当該キャパシタ構造の特性 劣化を防止する第 2の水素拡散防止膜を更に含み、
前記第 2の水素拡散防止膜を介して前記キャパシタ構造を覆うように前記第 1の層 間絶縁膜が形成されて 、ることを特徴とする請求項 1に記載の半導体装置。
[7] 前記第 1のボイドの発生箇所が、前記第 1の層間絶縁膜内で隣接する前記キャパ シタ構造間の領域であることを特徴とする請求項 1に記載の半導体装置。
[8] 前記第 1の水素拡散防止膜の上方に形成された配線と、
前記配線を覆う第 2の層間絶縁膜と、
前記第 2の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止す る第 2の水素拡散防止膜と
を更に含み、
前記第 2の層間絶縁膜の表層部分には第 2のボイドが発生し、前記第 2のボイドの 上部が前記第 2の層間絶縁膜の表面力 開口した状態とされており、
前記第 2の水素拡散防止膜は、前記第 2のボイドの少なくとも内壁面を覆うように形 成されて!/、ることを特徴とする請求項 1に記載の半導体装置。
[9] 前記キャパシタ構造の上方に各配線部が複数層に積層されてなる多層配線構造 が形成されており、前記各配線部のうちの少なくとも 1層が前記配線とされていること を特徴とする請求項 8に記載の半導体装置。
[10] 前記第 2の層間絶縁膜は、含有水分量の抑制された PE— TEOS— SiO力もなるこ とを特徴とする請求項 9に記載の半導体装置。
[11] 半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体 を材料とするキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成された配線と、
前記配線を覆う層間絶縁膜と、
前記層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する水素 拡散防止膜と
を含み、
前記層間絶縁膜の表層部分にはボイドが発生し、前記ボイドの上部が前記層間絶 縁膜の表面から開口した状態とされており、
前記水素拡散防止膜は、前記ボイドの少なくとも内壁面を覆うように形成されている ことを特徴とする半導体装置。
[12] 前記キャパシタ構造の上方に各配線部が複数層に積層されてなる多層配線構造 が形成されており、前記各配線部のうちの少なくとも 1層が前記配線とされていること を特徴とする請求項 11に記載の半導体装置。
[13] 前記層間絶縁膜は、含有水分量の抑制された PE— TEOS— SiO力もなることを特 徴とする請求項 11に記載の半導体装置。
[14] 半導体基板の上方に、下部電極と上部電極とにより強誘電体を材料とするキャパシ タ膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆うように第 1の層間絶縁膜を形成する工程と、
前記第 1の層間絶縁膜の表層部分に発生した第 1のボイドの上部を、前記第 1の層 間絶縁膜の表面力 開口させる工程と、
前記第 1の層間絶縁膜上に、前記第 1のボイドの少なくとも内壁面を覆うように、前 記キャパシタ構造の特性劣化を防止する第 1の水素拡散防止膜を形成する工程と を含むことを特徴とする半導体装置の製造方法。
[15] 前記第 1の水素拡散防止膜を、 A1酸化物， A1窒化物， Ta酸化物， Ta窒化物， Ti 酸化物，及び Zr酸ィ匕物よりなる群カゝら選ばれた 1種を材料として形成することを特徴 とする請求項 14に記載の半導体装置の製造方法。
[16] 前記第 1の水素拡散防止膜を、 MO— CVD法により形成することを特徴とする請求 項 15に記載の半導体装置の製造方法。
[17] MO— CVD法により下層を成膜する工程と、スパッタ法により上層を成膜する工程 とを任意の順序で行って、前記第 1の水素拡散防止膜を形成することを特徴とする請 求項 15に記載の半導体装置の製造方法。
[18] 前記第 1のボイドの上部を前記第 1の層間絶縁膜の表面力 開口させる工程では、 前記第 1の層間絶縁膜の上面を平坦化し、当該平坦化により前記第 1のボイドの上 部が前記第 1の層間絶縁膜の表面から開口した状態とすることを特徴とする請求項 1
4に記載の半導体装置の製造方法。
[19] 前記第 1の層間絶縁膜を、含有水分量の抑制された PE— TEOS— SiOにより形成 することを特徴とする請求項 14に記載の半導体装置の製造方法。
[20] 前記第 1の水素拡散防止膜を覆うようにキャップ絶縁膜を形成する工程を更に含む ことを特徴とする請求項 14に記載の半導体装置の製造方法。
[21] 前記第 1の層間絶縁膜を形成する前に、前記キャパシタ構造を直接的に覆うように 、当該キャパシタ構造の特性劣化を防止する第 2の水素拡散防止膜を形成する工程 を更に含み、
前記第 2の水素拡散防止膜を介して前記キャパシタ構造を覆うように前記第 1の層 間絶縁膜を形成することを特徴とする請求項 14に記載の半導体装置の製造方法。
[22] 前記第 1のボイドの発生箇所が、前記第 1の層間絶縁膜内で隣接する前記キャパ シタ構造間の領域であることを特徴とする請求項 14に記載の半導体装置の製造方 法。
[23] 前記第 1の水素拡散防止膜の上方に配線を形成する工程と、
前記配線を覆うように、第 2の層間絶縁膜を形成する工程と、
前記第 2の層間絶縁膜の表層部分に発生した第 2のボイドの上部を、前記第 2の層 間絶縁膜の表面力 開口させる工程と、
前記第 2の層間絶縁膜上に、前記第 2のボイドの少なくとも内壁面を覆うように、前 記キャパシタ構造の特性劣化を防止する第 2の水素拡散防止膜を形成する工程と を更に含むことを特徴とする請求項 14に記載の半導体装置の製造方法。
[24] 前記キャパシタ構造の上方に各配線部が複数層に積層されてなる多層配線構造 を形成するに際して、前記各配線部のうちの少なくとも 1層を前記配線とすることを特 徴とする請求項 23に記載の半導体装置の製造方法。
[25] 前記第 2の層間絶縁膜を、含有水分量の抑制された PE— TEOS— SiOにより形成 することを特徴とする請求項 23に記載の半導体装置の製造方法。
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