CN100334736C - 半导体器件及其制造方法 - Google Patents

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Abstract

形成第一层间绝缘膜，然后在其上形成SiO2覆盖膜，并通过进行热处理去除第一层间绝缘膜和SiO2覆盖膜中的湿气。然后，在SiO2覆盖膜上形成Al2O3膜。随后，在氧化气氛中在Al2O3膜上进行热处理，从而加速其表面的氧化。然后，在Al2O3膜上，形成并图形化铂膜、PLZT膜和IrO2膜，从而形成包括上电极、容量绝缘膜和下电极的铁电电容器。

Description

半导体器件及其制造方法
相关申请
本申请基于并要求于2004年1月28日申请的在先日本专利申请号No.2004-020173的优先权，其全部内容在此引入以供参考。
发明背景
技术领域
本发明涉及一种适用于铁电存储器的半导体器件及其制造方法。
背景技术
闪存和铁电存储器作为非易失性存储器为人们所知，该存储器即使在关掉电源之后仍能够存储信息。
在闪存中，悬浮栅嵌入绝缘栅场效应晶体管(IGFET)的栅绝缘膜中，从而通过在悬浮栅中积累代表所存储的数据的电荷，来存储数据。为了写和擦除数据，必须使隧道电流流过绝缘膜，这需要相对高的电压。
与此相反，在铁电存储器中，通过利用铁电物质的磁滞特性来存储数据。铁电电容器在一对电极之间具有一层铁电膜作为电容器电介质，该铁电电容器随两个电极之间施加的电压而产生极化作用，而且即使在移除施加的电压之后该铁电电容器仍具有自发的极化作用。当施加电压的极性反向时，自发极化作用的极性也反向。对这种自发极化作用的探测能够读出数据。该铁电电容器与闪存相比，能够工作在低压下并以较低的功耗及高速度对其进行写入。
图6A和6B是FRAM存储单元的示例的电路图。图6A所示的结构是2T/2C型，其使用了两个晶体管Ta和Tb和两个电容器Ca和Cb以存储一位数据，而且现在通常使用这种类型的存储器。在这种类型的存储器中，进行这种求补运算：即将数据“1”或“0”存储在一个电容器Ca中并且将相反的数据(reverse data)存储在另一个电容器Cb中。这种结构不受工艺中变化的影响，但其单元面积为图6B所示的1T/1C型的单元面积的两倍。
图6B所示的1T/1C型结构中使用了一个晶体管T1或T2和一个电容器Ca或Cb用于存储一位数据。这种结构与DRAM中的一样，从而该结构具有小的单元面积，而且能够进行高度集成。
然而，为了判断从存储单元中读出的电荷是否代表数据“1”或数据“0”，必须设置一个参考电压。每次读出数据时，产生参考电压的参考单元极化作用反向，而且由于疲劳，该参考单元比存储单元会更早退化。此外，对于1T/1C类型的存储器，其判断裕度变得比2T/2C类型更窄，其易受工艺中变化的影响。因此，这种类型的存储器还不能投入实际应用。
下面，将描述用于制造半导体器件的传统方法，其适于制造如图6A和图6B所示的FRAM。
FRAM的铁电膜是由比如锆钛酸铅(PZT)、掺有镧的PZT(PLZT)等PZT基材料，或者由比如SrBi2Ta2O9(SBT，Y1)、SrBi2(Ta，Nb)2O9(SBTN，YZ)等铋分层结构化合物形成。
通常使用溶胶-凝胶法(sol-gel)或溅射法来作为形成铁电膜的方法。通过采用这些方法，在下电极上形成非晶相铁电膜，然后通过热处理，使铁电膜结晶成钙钛矿型结构的晶体。
由于在氧化气氛中进行铁电膜的结晶化，因此电容器电极是由比如铂、或IrO2、SrRuO3、La0.05Sr0.05CoO3等即使在氧化后仍具有导电性的贵金属形成。
由于铁电膜的薄膜品质易受到下电极膜结晶化的影响，因此为了获得高度可靠的铁电电容器，必须形成具有高定向性的下电极膜。传统方法中，一种方法是在堆栈结构中形成下电极，在该堆栈结构中，在层间绝缘膜上依次形成钛(Ti)和铂(Pt)。在这种方法中，在铂膜之下形成钛膜的原因是为了提高层间绝缘膜和铂膜之间的粘合性。当没有形成钛膜时，在形成铂膜之后的步骤中，铂膜很可能从层间绝缘膜上脱落。
一般通过溅射方法形成铂膜，其中如果形成薄膜的温度增加，则铂膜与钛膜起反应，从而导致铂膜不沿<111>方向强烈自定向，而是随机定向。为此，将薄膜形成温度设置为室温。
然而，在室温下形成的铂膜的晶粒尺寸较小，大约为20nm，并且晶体处于针状晶体状态。在这种情况下，需要增大铂膜的的晶粒以变成柱状晶体，从而进一步提高铁电电容器的特性。
因此，一种使用氧化钛(TiO2)膜取代钛膜的方法已被研究，以在高温下形成具有强定向的铂膜。当使用TiO2膜时，铂膜和TiO2膜的反应得到抑制。从而可以在大约500℃的高温下形成铂膜，并且因此晶体沿<111>方向强定向，从而可以获得由晶粒尺寸为100nm至150nm的的柱状晶体所组成的铂膜。
然而，当在已进行除气处理的层间绝缘膜上形成TiO2膜时，则TiO2膜结晶化会退化。然后，这引起了提高铂膜结晶化能力的下降，从而导致了铂膜上铁电膜结晶化的不充分提高。由此，就不能获得高可靠性。除气处理是去除层间绝缘膜中湿气、氢等的处理。由于铁电膜是一层薄膜，其非常易于被还原(reduce)，随着铁电膜的还原，铁电电容器的特性明显退化，除非在铁电电容器的形成之前已经进行了上述除气处理。因此，即使在使用TiO2膜时，也不能获得充分的特性。
此外，在专利文献1(日本专利申请公开号No.2002-289793)中也公开了一种改进下电极膜结晶化的方法。在专利文献1公开的方法中，在已进行了除气处理的层间绝缘膜上形成SiO2膜，并且在其上形成钛膜。接下来对钛膜进行热氧化使其变成氧化钛膜，而且在其上形成将成为铁电电容器下电极的铂膜。依照这种方法，改进了铂膜的结晶化。
然而采用这种传统方法，在钛膜形成过程中由于腔室中的湿气(水的部分压力)，钛膜的定向会改变。换句话说，钛膜的定向会受到基底SiO2膜中湿气的影响。因此，就不能说钛膜的定向具有充分的稳定性。
在专利文献1中，也公开了一种在层间绝缘膜上在低温下以无定形状态形成Al2O3的方法，该层间绝缘膜已进行了除气处理并在其上形成一层钛膜。依照这种传统方法，无定形状态的Al2O3膜不会受到包含在层间绝缘膜中的湿气的影响，从而稳定地改善了铂膜的结晶化。此外，通过钛膜的沉积和氧化这两个工序减少了处理工序的数量。
然而，即使在Al2O3膜上形成铂膜的方法中，当将该方法应用到1T/1C类型的铁电存储器时获得了稳定的特性，但也不能说铂膜的结晶化就是充分的，从而局部形成具有少量切换电荷的单元，导致了难于保证充分的可靠性。
在日本专利申请公开号No.2002-289793中也公开了先前技术。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，该半导体器件通过增加构成下电极晶体的定向性，能够获得高可靠性。
本发明人经过认真研究，以解决上述问题，从而提出了如下所述的各种方案。
在根据本发明的半导体器件中，在具有平面化表面的层间绝缘膜上形成一层氧化硅膜。在氧化硅膜上形成氧化铝膜。此外，在氧化铝膜上形成平面结构类型的铁电电容器，所述铁电电容器的下电极的整个下表面都与所述氧化铝膜接触。
在根据本发明制造半导体器件的第一种方法中，在半导体基底之上形成层间绝缘膜，然后平面化层间绝缘膜的表面。接下来，在层间绝缘膜上形成氧化硅膜。随后，加热氧化硅膜和层间绝缘膜，以从氧化硅膜和层间绝缘膜去除湿气。其后，在氧化硅膜之上形成氧化铝膜。然后，在氧化铝膜之上形成铁电电容器。
在根据本发明制造半导体器件的第二种方法中，在半导体基底之上形成层间绝缘膜，然后平面化层间绝缘膜的表面。接下来，在层间绝缘膜上形成氧化铝膜。随后，在氧化气氛中加热氧化铝膜。然后，在氧化铝膜之上形成铁电电容器。
附图说明
图1为示出了通过根据本发明的一个实施例的方法，所制造的铁电存储器的存储单元阵列结构的电路图；
图2A至2G为以工序顺序示出了根据本发明的第一实施例用于制造铁电存储器的方法的剖面图；
图3A至图3C为以工序顺序示出了根据本发明的第二实施例用于制造铁电存储器的方法的剖面图。
图4示出了每个样品的铂(222)峰的积分强度图；
图5示出了每个样品的FWHM(在最大值一半处的全部宽度)图；以及
图6A至6B为示出了FRAM的存储单元的示例的电路图。
具体实施方式
下面将参照附图具体描述本发明的实施例。图1为示出了通过关于本发明实施例的方法所制造的铁电体存储器(半导体器件)的存储单元阵列结构的电路图。
这种存储单元阵列设置沿一个方向延伸的多个位线3和沿与位线3的延伸方向相垂直的方向延伸的多个字线4和板线(plate line)5。此外，以与这些位线3、字线4和板线5构成的网格相匹配的方式，以阵列形式排列根据本实施例的铁电体存储器的多个存储单元。在每个存储单元中，设置一铁电电容器1和一MOS晶体管2。
MOS晶体管2的栅连接至字线4。此外，MOS晶体管2的一个源极/漏极连接至位线3，并且另一个源极/漏极连接至铁电电容器1的一个电极。此外，铁电电容器1的另一个电极与板线5连接。需要指出，沿与字线4和板线5的延伸方向相同的方向上并排排列的多个MOS晶体管2共享每个字线4和板线5。类似的，沿与位线3的延伸方向相同的方向上并排排列的多个MOS晶体管2共享每个位线3。字线4和平线5的延伸方向和位线3的延伸方向分别被称为行向和列向。
在由此构成的铁电存储器的存储单元阵列中，依照位于铁电电容器1中的铁电膜的极化状态存储数据。
第一实施例
下面将描述本发明的第一实施例。然而，为方便起见，这里结合铁电体存储器的制造方法来描述铁电体存储器的剖面结构。图2A至图2G以工序顺序示出了根据本发明的第一实施例用于制造铁电体存储器(半导体器件)的方法的剖面图。
在本实施例中，如图2A所示，首先在硅基底11的表面上形成元件隔离绝缘膜12。然后，将杂质有选择的分别注入预定的有源区(晶体管形成区域)，以形成阱(未给出)。硅基底11的导电类型可以是p型，也可以是n型。随后，在有源区中形成LDD结构的CMOS晶体管13。之后，通过CVD方法形成覆盖CMOS晶体管13的抗氧化膜14。形成一层SiON膜作为抗氧化膜14，其厚度为例如200nm。随后，在抗氧化膜14上，通过CVD方法形成厚度为比如600nm的SiO2膜15。该抗氧化膜14和SiO2膜15构成了第一层间绝缘膜16。需要指出，当形成SiO2膜15时，例如，采用TEOS(原硅酸四乙酯)作为反应气体。
下面，如图2B所示，从顶部通过化学机械研磨(CMP)对SiO2膜15进行抛光，以使其平面化，从而使第一层间绝缘膜16的厚度相对于其与元件隔离绝缘膜12的界面为例如785nm。
随后，如图2C所示，通过CVD方法在SiO2膜15上形成SiO2覆盖膜17(氧化硅膜)。在这种情况下例如可使用TEOS作为反应气体。此外，SiO2覆盖膜17的厚度优选是300nm或更小，并可将其设置为例如100nm。其后，在氮气气氛中在650℃下进行30分钟退火，从而对第一层间绝缘膜16和SiO2覆盖膜17进行充分的除气(脱水)。需要指出，在这种情况下优选的将热处理温度设置为650℃或更低。这是由于如果热处理温度超过650℃，由于应力，转换电荷量将会减少。
其后，通过高频溅射方法在SiO2覆盖膜17上形成Al2O3膜18。Al2O3膜18的厚度是例如20nm。在这种情况下薄膜的形成条件如表1所示。
表1
  气压   氩气流速   RF功率   时间
  0.7Pa   20sccm   2.0kW   40秒
其后，使用RTA装置在氧气气氛中在650℃下进行60秒热处理，使Al2O3膜18的表面充分热氧化，从而避免过量的铝存在于Al2O3膜18的表面上。在这种加热处理中，优选的设置其温度为不超过在第一层间绝缘膜16和SiO2覆盖膜17上已进行的除气时的温度。这是由于如果进行热处理的温度高于该温度，则随后在Al2O3膜18上所形成的铂膜的结晶化就会降低。可以理解这是由于当在高温下对Al2O3膜18上进行热处理时，湿气就会从第一层间绝缘膜16和SiO2覆盖膜17逸出并继续包含在Al2O3膜18中。此外，在这种加热处理中，可以使用典型的加热炉。
下面，如图2E所示，通过溅射方法在Al2O3膜18上形成将成为铁电电容器的下电极的铂膜19(下电极膜)。铂膜19的厚度例如是150nm。在这种情况下薄膜形成的条件如表2所示。
表2
  氩气压力   DC功率   时间   温度
  0.6Pa   0.5kW   180秒   450℃
随后，与图2E所示类似，通过溅射方法在铂膜19上以非晶相形成将成为铁电电容器的容量绝缘膜的PLZT(铁电)膜20。PLZT膜20的厚度例如是150nm。在这种情况下薄膜形成条件如表3所示。
表3
    氩气压力     RF功率     时间
    0.7Pa     1.0kW     260秒
其后，在氧气浓度为2.5vol％的氧气和氩气的混合气体中从室温以125℃/sec的升温速度在585℃下进行90秒快速热处理。在上述反应气体中在低温下的进行热处理使PLZT膜20结晶，从而使PLZT膜20的晶体优选以预期的<111>方向定向。
随后，与图2E中所示相类似，通过溅射方法在PLZT膜20上形成将成为铁电电容器的上电极的氧化铬(IrO2)膜21(上电极膜)。IrO2膜21的厚度例如是200nm。在这种情况下薄膜形成的条件如表4所示。
表4
  气压   氩气流速   氧气流速   DC功率   时间
  0.8Pa   100sccm   63sccm   2.0kW   30秒
在这里使用传导性氧化物IrO2作为上电极膜的原因是抑制PLZT膜20的氢感应(hydrogen-induced)退化，但也可以使用铂膜、ScRuO3(SRO)膜等等作为上电极膜。然而，由于铂具有关于氢分子的催化作用，铂很可能产生氢基，并且这样就会还原和退化PLZT膜20。因此，就不能说使用铂不是优选的。与此相反，IrO2和SRO不具有催化作用，这样就很难产生氢基并且很难产生PLZT膜20的氢感应退化。
下面，在氧气浓度为1vol％的氧气和氩气的混合气体中以125℃/sec的升温速度在725℃下进行20秒的快速热处理。如上面所述，当在585℃的低温下进行PLZT膜20的结晶化时，PLZT膜20中的晶体就以<111>方向定向。通过在氧气中在该PLZT膜20上进一步进行热处理，得以补充PLZT膜20的晶格中的氧不足并强化(densified)PLZT膜20。
需要指出，如果在IrO2膜21形成之前进行用于强化PLZT膜20的热处理，则存在于PLZT膜20中的大量气泡就会聚集在一个地方。当从表面看时这种状态呈现这样的外观，即有小孔出现在PLZT膜20的晶界部分中。因此，在形成IrO2膜21之前进行用于强化PLZT膜20的热处理就不是优选的。与此相反，如在该实施例中在形成IrO2膜21之后进行的用于强化PLZT膜20的热处理防止了PLZT膜20的表面粗糙，从而使PLZT膜20的表面变得平滑，导致了PLZT膜20和IrO2膜21之间接触面非常高的平滑度。因此，可以想象该接触面处可能出现的缺陷也减少。进一步的，在热处理中，具有高气压的铅(Pb)和PbO会从PLZT膜20释放出来，但对于该实施例，其中在热处理中PLZT膜20覆盖了IrO2膜21，也提供了防止铅的等的解吸附作用的功效。
在PLZT膜20的强化之后，在IrO2膜21上形成具有铁电电容器的上电极的图形的抗蚀图(未示出)，并使用抗蚀图作为掩膜对IrO2膜21进行蚀刻。结果，如图2F所示，从IrO2膜21中获得上电极24。接下来，除去该抗蚀图并形成具有铁电电容器的容量绝缘膜的图形的新的抗蚀图(未示出)，并使用抗蚀图作为掩膜对PLZT膜20进行蚀刻。结果，如图2F所示，从PLZT膜20获得容量绝缘膜23。进一步的，除去抗蚀图，形成具有铁电电容器的下电极的图形的新的抗蚀图(未示出)，并使用抗蚀图作为掩膜对铂膜19和Al2O3膜18进行蚀刻。结果，如图2F所示，从铂膜19获得下电极22，从而形成铁电电容器。
随后，如图2G所示，通过溅射方法在整个表面上形成易于捕捉氢PLZT膜作为保护膜25，以保护由PLZT形成的容量绝缘膜23的氢化，其易于受氢还原的影响。保护膜25的厚度例如是50nm。其后，通过CVD方法在整个表面上形成SiO2膜26作为第二层间绝缘膜。SiO2膜26的厚度例如是1500nm。随后，通过CMP使SiO2膜26平面化。
随后，使用具有预定图样的抗蚀图(未示出)作为掩膜，通过干法蚀刻在SiO2膜26、保护膜25、SiO2覆盖膜17、SiO2膜15和抗氧化膜14中形成接触孔27，该接触孔27到达CMOS晶体管的源极/漏极扩散层上的硅化物层。
接下来，除去抗蚀图并在接触孔27中形成钛膜和锡膜作为粘附层，并且其后进一步埋置钨膜。然后，在导电膜上进行CMP以在接触孔27中留下由粘附层和钨膜构成的导电塞28。
随后，使用具有预定图形的另一个抗蚀图(未示出)作为掩膜，通过干法蚀刻在SiO2膜26和保护膜25中形成到达上电极24的接触孔30和到达下电极22的接触孔29。
其后，除去抗蚀图，并且在SiO2膜26上形成包括与扩散层连接的部分的铝导线31，其中扩散层构成CMOS晶体管和上电极24等。
然后，尽管没有示出，但还要进行层间绝缘膜的形成、接触塞的形成和自底部起第二层及其后中导线的形成等。然后，例如，形成由TEOS氧化物膜和SiN膜构成的覆盖膜以完成具有铁电电容器的铁电存储器。
根据上述第一实施例，由于在Al2O3膜18形成之前在第一层间绝缘膜16上形成SiO2覆盖膜17，因此进一步提高了Al2O3膜18的平滑度并进一步提高了其上形成的铂膜19的结晶化。此外，由于在Al2O3膜18形成之后进行热处理以防止过量的铝存在于Al2O3膜18之上，因此该处理进一步改进了铂膜19的结晶化。这导致了高可靠性。另外，在铂膜19和Al2O3膜18之间存在极好的粘附性，这就消除了在钛膜上形成铂膜19的必要。因此，即使在高温下形成的铂膜19在定向上也决不会退化，并由晶粒大小为大约100nm至大约150nm的的柱形晶体形成铂膜19。
指出的是，在第一实施例中可以省略Al2O3膜18形成之后的热处理。而且在这种情况下，由于SiO2覆盖膜17的存在可以获得高可靠性。
第二实施例
下面将描述本发明的第二实施例。这里，为方便起见，这里也结合铁电存储器的制造方法描述铁电存储器的剖面结构。图3A至图3C是以工序顺序示出了根据本发明的第二实施例用于制造铁电存储器(半导体器件)的方法的剖面示意图。
在第二实施例中，如图3A所示，如在第一实施例中的，形成由抗氧化膜14和SiO2膜15构成的第一层间绝缘膜16，并且其后在氮气气氛中在650℃下进行30分钟的退火，从而如在第一实施例中，对第一层间绝缘膜16进行充分的除气(脱水)。指出的是，在这种情况下如在第一实施例中，优选将热处理温度设置为650℃或更低。然后在SiO2覆盖膜15上形成Al2O3膜18而不形成SiO2覆盖膜17。
其后，如在第一实施例中的，使用RTA装置在氧气中在650℃下进行60秒钟的热处理，使Al2O3膜18的表面受到充分的热氧化，从而避免过量的铝存在于Al2O3膜18的表面上。
下面，如图3B所示，如在第一实施例中，在Al2O3膜18上依次形成铂膜19(下电极膜)、PLZT膜20和IrO2膜21，并在IrO2膜21形成之后进一步进行热处理以强化PLZT膜20。
然后，如图3C所示，以及如在第一实施例中，对IrO2膜21、PLZT膜20、铂膜19和Al2O3膜18进行图形化以形成铁电电容器。
其后，通过类似于第一实施例中的工序，就完成了具有铁电电容器的铁电存储器。
在上述第二实施例中，由于没有形成SiO2膜17，但在Al2O3膜18形成之后进行热处理以防止过量的铝存在于Al2O3膜18的表面之上，从而改进了铂膜19的结晶化，导致了高可靠性。
下面，将说明由本发明人实际得到的实验结果。
以下面的方式进行实验。首先，在半导体基底上形成CMOS晶体管，并通过CVD形成覆盖CMOS晶体管的层间绝缘膜。然后，平面化层间绝缘膜的表面，并进行如表5所示的处理。在氧化硅(SiO2覆盖膜)膜的形成中，形成厚度为100nm的氧化硅膜。在氧化硅膜(包括层间绝缘膜)的热处理中，在氮气中在650℃下进行30分钟的热处理。在氧化铝(Al2O3膜)膜的形成中，形成厚度为20nm的氧化铝膜。在氧化铝膜的热处理中，使用RTA装置在氧气中在650℃下进行60秒钟的热处理。在它们上面形成铂膜，并检测铂膜的结晶化。
表5
样品标号   1   2   3   4   5
氧化硅膜的形成   无   无   无   有   有
氧化硅膜的热处理   有   有   有   有   有
氧化铝膜的形成   有   有   有   有   有
氧化铝膜的热处理   无   有   有   无   有
在结晶化的检测中，通过X射线衍射方法检测每个样品铂(222)峰的积分强度。检测点位于晶片的中间部分和周围部分。此外，关于晶片的中间部分，对于铂(222)峰进行摇摆曲线(rocking curve)测量以测量该峰的FWHM(半峰宽)。越高的积分强度表示铂的晶体越均匀，表明极好的结晶化。此外，较小的FWHM(半峰宽)表示铂的晶体是均一的，表明极好的结晶化。这些结果在图4和图5中给出。
如图4和图5所示，由于氧化铝膜上热处理的实施，与通过传统方法生产的样品1相比，样品2和样品3具有高积分强度及低FWHM(半峰宽)。这表明在结晶化上样品2和样品3比样品1更优良。需要指出的是对样品2和样品3进行了同样的处理，而这是为了检测重复性。
此外，在样品4中，在氧化铝膜上没有进行热处理，在样品4中形成有氧化硅膜并且样品4与样品1相比具有高积分强度和低FWHM(半峰宽)，表现出了极好的结晶化。
进一步的，样品5，其中形成有氧化硅膜并且在氧化铝膜上进行热处理，这样由于增强效应，该样品5具有非常高的积分强度和非常低的FWHM(半峰宽)，表现出了极好的结晶化。
注意如图4所示，中间部分的X射线衍射强度比周围部分的要弱，并且这可认为是由于铂膜的周围部分较厚引起的。
进一步的，除了将氧化铝膜热处理温度设置在750℃之外，通过进行与样品2和样品3所进行的同样的处理，本发明人生产出另一种样品，并检测该样品的结晶化，从而获得该样品优于样品1但略逊于样品2和样品3的结果。可以认为这是由于氧化铝膜的热处理温度比氧化硅膜热处理温度高，从而在氧化铝膜的热处理过程中出现的除气的原因。
请注意本发明不受上述实施例的限制。比如，除了PZT、PLZT之外，可以使用SBT、SBTN等等作为铁电材料。此外，用于形成铁电膜的方法不限于MOCVD方法，也可以使用比如sol-gel方法、溅射方法等等其它薄膜形成方法。并且，不但可以形成堆栈结构类型而且可以形成平面结构类型作为铁电电容器。
此外，应用于本发明的半导体器件不限于上述铁电存储器，并且本发明适用于具有铁电电容器的元件。例如，本发明也适用于动态随机存取存储器(DRAM)等等。
根据本发明，当形成铁电电容器的下电极时，氧化铝膜位于铁电电容器之下的状态，也就是，可以引入铁电电容器的基膜，从而使下电极具有极好的定位。因此，可以提高铁电电容器的可靠性。
本发明的实施例应被视为本发明的示例，而不是对本发明进行限制，并且以与本发明的权利要求等同的方式和其范围内的所有变化应包含在本发明之中。本发明可以其他不脱离本发明的构思或基本特征的特殊形式实施。

Claims (8)

1、一种半导体器件，包括：
一层间绝缘膜，其具有平面化的表面；
一氧化硅膜，其形成于所述层间绝缘膜上；
一氧化铝膜，其形成于所述氧化硅膜上；以及
一平面结构类型的铁电电容器，其形成于所述氧化铝膜上，所述铁电电容器的下电极的整个下表面都与所述氧化铝膜接触。
2、如权利要求1所述的半导体器件，其中，所述铁电电容器具有包括铂膜的下电极。
3、如权利要求1所述的半导体器件，还包括连接至所述铁电电容器的晶体管。
4、一种半导体器件的制造方法，包括下列步骤：
在半导体基底上形成层间绝缘膜；
平面化层间绝缘膜的表面；
在层间绝缘膜上形成氧化硅膜；
加热氧化硅膜和层间绝缘膜，以去除氧化硅膜和层间绝缘膜中的湿气；
在该氧化硅膜上形成氧化铝膜；以及
在该氧化铝膜上形成铁电电容器。
5、如权利要求4所述的半导体器件的制造方法，进一步包括：在所述形成氧化铝膜的步骤和所述形成铁电电容器的步骤之间，在氧化气氛中加热氧化铝膜的步骤。
6、如权利要求4所述的半导体器件的制造方法，其中，氧化硅膜的厚度是300nm或更小。
7、如权利要求5所述的半导体器件的制造方法，其中，在所述加热氧化硅膜和层间绝缘膜的步骤中，热处理温度是650℃或更低。
8、如权利要求5所述的半导体器件的制造方法，其中，在所述加热氧化铝膜的步骤中的热处理温度不高于在所述加热氧化硅膜和层间绝缘膜的步骤中的热处理温度。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4771681B2 (ja) * 2004-11-05 2011-09-14 ダイハツ工業株式会社 貴金属含有耐熱性酸化物の製造方法
JP2006344783A (ja) * 2005-06-09 2006-12-21 Fujitsu Ltd 半導体装置及びその製造方法
JP2007165350A (ja) 2005-12-09 2007-06-28 Fujitsu Ltd 半導体装置の製造方法
JP2007180191A (ja) 2005-12-27 2007-07-12 Fujitsu Ltd 膜厚測定方法および半導体装置の製造方法
JP4605056B2 (ja) * 2006-03-14 2011-01-05 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
KR100876838B1 (ko) * 2006-04-21 2009-01-07 주식회사 하이닉스반도체 집적회로
US8901704B2 (en) * 2006-04-21 2014-12-02 SK Hynix Inc. Integrated circuit and manufacturing method thereof
JP5272432B2 (ja) * 2008-02-15 2013-08-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5556059B2 (ja) * 2009-05-28 2014-07-23 富士通セミコンダクター株式会社 半導体装置の製造方法
US8329533B2 (en) * 2010-05-17 2012-12-11 Chingis Technology Corporation Stacked capacitor for double-poly flash memory
JP5845866B2 (ja) 2011-12-07 2016-01-20 富士通セミコンダクター株式会社 半導体装置の製造方法
KR102428659B1 (ko) * 2015-08-24 2022-08-04 삼성전자주식회사 반도체 소자의 제조 방법
JP2021048193A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US11114153B2 (en) * 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19630110A1 (de) * 1996-07-25 1998-01-29 Siemens Ag Schichtaufbau mit einer ferroelektrischen Schicht und Herstellverfahren
EP0837496A2 (en) * 1996-10-08 1998-04-22 Ramtron Corporation Reduction of undesired moisture retention in dielectric films to avoid subsequent H2 out-diffusion
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement
JP2002289793A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体装置及びその製造方法
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
CN1501502A (zh) * 2002-11-13 2004-06-02 ���µ�����ҵ��ʽ���� 半导体器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234361B1 (ko) * 1996-06-17 1999-12-15 윤종용 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법
KR100485409B1 (ko) * 1996-07-25 2005-06-16 지멘스 악티엔게젤샤프트 강유전체층을가진층구조물및이의제조방법
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
JPH1187650A (ja) * 1997-09-08 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP3331334B2 (ja) * 1999-05-14 2002-10-07 株式会社東芝 半導体装置の製造方法
US6399521B1 (en) 1999-05-21 2002-06-04 Sharp Laboratories Of America, Inc. Composite iridium barrier structure with oxidized refractory metal companion barrier and method for same
KR100362198B1 (ko) * 1999-12-28 2002-11-23 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법
KR100351056B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 선택적 금속산화막 형성단계를 포함하는 반도체 소자의 제조방법
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2002176149A (ja) * 2000-09-28 2002-06-21 Sharp Corp 半導体記憶素子およびその製造方法
JP2002217381A (ja) * 2000-11-20 2002-08-02 Toshiba Corp 半導体記憶装置及びその製造方法
JP3581114B2 (ja) * 2001-06-27 2004-10-27 シャープ株式会社 拡散防止膜およびその製造方法および半導体記憶素子およびその製造方法
JP4280006B2 (ja) * 2001-08-28 2009-06-17 パナソニック株式会社 半導体装置
JP2003086776A (ja) * 2001-09-10 2003-03-20 Fujitsu Ltd 半導体装置及びその製造方法
KR20030028044A (ko) * 2001-09-27 2003-04-08 삼성전자주식회사 강유전체 메모리 소자 및 그 제조방법
JP3657925B2 (ja) * 2002-06-17 2005-06-08 株式会社東芝 半導体装置及びその製造方法
JP3833580B2 (ja) * 2002-06-20 2006-10-11 富士通株式会社 半導体装置の製造方法
KR100504693B1 (ko) * 2003-02-10 2005-08-03 삼성전자주식회사 강유전체 메모리 소자 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19630110A1 (de) * 1996-07-25 1998-01-29 Siemens Ag Schichtaufbau mit einer ferroelektrischen Schicht und Herstellverfahren
EP0837496A2 (en) * 1996-10-08 1998-04-22 Ramtron Corporation Reduction of undesired moisture retention in dielectric films to avoid subsequent H2 out-diffusion
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement
JP2002289793A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体装置及びその製造方法
CN1501502A (zh) * 2002-11-13 2004-06-02 ���µ�����ҵ��ʽ���� 半导体器件及其制造方法

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