KR19990005474A - 강유전체 캐패시터 및 그 제조 방법 - Google Patents

강유전체 캐패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR19990005474A
KR19990005474A KR1019970029672A KR19970029672A KR19990005474A KR 19990005474 A KR19990005474 A KR 19990005474A KR 1019970029672 A KR1019970029672 A KR 1019970029672A KR 19970029672 A KR19970029672 A KR 19970029672A KR 19990005474 A KR19990005474 A KR 19990005474A
Authority
KR
South Korea
Prior art keywords
thin film
ferroelectric
polysilicon
tio
film
Prior art date
Application number
KR1019970029672A
Other languages
English (en)
Other versions
KR100248810B1 (ko
Inventor
백용구
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019970029672A priority Critical patent/KR100248810B1/ko
Publication of KR19990005474A publication Critical patent/KR19990005474A/ko
Application granted granted Critical
Publication of KR100248810B1 publication Critical patent/KR100248810B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Abstract

본 발명은 하부전극을 귀금속인 백금이나 전도성 산화막인 RuO2나 Iro2대신에 기존에 사용하고 있는 폴리실리콘을 사용하는 강유전체 캐패시터 구조에 관한 것으로, 종래의 기술보다 공정을 단순화 할 수 있으며, 미세 패터닝도 용이하게 할 수 있어 소자의 집적도도 향상시킬 수 있고, 강유전체 박막 PZT[(Pb,Zr)TiO3] 또는 SBT(SrBi2Ta2O9)의 결정화는 TiO2또는 Ta2O5박막을 결정화 핵으로 이용하여 소자의 분극 특성을 개선하는 것이다.

Description

강유전체 캐패시터 및 그 제조 방법
본 발명은 강유전체 캐패시터 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자인 FRAM(ferroelectric RAM)은 전원이 꺼진 상태에서도 저장된 정보가 손실되지 않고 랜덤(random)하게 데이터를 억세스(access)할 수 있다. 이러한 강유전체 메모리 소자의 정보 저장 및 판독을 캐패시터의 유전체 박막인 PZT[(Pb,Zr)TiO3] 또는 SBT(SrBi2Ta2O9) 강유전 박막의 분극현상 (polarization)을 이용한다. 이때 강유전 박막의 분극현상을 박막의 조성비와 결정성에 의해 그 특성이 좌우되는데, 종래에는 박막의 조성비와 결정성을 제어하기 위해 산소(O2)분위기에서 산화되지 않는 귀금속(noble metal)인 Pt 또는 전도성 산화막인 RuO2, IrO2와 같은 재료를 결정화시켜 사용한다.
그러나, 이러한 재료는 식각(etching)이 어려워 미세 가공이 어렵고, 실리콘과의 접합 및 고온에서의 열안정성에서 많은 문제점을 안고 있다. 특히 강유전체인 PZT[(Pb,Zr)TiO3] 박막에서 PbO2(혹은 PbOx)는 300℃ 이하의 낮은 온도에서 쉽게 휘발되어 조성제어에 많은 어려움을 갖고 있다.
본 발명의 목적은 종래보다 공정을 단순화 할 수 있으며, 미세 패터닝이 용이하여 집적도를 향상시키는 강유전체 캐패시터 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 강유전체인 PZT[(Pb,Zr)TiO3] 박막에서 Pb의 휘발을 억제하여 조성 제어가 용이한 강유전체 캐패시터 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 결정성 개선에 따른 소자의 분극 특성을 향상시키는 강유전체 캐패시터 및 그 제조 방법을 제공하는데 있다.
도 1은 본 발명의 일실시예에 따른 PZT[(Pb,Zr)TiO3] 강유전체 캐패시터의 단면.
도 2는 본 발명의 다른 실시예에 따른 SBT(SrBi2Ta2O9) 강유전체 캐패시터의 단면도.
도면의 주요부분에 대한 부호의 설명
20 : 도핑된 제1폴리실리콘 박막(하부전극)
31, 51 : 실리콘질화막 32 : 제1 TiO2박막
33 : PZT 박막 34 : 제2 TiO2박막
40 : 도핑된 제2 폴리실리콘 박막(상부전극)
52 : 제1 Ta2O5박막 53 : SBT 박막
54 : 제2 Ta2O5박막
상기 목적을 달성하기 위한, 본 발명의 PZT 강유전체 캐패시터는, 하부전극 및 상부전극 간의 유전물질로 강유전체를 사용하는 강유전체 캐패시터에 있어서, 하부전극을 위한 도핑된 제1 폴리실리콘 박막; 상기 폴리실리콘막 상에 차례로 적층되어 강유전체를 이루는, 실리콘질화막, 제1 TiO2박막, PZT[(Pb,Zr)TiO3] 박막, 및 제2 TiO2박막; 및 상기 제2 TiO2박막 상에 형성되는 상부전극을 위한 도핑된 제2 폴리실리콘 박막을 포함하여 이루어진다.
또한, 본 발명의 SBT 강유전체 캐패시터는, 하부전극 및 상부전극 간의 유전물질로 강유전체를 사용하는 강유전체 캐패시터에 있어서, 하부전극을 위한 도핑된 제1 폴리실리콘 박막; 상기 폴리실리콘막 상에 차례로 적층되어 강유전체를 이루는, 실리콘질화막, 제1 Ta2O5박막, SBT(SrBi2Ta2O9) 박막, 및 제2 Ta2O5박막; 및 상기 제2 TiO2박막 상에 형성되는 상부전극을 위한 도핑된 제2 폴리실리콘 박막을 포함하여 이루어진다.
바람직하게, 하부 및 상부 전극용 폴리실리콘 박막은 인(P) 또는 붕소(B)가 도핑된 폴리실리콘 박막이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
(제1실시예)
도 1은 본 발명의 일실시예에 따른 PZT[(Pb,Zr)TiO3] 강유전체 캐패시터의 단면도로서, 도 1을 참조하면, 하부전극이 인(P) 또는 붕소(B)가 도핑된 제1폴리실리콘 박막(20)으로 이루어지고, 유전체(30)는 상기 폴리실리콘막 상에 차례로 적층된 실리콘질화막(Si3N4)(31), 제1 TiO2박막(32), PZT 박막(33), 및 제2 TiO2박막(34)으로 이루어지며, 상부전극은 인(Phosphorous ,P) 또는 붕소(Boron, B)가 도핑된 제2 폴리실리콘 박막(40)으로 이루어진다.
인(P), 붕소(B)가 도핑된 제1 및 제2 폴리실리콘 박막(20, 40)의 하부 및 상부전극은 종래에 사용되던 Pt, RuO2, IrO2와 같은 재료보다 쉽게 식각할 수 있어, 미세 패터닝이 가능하며, 실리콘 기판으로의 콘택시 접합도 양호하다.
실리콘질화막(31)은 제1 폴리실리콘 박막(20)으로부터의 실리콘 원자가 PZT 박막(33)으로 확산하는 것을 방지하며, 고온 산소분위기에서 제1 폴리실리콘 박막(20)이 산화되어 계면에서 SiO2막이 성장되는 것을 억제하기 위한 것이다.
제1 TiO2박막(32)은 제1 폴리실리콘 박막으로부터 실리콘 원자가 PZT 박막(33)내로 확산되는 것을 방지하고, PZT 박막(33)의 결정화시 결정화 핵으로써 역할을 한다.
PZT[(Pb,Zr)TiO3] 박막(33)은 강유전 특성을 갖고 있어 전계(electric field) 방향에 따라 자발분극이 일어나, 분극현상을 일으키고 정보를 저장 판독할 수 있도록 하는 박막이다.
제2 TiO2박막(34)은 PZT 박막(33)의 열처리시 낮은 온도에서 쉽게 휘발하는 PbOx계열을 억제하기 위한 보호층(capping layer)이고, 상부전극인 제2폴리실리콘 박막(40)으로부터 후속 고온 공정시 실리콘 원자가 PZT 박막(33)으로 확산하는 것을 방지하기 위한 것이다.
이상에서 설명한 바와같은 PZT 강유전체 캐패시터의 제조 공정을, 도 1을 참조하여 상세히 살펴본다.
먼저, 인(P)이나 붕소(B)가 도핑된 제1 폴리실리콘 박막(20)을 소정 공정이 완료된 웨이퍼(10) 상에 형성한다.
이어서, 산소분위기에서 제1 폴리실리콘 박막(20)이 산화되는 것을 방지하기 위해 5Å 내지 20Å 두께로 실리콘질화막(31)을 형성한다. 이때 질화막 형성은 NH3분위기에서 700℃ 이상의 고온으로 제1 폴리실리콘 박막을 질화 처리하는 것에 의해 형성할 수 있다.
이어서, 강유전체인 PZT 박막 조성의 하나인 제1 TiO2박막(32)을 400℃ 이하의 저온에서 LPCVD 또는 PECVD 방법으로 10Å 내지 100Å 두께로 증착한 다음, 700℃ 이상의 고온에서 비정질상을 결정화시킨다.
이어서, 자발분극 특성을 나타내는 강유전체인 PZT 박막(33)을 증착하고, 제1 TiO2박막(32)을 결정성장의 핵으로하여 PZT 박막(33)을 300℃ 이상의 저온에서 균일하게 결정화한 다음, 10Å 내지 100Å 두께로 제2 TiO2박막(34) 형성한다.
끝으로, 인이나 붕소가 도핑된 제2 폴리실리콘 박막(40)을 증착하여 상부전극을 형성한다.
(제2실시예)
도 2는 본 발명의 다른 실시예에 따른 SBT(SrBi2Ta2O9) 강유전체 캐패시터의 단면도로서, 도 2를 참조하면, 하부전극이 인(P) 또는 붕소(B)가 도핑된 제1폴리실리콘 박막(20)으로 이루어지고, 유전체(50)는 상기 폴리실리콘막 상에 차례로 적층된 실리콘질화막(51), 제1 Ta2O5박막(52), SBT 박막(33), 및 제2 Ta2O5박막(54)으로 이루어지며, 상부전극은 인(P) 또는 붕소(B)가 도핑된 제2 폴리실리콘 박막(40)으로 이루어진다.
인(P), 붕소(B)가 도핑된 제1 및 제2 폴리실리콘 박막(20, 40)의 전극은 종래에 사용되던 Pt, RuO2, IrO2와 같은 재료보다 쉽게 식각할 수 있어, 미세 패터닝이 가능하며, 실리콘 기판으로의 콘택시 접합도 양호하다.
실리콘질화막(51)은 제1 폴리실리콘 박막(20)으로부터의 실리콘 원자가 SBT 박막(53)으로 확산하는 것을 방지하며, 고온 산소분위기에서 제1 폴리실리콘 박막(20)이 산화되어 계면에서 SiO2막이 성장되는 것을 억제하기 위한 것이다.
제1 Ta2O5박막(52)은 제1 폴리실리콘 박막(20)으로부터 실리콘 원자가 SBT 박막(53)내로 확산되는 것을 방지하고, PZT 박막(33)의 결정화시 결정화 핵으로써 역할을 한다.
SBT 박막(53)은 강유전 특성을 갖고 있어 전계(electric field) 방향에 따라 자발분극이 일어나 분극현상을 일으키고, 정보를 저장 판독할 수 있도록 하는 박막이다.
제2 Ta2O5박막(54)은 상부전극인 제2폴리실리콘 박막(40)으로부터 후속 고온 공정시 실리콘 원자가 SBT 박막(53)으로 확산하는 것을 방지하기 위한 것이다.
이상에서 설명한 바와같은 SBT 강유전체 캐패시터의 제조 공정을, 도 2를 참조하여 상세히 살펴본다.
먼저, 인(P)이나 붕소(B)가 도핑된 제1 폴리실리콘 박막(20)을 소정 공정이 완료된 웨이퍼(10) 상에 형성한다.
이어서, 산소분위기에서 제1 폴리실리콘 박막(20)이 산화되는 것을 방지하기 위해 5Å 내지 20Å 두께로 실리콘질화막(31)을 형성한다. 이때 질화막 형성은 NH3분위기에서 700℃ 이상의 고온으로 제1 폴리실리콘 박막을 질화 처리하는 것에 의해 형성할 수 있다.
이어서, 제1 Ta2O5박막(52)을 400℃ 이하의 저온에서 LPCVD 또는 PECVD 방법으로 10Å 내지 100Å 두께로 증착한 다음, 750℃ 이상의 고온에서 비정질상을 결정화시킨다.
이어서, 자발분극 특성을 나타내는 강유전체인 SBT 박막(53)을 증착하고, 제1 Ta2O5박막(52)을 결정성장의 핵으로하여 SBT 박막(53)을 300℃ 이상의 저온에서 균일하게 결정화한다.
이어서, 결정화된 SBT 박막(53) 상에 10Å 내지 50Å 두께로 제2 Ta2O5박막(54)을 형성한다.
끝으로, 인이나 붕소가 도핑된 제2 폴리실리콘 박막(40)을 증착하여 상부전극을 형성한다.
이상에서 설명한 바와같은 본 발명은, 하부전극을 귀금속인 백금이나 전도성 산화막인 RuO2나 Iro2대신에 사용하는 대신에 기존에 사용하고 있는 폴리실리콘을 사용함으로써 종래의 기술보다 공정을 단순화 할 수 있으며, 미세 패터닝도 용이하게 할 수 있어 소자의 집적도도 향상시킬 수 있다. 또한 강유전체 박막의 결정화는 TiO2또는 Ta2O5박막을 결정화 핵으로 이용함에 따라 소자의 분극특성을 개선시킬 수 있다.
본 발명은 공정의 단순화, 고집적화, 및 강유전체의 분극 특성 향상 등을 가져오게 하는 효과가 있다.

Claims (9)

  1. 하부전극 및 상부전극 간의 유전물질로 강유전체를 사용하는 강유전체 캐패시터에 있어서, 하부전극을 위한 도핑된 제1 폴리실리콘 박막; 상기 제1폴리실리콘 박막 상에 차례로 적층되어 강유전체를 이루는, 실리콘질화막, 제1 박막, 강유전성 박막, 및 제2 박막; 및 상기 제2 박막 상에 형성되는 상부전극을 위한 도핑된 제2 폴리실리콘 박막을 포함하여 이루어지는 강유전체 캐패시터.
  2. 제1항에 있어서, 상기 강유전성 박막은 PZT[(Pb,Zr)TiO3]이고, 상기 제1 및 제2 박막은 TiO2박막임을 특징으로 하는 강유전체 캐패시터.
  3. 제1항에 있어서, 상기 강유전성 박막은 SBT(SrBi2Ta2O9) 박막이고, 상기 제1 및 제2 박막은 Ta2O5박막임을 특징으로 하는 강유전체 캐패시터.
  4. 제1항 내지 제3항중 어느한 항에 있어서, 상기 제1 및 제2 폴리실리콘 박막은 인(P) 또는 붕소(B)가 도핑된 폴리실리콘 박막임을 특징으로 하는 강유전체 캐패시터.
  5. 소정 공정이 완료된 웨이퍼를 준비하는 단계; 상기 웨이퍼 상에 도핑된 제1 폴리실리콘 박막을 형성하는 단계; 산소분위기에서 상기 제1 폴리실리콘 박막이 산화되는 것을 방지하기 위해, 실리콘질화막을 형성하는 단계; 상기 실리콘질화막 상에 소정의 제1 박막을 형성하는 단계; 상기 제1 박막 상에 상기 제1 박막을 결정성장의 핵으로하여 강유전성 박막을 형성하는 단계; 상기 강유전성 박막 상에 소정의 제2 박막을 형성하는 단계; 및 상기 제2 박막 상에 도핑된 제2 폴리실리콘 박막을 형성하는 단계를 포함하여 이루어진 강유전체 캐패시터 제조 방법.
  6. 제5항에 있어서, 상기 강유전성 박막은 PZT[(Pb,Zr)TiO3]이고, 상기 제1 및 제2 박막은 TiO2박막임을 특징으로 하는 강유전체 캐패시터 제조 방법.
  7. 제5항에 있어서, 상기 강유전성 박막은 SBT(SrBi2Ta2O9) 박막이고, 상기 제1 및 제2 박막은 Ta2O5박막임을 특징으로 하는 강유전체 캐패시터 제조 방법.
  8. 제5항에 있어서, 상기 실리콘질화막은 NH3분위기에서 약 700℃ 이상의 고온으로 상기 제1 폴리실리콘 박막을 질화 처리하여 형성하는 강유전체 캐패시터 제조 방법.
  9. 제5항에 있어서, 상기 제1 박막은 약 400℃ 이하의 저온에서 LPCVD 또는 PECVD로 증착한 다음, 약 700℃ 이상의 온도에서 비정질상을 결정화는 강유전체 캐패시터 제조 방법.
KR1019970029672A 1997-06-30 1997-06-30 강유전체 캐패시터 및 그 제조 방법 KR100248810B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970029672A KR100248810B1 (ko) 1997-06-30 1997-06-30 강유전체 캐패시터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970029672A KR100248810B1 (ko) 1997-06-30 1997-06-30 강유전체 캐패시터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR19990005474A true KR19990005474A (ko) 1999-01-25
KR100248810B1 KR100248810B1 (ko) 2000-03-15

Family

ID=19512629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970029672A KR100248810B1 (ko) 1997-06-30 1997-06-30 강유전체 캐패시터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100248810B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390845B1 (ko) * 2001-06-30 2003-07-12 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 및 그 형성방법
KR100846368B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390845B1 (ko) * 2001-06-30 2003-07-12 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 및 그 형성방법
KR100846368B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR100248810B1 (ko) 2000-03-15

Similar Documents

Publication Publication Date Title
EP0860868B1 (en) Method for treating a dielectric used in semiconductor devices
JP4024397B2 (ja) 強誘電体メモリ装置及びその製造方法
JP3258899B2 (ja) 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法
EP0766292B1 (en) Method for producing ferroelectric film element, and ferroelectric film element and ferroelectric memory element produced by the method
US6153898A (en) Ferroelectric capacitor, method of manufacturing same and memory cell using same
US6258608B1 (en) Method for forming a crystalline perovskite ferroelectric material in a semiconductor device
US6608339B2 (en) Ferroelectric memory element
US6472229B1 (en) Method for manufacturing a ferroelectric capacitor having improved polarization characteristics and a method for manufacturing a ferroelectric memory device incorporating such capacitor
US6503792B2 (en) Method for fabricating a patterned metal-oxide-containing layer
KR100325439B1 (ko) 고ε유전 또는 강유전 코팅의 제조 방법
KR100248810B1 (ko) 강유전체 캐패시터 및 그 제조 방법
KR100459796B1 (ko) 스토리지 커패시터의 제조방법 및 이 방법으로 제조된스토리지 커패시터를 이용하여 제조된 반도체 구성요소
JP3363091B2 (ja) 誘電体メモリの製造方法
JP3294214B2 (ja) 薄膜キャパシタ
JP3261735B2 (ja) 誘電体素子の製造方法
JP3604253B2 (ja) 半導体記憶装置
KR100443362B1 (ko) 2단계 열처리를 적용한 반도체 소자의 캐패시터 제조방법
KR100364793B1 (ko) 반도체 소자의 박막 결정화 방법
US20070158715A1 (en) Ferroelectric capacitor and method for fabricating the same
KR20030039893A (ko) 반도체 소자의 캐패시터 및 그 제조방법
JPH11121696A (ja) 誘電体キャパシタの製造方法および半導体記憶装置の製造方法
KR100331781B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100321708B1 (ko) 비스무스가함유된강유전체막을갖는캐패시터형성방법
JP2000004012A (ja) 半導体記憶装置の製造方法
JPH1126703A (ja) 強誘電体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061122

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee