KR100335398B1 - 강유전체 램의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 강유전체 램(ferroelectric RAM, 이하 FeRAM이라 함)의 캐패시터 제조방법에 관한 것으로, 절연기판과 전극물질과의 접착력을 증가시키기 위해 Ti막을 형성한 다음, 급속열처리공정(rapid thermal process, 이하 RTP 라 함)을 실시하여 상기 Ti막을 TiO_x(x=0∼1)의 형태로 형성하고, 접착층 표면의 TiO₂막을 RF 스퍼터 식각방법으로 제거한 다음, 전극물질을 형성함으로써 전극물질로 Ti가 확산되어 산화에 의한 전극물질 표면의 거칠기를 방지하고, 접착력을 증가시키며 공정시간을 단축하여 소자의 특성 및 수율을 향상시키는 기술에 관한 것이다.

Description

강유전체 램의 캐패시터 제조방법{Manufacturing method for capacitor of ferroelectric RAM}

본 발명은 FeRAM의 캐패시터 제조방법에 관한 것으로서, 특히 FeRAM 소자의 제조공정에서 접착층으로 사용되는 Ti막을 RTP방법을 이용하여 TiO_x형태로 형성한 다음, RF 스퍼터 식각방법으로 접착층 표면의 TiO₂막을 제거한 다음, 전극물질을 형성함으로써 절연물질과 전극물질을 접착력을 향상시킴으로써 소자의 특성 및 신뢰성을 개선하여 수율을 향상시키는 기술에 관한 것이다.

반도체소자의 고집적화가 증가됨에 따라 캐패시터의 고정전용량이 요구되어 상온에서 두 개의 안정한 잔류분극(remainent polarization) 상태를 갖는 강유전체로 박막화하여 전원이 꺼진 상태에서도 데이타를 기억하는 비휘발성(nonvolatile)메모리인 FeRAM 소자 개발에 적용되고 있다.

이하, 도시되어 있지는 않지만 종래기술에 따른 FeRAM의 캐패시터 제조방법을 설명하기로 한다.

먼저, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 BPSG 등으로 평탄화막을 형성한 후, 상기 평탄화막 상부에 중온산화막(medium temperature oxide, MTO)을 사용하여 층간절연막을 형성한다.

다음, 상기 층간절연막 상부에 Ti 막을 사용하여 접착층을 형성한다.

그 다음, 상기 접착층 상부에 하부전극용 박막과 유전막을 형성한다.

그리고, 상기 강유전막 상부에 저장전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성한다.

다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 유전막, 하부전극용박막 및 접착층을 식각하고, 상기 감광막 패턴을 제거한다.

그 후, 상부전극을 형성하여 캐패시터를 완성한다.

상기와 같이 종래기술에 따른 FeRAM 공정에서 사용되는 접착층인 Ti막은 고온 열처리공정시 전극물질로 확산되고, 전극물질 내에서의 상기 Ti의 산화에 의해 접착력이 저하되며, 전극물질의 표면의 거칠기가 증가하여 소자의 제조공정상에 어려움이 있고, 소자의 특성 및 신뢰성이 저하되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 접착층으로 Ti막을 형성한 다음, 상기 Ti막의 표면을 RTP 를 이용하여 산소분위기에서 짧은 시간동안 산화시켜 전극물질과의 접착특성을 향상시켜 소자의 특성 및 신뢰성을 향상시키는 FeRAM의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 6 은 본 발명에 따른 FeRAM의 캐패시터 제조방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판 12 : 게이트 산화막

13 : 소자분리절연막 15 : 게이트전극

17 : 소오스/드레인영역 19 : 비트라인

21 : 제1평탄화막 23 : 층간절연막

25 : 제1접착층 27 : 하부전극용 박막

29 : 유전막 31 : 캐핑산화막

33 : 제2접착층 35 : 상부전극용 박막

37 : 제3접착층 39 : 제2평탄화막

40 : 금속배선 41 : 제3평탄화막

이상의 목적을 달성하기 위하여 본 발명에 따른 FeRAM의 캐패시터 제조방법은,

FeRAM의 캐패시터 제조방법에 있어서,

층간절연막이 구비되는 반도체기판 상부에 제1접착층으로 Ti 막을 형성하고 이를 제1RTP 하여 TiO_x(x=0∼2)의 형태로 변화시키는 공정과,

상기 제1접착층 상부에 하부전극용 박막 및 유전막을 형성하는 공정과,

하부전극용 마스크를 이용하여 상기 유전막, 하부전극용 박막 및 제1접착층을 패터닝하는 공정과,

전체표면상부에 캐핑산화막과 제2접착층으로 Ti를 형성하고 이를 제2RTP 하여 TiO_x(x=0∼2)의 형태로 변화시키는 공정과,

상기 제2접착층과 캐핑산화막의 상부전극용 콘택 예정 부분을 식각하여 상기 유전막을 노출시키는 공정과,

상기 유전막에 접속되는 상부전극을 형성하는 공정과,

상기 상부전극의 표면에 제3접착층으로 Ti를 형성하고 이를 제3RTP 하여 TiO_x(x=0∼2)의 형태로 변화시키는 공정과,

후속공정으로, 상기 상부전극과 반도체기판에 접속되는 금속배선을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 6 은 본 발명에 따른 FeRAM의 캐패시터 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상에 소자분리 절연막(13), 게이트 산화막(12)을 형성하고, 게이트전극(15)과 소오스/드레인영역(17)으로 구성되는 모스 전계효과 트랜지스터 및 비트라인(19)을 형성한 다음, 전체표면 상부에 스텝커버리지(step coverage)가 우수한 비.피.에스.지.(borophospho silicate glass, BPSG)를 사용하여 제1평탄화막(21)을 형성한 후, 상기 제1평탄화막(21) 상부에 중온산화막을 사용하여 층간절연막(23)을 형성한다.

다음, 상기 층간절연막(23) 상부에 50 ∼ 500Å 두께의 Ti막으로 제1접착층(25)을 형성한다. 접착층은 절연막과 전극물질간의 접착력을 증가시키는 동시에 확산방지역할을 한다.

그 다음, 상기 제1접착층(25)을 RTP를 이용하여 산소분위기에서 50∼200℃/초의 승온속도로 400 ∼ 800℃까지 가열한 후 1 ∼ 60초간 열처리하여 x=0∼2인 TiO_x형태로 만든다.

이때, 상기 제1접착층(25)인 Ti 막의 RTP 공정에 의한 산화로 인하여, 상기 Ti 막 표면에 TiO₂막이 10 ∼ 50Å 두께만큼 형성되어 후속공정으로 형성되는 하부전극용 박막과 접착력을 저하시킨다. 여기서, 상기 TiO₂막은 상기 TiO_x외측에 형성된다.

그 다음, RF 스퍼터 식각(radio frequency sputter etching)공정을 이용하여 상기 TiO₂막을 제거하고, 진공을 깨지 않는 상태에서 상기 제1접착층(25) 상부에 Pt막으로 하부전극용 박막(27)을 형성한다.

참고로, 상기 TiO_x막은 금속의 특성을 나타내기 때문에 TiO₂막 보다는 접착력이 우수하지만, 안정한 형태가 아니기 때문에 바로 증착하여 형성할 수 없다.

그다음, 상기 하부전극용 박막(27) 상부에 Y-1(SrBi₂Ta₂O₉)막을 이용하여 유전막(29)을 형성한다. (도 1참조)

그 다음, 하부전극용 마스크를 식각마스크로 사용하여 상기 유전막(29), 하부전극용 박막(27) 및 제1접착층(25)을 식각한다. (도 2참조)

다음, 전체표면 상부에 캐핑산화막(31)을 형성한 후, 그 상부에 제2접착층(33)을 형성한다. 이때, 상기 제2접착층(33)은 상기 제1접착층(25)과 같은 물질을 이용하여 같은 방법으로 형성한 것이다.

그 다음, 상기 제1접착층(25)과 같은 공정으로 RTP를 이용하여 산화시켜 TiO_x형태로 바꾸어준 다음, 제2접착층(33) 표면의 TiO₂막을 제거해준다. (도 3참조)

다음, 상부전극 콘택용 마스크를 식각마스크로 사용하여 상기 제2접착층(33)과 캐핑산화막(31)을 식각하여 상기 유전막(29)을 노출시킨다.

그 다음, 전체표면 상부에 Pt막으로 상부전극용 박막(35)을 형성한다. (도 4참조)

다음, 상부전극용 마스크를 식각마스크로 사용하여 상기 상부전극용 박막(35)을 식각하여 상부전극을 형성한다.

그 다음, 전체표면 상부에 제3접착층(37)을 형성하고, RTP를 이용하여 TiO_x형태로 만든다. 이때, 상기 제1접착층(25)과 제2접착층(33) 상부에 Pt막이 증착되고, 상기 제3접착층(37) 상부에는 산화막(SiO_x)이 형성되기 때문에 상기 제1, 제2접착층(25, 33)과는 다르게 상기 제3접착층(37) 상부에 형성된 TiO₂막을 제거하지 않는 것이 접착력 측면에서 유리하다.

여기서, 상기 제3접착층(37)의 RTP 공정은 제1접착층(25)을 형성하는 공정과 같은 공정으로 실시한 것이다. (도 5참조)

다음, 상기 상부전극을 제외한 부분의 상기 제3접착층(37)을 모두 제거하고, 전체표면 상부에 제2평탄화막(39)을 형성한다.

그 다음, 전체표면 상부에 상기 상부전극에서 금속배선 콘택으로 예정되는 부분과 상기 반도체기판(11) 상부에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴(도시안됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 금속배선 콘택홀을 형성한다.

다음, 전체표면 상부에 금속박막(40)을 형성하고, 금속배선용 마스크를 식각마스크로 사용하여 상기 금속박막(40)을 식각한다.

그 다음, 전체표면 상부에 제3평탄화막(41)을 형성한다. (도 6참조)

이상에서 설명한 바와 같이 본 발명에 따른 FeRAM의 캐패시터 제조방법은, 절연기판과 전극물질과의 접착력을 증가시키기 위해 Ti막을 형성한 다음, RTP을 실시하여 상기 Ti막을 TiO_x(x=0∼2)의 형태로 형성하고, 접착층 표면의 TiO₂막을 RF 스퍼터 식각방법으로 제거한 다음, 전극물질을 형성함으로써 전극물질로 Ti가 확산되어 산화에 의한 전극물질 표면의 거칠기를 방지하고, 접착력을 증가시키며 공정시간을 단축하여 소자의 특성 및 수율을 향상시키는 이점이 있다.

Claims (4)

1. FeRAM의 캐패시터 제조방법에 있어서,

   층간절연막이 구비되는 반도체기판 상부에 제1접착층으로 Ti 막을 형성하고 이를 제1RTP 하여 TiO_x(x=0∼2)의 형태로 변화시키고 표면에 존재하는 TiO₂를 RF 스퍼터 식각방법으로 제거하는 공정과,

   상기 제1접착층 상부에 하부전극용 박막 및 유전막을 형성하는 공정과,

   하부전극용 마스크를 이용하여 상기 유전막, 하부전극용 박막 및 제1접착층을 패터닝하는 공정과,

   전체표면상부에 캐핑산화막과 제2접착층으로 Ti를 형성하고 이를 제2RTP 하여 TiO_x(x=0∼2)의 형태로 변화시키고 표면에 존재하는 TiO₂를 RF 스퍼터 식각방법으로 제거하는 공정과,

   상기 제2접착층과 캐핑산화막의 상부전극용 콘택 예정 부분을 식각하여 상기 유전막을 노출시키는 공정과,

   상기 유전막에 접속되는 상부전극을 형성하는 공정과,

   상기 상부전극의 표면에 제3접착층으로 Ti를 형성하고 이를 제3RTP 하여 TiO_x(x=0∼2)의 형태로 변화시키는 공정과,

   후속공정으로, 상기 상부전극과 반도체기판에 접속되는 금속배선을 형성하는 공정을 포함하는 FeRAM의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 제1RTP 공정은 산소분위기에서 50∼200℃/초의 승온속도로 400 ∼ 800℃까지 가열한 후 1 ∼ 60초간 실시하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 제2RTP 공정은 산소분위기에서 50∼200℃/초의 승온속도로 400 ∼ 800℃까지 가열한 후 1 ∼ 60초간 실시하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 제3RTP 공정은 산소분위기에서 50∼200℃/초의 승온속도로 400 ∼ 800℃까지 가열한 후 1 ∼ 60초간 실시하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.