KR100720525B1 - Ａｅｓ코어를 포함하는 집적회로 및 ａｅｓ코어 검증용래퍼 - Google Patents

Abstract

AES IP코어를 테스트 하기 위한 래퍼를 집적회로 상에 포함시켜 셀프 테스팅을 수행할 수 있는 본 발명의 일 실시예에 따른 집적회로는 입력되는 평문(Plaintext)을 소정길이의 암호화키를 이용하여 암호화하는 암호화부; 상기 암호화부로부터 입력되는 암호문을 소정길이의 암호화키를 이용하여 복화하하는 복호화부; 및 상기 암호화부로 입력되는 평문과 상기 복호화부에 의해 출력되는 평문을 비교하여 그 결과를 출력하는 비교부; 를 포함하는 것을 특징으로 한다.

래퍼, 시스템 온 칩, ASIC, SOC, 암호

Description

ＡＥＳ코어를 포함하는 집적회로 및 ＡＥＳ코어 검증용 래퍼{Integrated Circuit including AES Core and Wrapper for Validating of AES Core}

도 1은 일반적인 AES IP 코어의 블록도.

도 2는 도 1에 도시된 암호화부의 세부 블록도.

도 3은 도 1에 도시된 복호화부의 세부 블록도.

도 4는 본 발명의 일 실시예에 따른 AES IP 코어의 블록도.

본 발명은 집적회로에 관한 것으로, 더욱 상세하게는 AES IP코어를 포함하는 집적회로의 실리콘 유효성 검증을 위한 셀프 테스팅 래퍼에 관한 것이다.

최근 기술의 발전으로 인해 ASIC(Application Specific Integrated Circuits)은 시스템 온 칩(System-on-chip: SoC)의 영역에서 많은 프로세서 코어(Core)들과 버스(Bus), 및 10만개 이상의 로직 게이트들을 포함하는 슈퍼 시스템 온 칩(Supersystem-on-chip: SSoC)영역으로 발전하게 되었는데, 이는 재사용이 가능한 IP(Intellectual property) 코어를 통해 가능하게 된 것이다.

이러한 IP코어 중 하나의 예가 AES(Advanced Encryption Standard) IP 코어 인데, 그것은 미국의 NIST(National Institute of Standards and Technology)에 의해 2001년 11월 26일 채택된 Rindael 알고리즘을 하드웨어적으로 구현한 것이다. Rindael 알고리즘 또는 AES 알고리즘은 대칭적 암호화 블록(Cipher Block)을 이용하여 정보를 암호화(Encrypt or Encipher) 및 복호화(Decrypt or Decipher)한다.

여기서, 암호화란 소정의 데이터를 식별하기가 어려운 암호문으로 변환하는 것을 말하고, 복호화한 암호문을 원래의 형태의 데이터인 평문(Plaintext)으로 변환하는 것을 말한다. 이때 암호화 및 복호화는 컴퓨터상에서 전기적인 데이터를 보호하기 위해 사용되는 FIPS(Federal Information Processing Standards)에 의해 승인된 암호화 알고리즘을 이용하여 수행된다. AES 알고리즘은 128, 192, 또는 256bits 길이의 암호화키를 사용하여 128bits 크기의 데이터를 암호화 및 복호화할 수 있다.

한편, ASIC 제조업자들은 이러한 AES IP코어를 회로에 집적시킴으로써 시스템 온 칩화한 후 코어의 성능을 검토함으로써 시스템 온 칩 소자의 성능을 테스트 하게 된다. 이러한 각각의 코어는 래퍼(Wrapped)를 통하여 테스팅 될 수 있는데, 여기서 래퍼는 각 코어 주위에 형성되는 복수개의 저장수단으로써 테스팅을 위해 래퍼를 통해 각 코어로 데이터가 입력되고, 각 코어로부터의 출력은 래퍼를 통해 출력되게 된다.

도 1은 전형전인 128bit 길이의 데이터 처리를 위해 128bit 암호화키를 사용하는 전형적인 AES IP 코어의 블록도이다. 상술한 바와 같이, AES IP 코어는 암호화를 위해 128, 182, 또는 256bits 길이의 암호화키를 사용할 수 도 있다. Rijndal 알고리즘은 암호화 블록(Cipher Block)을 반복 적용함으로써 128bit 보다 더 큰 데이터와 128bit 보다 더 긴 길이의 암호화키에도 적용 가능하도록 디자인 되었지만, FIPS는 AES IP 코어가 128, 192, 또는 256bits 길이의 암호화키를 이용하여 128bit의 데이터를 암호화할 수 있도록 제한한다.

도 1을 참조하면, AES IP 코어(10)은 암호화부(200)와 복호화부(300)을 포함한다. 암호화부(200)는 128bit 크기의 평문(Plaintext)을 입력받아 이를 암호화하여 128bit 크기의 암호화문(Encrypted text)을 생성한다. 복호화부(300)는 상기 암호화부(200)로부터 암호문을 입력받아 이를 복호화하여 128bit 크기의 평문을 생성한다. 즉, 도 1에 도시된 AES IP 코어(10)는 동일한 암호화키(Cipher Key)를 이용하는 대칭형(Symmetric) 구조로써, 128bit 길이의 암호화키를 이용하여 128bit 크기의 데이터를 암호화 및 복호화한다.

암호화부(200) 및 복호화부(300)은 도 1에 도시된 바와 같이 서로 별개의 영역에 분리되어 형성될 수 있지만, 일반적으로는 하나의 IP코어로 통합되어 형성된다.

도 2 및 도 3에 도 1에 도시된 암호화부 및 복호화의 세부 구성이 도시되어 있다.

먼저, 암호화부의 블록도인 도 2를 참조하면, 암호화를 수행하기 위해 암호화부(200)는 제어부(201), 암호화키 확장모듈(210), 이니셜 퍼뮤테이션(Initial Permutation) 모듈(220), 라운드 퍼뮤테이션(Round Permutation) 모듈(230), 및 파이널 퍼뮤테이션(Final Permutation) 모듈(240)을 포함한다. 라운드 퍼뮤테이션 모 듈(230)은 반복적으로 수행되기 위해 내부적으로 루프를 형성하게 된다. 예컨대, 128bit의 암호화키의 경우 10회 반복되게 된다. 도시된 바와 같이 이니셜 퍼뮤테이션 모듈(220)을 통해 입력되는 데이터를 암호화키 확장모듈(210)을 통해 입력되는 암호화키를 이용하여 암호화하여 출력하게 된다.

다음으로 복호화부의 블록도인 도 3을 참조하면, 복호화를 수행하기 위해 복호화부(300)는 제어부(301), 암호화키 확장모듈(310), 암호화키 반전버퍼(315), 이니셜 퍼뮤테이션(Initial Permutation) 모듈(320), 라운드 퍼뮤테이션(Round Permutation) 모듈(330), 및 파이널 퍼뮤테이션(Final Permutation) 모듈(340)을 포함한다. 암호화키 반전버퍼(315)는 먼저 모든 라운드에 대한 암호화키를 저장한 후, 복호화되는 각 라운드에 대해 저장된 암호화키를 역순으로 출력한다. 여기서도 도 2에서의 라운드 퍼뮤테이션과 마찬가지로, 라운드 퍼뮤테이션 모듈(330)은 반복적으로 수행되기 위해 내부적으로 루프를 형성하게 된다. 예컨대, 128bit의 암호화키의 경우 10회 반복되게 된다.

그러나 종래기술에 의할 때, AES IP코어를 포함하는 IP코어들은 다수의 I/O(Input/Output) 인터페이스들을 포함하고 있기 때문에, 이러한 핀의 수로 인한 제약으로 AES IP코어의 성능 검증에는 그 한계가 있다는 문제점이 있다. 따라서, 핀의 수로 인한 물리적 제한을 극복하면서 AES IP코어를 검증할 수 있는 방법의 필요성이 대두되고 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, AES IP코어를 테스트 하기 위한 래퍼를 집적회로 상에 포함시켜 셀프 테스팅을 수행할 수 있는 집적회로를 제공하는 것을 그 기술적 과제로 한다.

또한, 본 발명은 상기 집적회로에 포함되는 AES IP코어의 셀프 테스트를 위한 래퍼를 제공하는 것을 다른 기술적 과제로 한다.

상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 AES코어를 포함하는 집적회로는, 입력되는 평문(Plaintext)을 소정길이의 암호화키를 이용하여 암호화하는 암호화부; 상기 암호화부로부터 입력되는 암호문을 소정길이의 암호화키를 이용하여 복화하하는 복호화부; 및 상기 암호화부로 입력되는 평문과 상기 복호화부에 의해 출력되는 평문을 비교하여 그 결과를 출력하는 비교부; 를 포함하는 것을 특징으로 한다.

일 실시예에 있어서, 상기 암호화부 및 상기 비교부로 입력되는 상기 평문은 그 데이터의 크기가 128bit인 것을 특징으로 하고, 상기 암호화부와 상기 복호화부로 입력되는 암호화키의 길이는 동일한 것을 특징으로 한다.

또한, 상기 집적회로는 상기 암호화부와 상기 복호화부로 입력되는 암호화키를 생성하고 상기 암호화부 및 상기 비교부로 입력되는 평문을 제공하는 AES 생성부를 더 포함하는 것을 특징으로 하고, 상기 암호화키는 128bits, 192bits, 또는 256bits 중 어느 하나의 길이를 가지는 것을 특징으로 한다.

또한, 상기 AES 생성부는 상기 암호화부 및 상기 비교부로 상기 평문을 입력하는 카운터를 더 포함하는 것을 특징으로 한다.

또한, 상기 카운터는 0에서부터 상기 평문의 데이터 크기에 따라 결정되는 값까지 반복적으로 카운트 하는 것을 특징으로 한다.

또한, 상기 집적회로는 3개의 1bit신호가 입력되고 2개의 1bit신호가 출력되는 것을 특징으로 하는데, 상기 3개의 입력신호는 각각 클럭신호, 리셋신호, 및 동작신호인 것을 특징으로 하고, 상기 2개의 출력신호는 상기 AES코어의 동작상태를 표시하는 제1 신호와 데이터 암호화 및 복호화과정에서 발생되는 에러상태를 표시하는 제2 신호인 것을 특징으로 한다.

상술한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 래퍼는, 평문을 입력받아 암호문을 생성하는 암호화부와 상기 암호화부로부터 입력되는 암호문을 평문으로 복호화하는 복호화부를 구성하는 것으로서, 상기 평문과 상기 복호화부에 의해 복호화된 평문을 비교하여 그 결과를 출력하는 비교부; 및 상기 암호화부와 상기 복호화부로 입력되는 암호화키를 생성하고 상기 암호화부 및 상기 비교부로 입력되는 평문을 제공하는 AES 생성부; 를 포함하는 것을 특징으로 한다.

이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

도 4는 본 발명의 일 실시예에 따른 AES IP코어의 블록도이다. 도 4에 도시된 바와 같이, AES IP 코어(400)는 도 1에 도시된 것과 같은 암호화부(200), 복호화부(300), AES 생성부(410), 및 비교부(420)를 포함한다.

도시된 바와 같이, 암호화부(200)의 출력은 복호화부(300)의 입력으로 직접적으로 연결되며, 암호화부(200)와 복호화부(300)는 모두 동일한 길이의 암호화키 (Cipher Key)를 사용한다. 바람직한 실시예에 있어서, 상기 암호화키의 길이는 128bits, 192bits, 또는 256bits 중 어느 하나의 길이를 가진다. 이때 AES IP 코어(400)에서는 단지 하나의 암호화키만이 사용되고, 사용되는 암호화키의 값은 변하지 않고 고정된다. 일 실시예에 있어서, 상기 암호화키는 베릴로그 언어(Verilog Language)에서의 파라미터 상태(Parameter Statement)에 의해 128'hABCD_ ABCD_ ABCD_ ABCD_ ABCD_ ABCD_ ABCD_ ABCD 로 할당된다. AES IP 코어(400)가 리셋 될때, 상기 암호화키 값이 AES 생성부(410)에 포함된 카운터(미도시)에 로드 된다. 카운터는 0에서부터 최고값, 즉 128bits 까지를 반복적으로 카운터하며 상기 암호화부(200)로 128bit 크기의 평문을 입력하는 역할을 수행한다.

암호화부(200)는 카운터로부터 입력되는 128bit 크기의 평문(Plaintext)을 암호화하여 동일한 크기의 암호문(Encrypted Text)을 생성하고, 복호화부(300)는 상기 암호화문을 복호화하여 동일한 크기의 평문을 생성한다.

AES 생성부(410)은 암호화부(200) 및 복호화부(300)로 동일한 길이의 암호화키를 제공하고, 암호화부(200) 및 후술할 비교부(420)로 동일한 크기의 평문을 제공한다. 이때 AES 생성부(410)의 동작을 개시시키기 위하여 AES 생성부(410)로 클럭(Clock)신호와 함께 동작신호(Start Signal)가 인가되는 경우, AES 생성부(410)는 암호화부(200) 및 복호화부(300)로 암호화키를 제공하고, 암호화부(200) 및 비교부(420)로 평문을 제공한다. 또한 에러발생으로 인해 동작이 중단된 후 리셋 신호가 인가되는 경우, 암호화키와 평문을 제공함으로써 동작을 재개하게 된다.

한편, AES 생성부(410)는 AES IP 코어(400)가 데이터의 암호화 및 복호화 과 정을 정상적으로 수행하고 있는 경우 즉 AES IP 코어(400)가 액티브(Active) 상태임을 알리는 신호인 제1 신호를 생성하여 외부로 제공한다.

비교부(420)는 암호화부(200)로 입력되는 평문을 카운터로부터 입력받아 복호화부(300)로부터 출력되는 평문과 자동으로 비교하고, 비교결과 에러가 발생된 경우 그 결과를 알리는 제2 신호를 외부로 출력한다. 비교결과 에러가 발생하였다고 판단되는 경우, AES IP코어(400)는 그 동작을 멈추게 되고, 리셋 동작을 수행함으로써 다시 동작을 수행하게 된다.

상술한 바와 같은 본 실시예에 있어서는 IP코어인 암호화부(200) 및 복호화부(300)의 주변에 AES 생성부(410) 및 비교부(420)로 구성되는 래퍼를 형성하여 AES IP 코어(400)의 정상적인 동작여부를 검증하게 된다.

이상에 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

상술한 바와 같이 본 발명에 따르면, AES IP 코어 내부에 AES IP 코어의 성능을 검증할 수 있는 테스트용 래퍼를 함께 형성함으로써 핀의 수의 제약을 극복하면서 AES IP 코어의 성능을 테스트 할 수 있다는 효과가 있으며, 이에 의해 AES IP 코어를 포함하는 ASIC 칩의 제조를 용이하게 할 수 있다는 효과도 있다.

Claims (14)

1. 입력되는 평문(Plaintext)을 소정길이의 암호화키를 이용하여 암호화하는 암호화부;

   상기 암호화부로부터 입력되는 암호문을 소정길이의 암호화키를 이용하여 복화하하는 복호화부; 및

   상기 암호화부로 입력되는 평문과 상기 복호화부에 의해 출력되는 평문을 비교하여 그 결과를 출력하는 비교부;

   를 포함하는 것을 특징으로 하는 AES코어를 포함하는 집적회로.
2. 제1항에 있어서, 상기 암호화부 및 상기 비교부로 입력되는 상기 평문은 그 데이터의 크기가 128bit인 것을 특징으로 하는 AES코어를 포함하는 집적회로.
3. 제1항에 있어서, 상기 암호화부와 상기 복호화부로 입력되는 암호화키의 길이는 동일한 것을 특징으로 하는 AES코어를 포함하는 집적회로.
4. 제1항에 있어서, 상기 암호화부와 상기 복호화부로 입력되는 암호화키를 생성하고 상기 암호화부 및 상기 비교부로 입력되는 평문을 제공하는 AES 생성부를 더 포함하는 것을 특징으로 하는 AES코어를 포함하는 집적회로.
5. 제4항에 있어서, 상기 암호화키는 128bits, 192bits, 또는 256bits 중 어느 하나의 길이를 가지는 것을 특징으로 하는 AES코어를 포함하는 집적회로.
6. 제4항에 있어서, 상기 AES 생성부는 상기 암호화부 및 상기 비교부로 상기 평문을 입력하는 카운터를 더 포함하는 것을 특징으로 하는 AES코어를 포함하는 집적회로.
7. 제6항에 있어서, 상기 카운터는 0에서부터 상기 평문의 데이터 크기에 따라 결정되는 값까지 반복적으로 카운트 하는 것을 특징으로 하는 AES코어를 포함하는 집적회로.
8. 제1항에 있어서, 상기 집적회로는 3개의 1bit신호가 입력되고 2개의 1bit신호가 출력되는 것을 특징으로 하는 AES코어를 포함하는 집적회로.
9. 제8항에 있어서, 상기 3개의 입력신호는 각각 클럭신호, 리셋신호, 및 동작신호인 것을 특징으로 하는 AES코어를 포함하는 집적회로.
10. 제8항에 있어서, 상기 2개의 출력신호는 상기 AES코어의 동작상태를 표시하는 제1 신호와 데이터 암호화 및 복호화과정에서 발생되는 에러상태를 표시하는 제2 신호인 것을 특징으로 하는 AES코어를 포함하는 집적회로.
11. 평문을 입력받아 암호문을 생성하는 암호화부와 상기 암호화부로부터 입력되는 암호문을 평문으로 복호화하는 복호화부를 포함하는 AES코어를 검증하기 위한 래퍼로서,

    상기 평문과 상기 복호화부에 의해 복호화된 평문을 비교하여 그 결과를 출력하는 비교부; 및

    상기 암호화부와 상기 복호화부로 입력되는 암호화키를 생성하고 상기 암호화부 및 상기 비교부로 입력되는 평문을 제공하는 AES 생성부;

    를 포함하는 것을 특징으로 하는 AES코어 검증용 래퍼.
12. 제11항에 있어서, 상기 암호화키는 128bits, 192bits, 또는 256bits 중 어느 하나의 길이를 가지는 것을 특징으로 하는 AES코어 검증용 래퍼.
13. 제11항에 있어서, 상기 AES 생성부는 상기 암호화부 및 상기 비교부로 상기 평문을 입력하는 카운터를 더 포함하는 것을 특징으로 하는 AES코어 검증용 래퍼.
14. 제13항에 있어서, 상기 카운터는 0에서부터 상기 평문의 데이터 크기에 따라 결정되는 값까지 반복적으로 카운트 하는 것을 특징으로 하는 AES코어 검증용 래퍼.

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