JP2001053027A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001053027A JP2001053027A JP11225266A JP22526699A JP2001053027A JP 2001053027 A JP2001053027 A JP 2001053027A JP 11225266 A JP11225266 A JP 11225266A JP 22526699 A JP22526699 A JP 22526699A JP 2001053027 A JP2001053027 A JP 2001053027A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicide
- deposited
- resistance
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000203 mixture Substances 0.000 claims abstract description 33
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 150000002736 metal compounds Chemical class 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 abstract description 51
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 51
- 238000006243 chemical reaction Methods 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 230000004888 barrier function Effects 0.000 abstract description 9
- 230000009467 reduction Effects 0.000 abstract description 3
- 230000006872 improvement Effects 0.000 abstract description 2
- 229910006990 Si1-xGex Inorganic materials 0.000 abstract 1
- 229910007020 Si1−xGex Inorganic materials 0.000 abstract 1
- 229910008484 TiSi Inorganic materials 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- 229910019001 CoSi Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000012071 phase Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000007669 thermal treatment Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910018598 Si-Co Inorganic materials 0.000 description 1
- 229910008332 Si-Ti Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910008453 Si—Co Inorganic materials 0.000 description 1
- 229910006749 Si—Ti Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000007039 two-step reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、Ｓｉ及びＧｅ
を含む半導体層と金属層とを反応させて低抵抗のシリサ
イド層を所望の厚さに形成する。 【解決手段】 半導体１上に、Ｓｉx （Ｇｅy Ｃ1-y ）
1-x 層２及びＳｉv （Ｇｅw Ｃ1-w ）1-v 層３（但し、
０＜ｘ＜ｖ≦１，ｙ≦１，ｗ≦１）を順次堆積させたの
ち、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３上に金属層４を堆
積させ、加熱処理により金属化合物層５，６を形成す
る。
を含む半導体層と金属層とを反応させて低抵抗のシリサ
イド層を所望の厚さに形成する。 【解決手段】 半導体１上に、Ｓｉx （Ｇｅy Ｃ1-y ）
1-x 層２及びＳｉv （Ｇｅw Ｃ1-w ）1-v 層３（但し、
０＜ｘ＜ｖ≦１，ｙ≦１，ｗ≦１）を順次堆積させたの
ち、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３上に金属層４を堆
積させ、加熱処理により金属化合物層５，６を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に、Ｓｉ及びＧｅを含む半導
体層とその上に堆積させた金属層とを熱処理することに
よって低抵抗の金属シリサイド電極を形成する際のＳｉ
及びＧｅを含む半導体層の構成に特徴のある半導体装置
の製造方法に関するものである。
法に関するものであり、特に、Ｓｉ及びＧｅを含む半導
体層とその上に堆積させた金属層とを熱処理することに
よって低抵抗の金属シリサイド電極を形成する際のＳｉ
及びＧｅを含む半導体層の構成に特徴のある半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路装置の高速化に伴
って、ソース・ドレイン電極及びゲート電極に金属シリ
サイドを用いるサリサイドプロセスが広く用いられてい
るが、この様なサリサイドプロセスを用いたＭＯＳ型半
導体集積回路装置において、高集積化に伴いゲート寸法
が微細化するとソース・ドレイン領域を構成する不純物
拡散領域の深さは浅くなる。
って、ソース・ドレイン電極及びゲート電極に金属シリ
サイドを用いるサリサイドプロセスが広く用いられてい
るが、この様なサリサイドプロセスを用いたＭＯＳ型半
導体集積回路装置において、高集積化に伴いゲート寸法
が微細化するとソース・ドレイン領域を構成する不純物
拡散領域の深さは浅くなる。
【０００３】この様な浅いソース・ドレイン領域に対し
てｐｎ接合リーク電流の増加を抑制したまま低抵抗のシ
リサイド電極を形成するために、ソース・ドレイン領域
上にシリコン層を堆積し、このシリコン層の上にシリサ
イド電極を形成することが試みられている。この様なシ
リサイド電極の形成方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に完全空乏化型のＭ
ＯＳＦＥＴを形成する場合にも、ソース・ドレイン領域
にシリサイド電極を形成する際にも利用できる。
てｐｎ接合リーク電流の増加を抑制したまま低抵抗のシ
リサイド電極を形成するために、ソース・ドレイン領域
上にシリコン層を堆積し、このシリコン層の上にシリサ
イド電極を形成することが試みられている。この様なシ
リサイド電極の形成方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に完全空乏化型のＭ
ＯＳＦＥＴを形成する場合にも、ソース・ドレイン領域
にシリサイド電極を形成する際にも利用できる。
【０００４】最近、この様なシリコン層の代わりに、シ
リコン層よりの禁制帯幅の小さなＳｉとＧｅとを含む
層、即ち、Ｓｉ1-x Ｇｅx 層を用いることが提案されて
おり、シリコン層よりの禁制帯幅の小さなＳｉ1-x Ｇｅ
x 層を用いることによって、シリサイド層／Ｓｉ1-x Ｇ
ｅx 層界面のショットキー障壁の高さを低くして、シリ
サイド層／Ｓｉ1-x Ｇｅx 層界面のコンタクト抵抗を減
少させることが試みられているので、図６及び図７を参
照してこの様なシリサイド電極の形成工程を説明する。
リコン層よりの禁制帯幅の小さなＳｉとＧｅとを含む
層、即ち、Ｓｉ1-x Ｇｅx 層を用いることが提案されて
おり、シリコン層よりの禁制帯幅の小さなＳｉ1-x Ｇｅ
x 層を用いることによって、シリサイド層／Ｓｉ1-x Ｇ
ｅx 層界面のショットキー障壁の高さを低くして、シリ
サイド層／Ｓｉ1-x Ｇｅx 層界面のコンタクト抵抗を減
少させることが試みられているので、図６及び図７を参
照してこの様なシリサイド電極の形成工程を説明する。
【０００５】まず、図６を参照して、従来のＣｏシリサ
イド電極の形成工程を説明するが、説明を簡単にするた
めに、ソース・ドレイン領域の一部を拡大して図示す
る。 図６（ａ）参照 まず、ソース・ドレイン領域４１上にＣＶＤ法を用いて
Ｓｉ1-x Ｇｅx 層４２（例えば、Ｓｉ0.5 Ｇｅ0.5 層）
を堆積させたのち、スパッタ法によってＣｏ層４３を堆
積させる。
イド電極の形成工程を説明するが、説明を簡単にするた
めに、ソース・ドレイン領域の一部を拡大して図示す
る。 図６（ａ）参照 まず、ソース・ドレイン領域４１上にＣＶＤ法を用いて
Ｓｉ1-x Ｇｅx 層４２（例えば、Ｓｉ0.5 Ｇｅ0.5 層）
を堆積させたのち、スパッタ法によってＣｏ層４３を堆
積させる。
【０００６】図６（ｂ）参照 次いで、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法を用いて、例えば、４５０〜８００℃
において３０〜１２０秒間、加熱処理することによっ
て、Ｃｏ層４３とＳｉ1-x Ｇｅx 層４２とを反応させて
Ｃｏシリサイド層４４を形成して、ソース・ドレイン電
極とする。
ｅａｌｉｎｇ）法を用いて、例えば、４５０〜８００℃
において３０〜１２０秒間、加熱処理することによっ
て、Ｃｏ層４３とＳｉ1-x Ｇｅx 層４２とを反応させて
Ｃｏシリサイド層４４を形成して、ソース・ドレイン電
極とする。
【０００７】次に、図７を参照して、従来のＴｉシリサ
イド電極の形成工程を説明するが、この場合も、説明を
簡単にするために、ソース・ドレイン領域の一部を拡大
して図示する。 図７（ａ）参照 まず、ソース・ドレイン領域４１上にＣＶＤ法を用いて
Ｓｉ1-x Ｇｅx 層４２（例えば、Ｓｉ0.5 Ｇｅ0.5 層）
を堆積させたのち、スパッタ法によってＴｉ層４５を堆
積させる。
イド電極の形成工程を説明するが、この場合も、説明を
簡単にするために、ソース・ドレイン領域の一部を拡大
して図示する。 図７（ａ）参照 まず、ソース・ドレイン領域４１上にＣＶＤ法を用いて
Ｓｉ1-x Ｇｅx 層４２（例えば、Ｓｉ0.5 Ｇｅ0.5 層）
を堆積させたのち、スパッタ法によってＴｉ層４５を堆
積させる。
【０００８】図７（ｂ）参照 次いで、ＲＴＡ法を用いて、例えば、５５０〜８００℃
において３０〜１２０秒間、加熱処理することによっ
て、Ｔｉ層４５とＳｉ1-x Ｇｅx 層４２とを反応させて
Ｔｉシリサイド層４６を形成し、次いで、未反応のＴｉ
層４５を除去することによってＴｉＳｉ2 からなるソー
ス・ドレイン電極を形成する。
において３０〜１２０秒間、加熱処理することによっ
て、Ｔｉ層４５とＳｉ1-x Ｇｅx 層４２とを反応させて
Ｔｉシリサイド層４６を形成し、次いで、未反応のＴｉ
層４５を除去することによってＴｉＳｉ2 からなるソー
ス・ドレイン電極を形成する。
【０００９】
【発明が解決しようとする課題】しかし、従来のＳｉ
1-x Ｇｅx 層に対するシリサイド電極の形成方法におい
ては、上述の加熱条件では十分なＳｉ−金属反応が行わ
れず、Ｓｉ／金属比率の小さな高抵抗のシリサイド層が
形成されたり、或いは、金属が未反応のまま残ってしま
うという問題がある。
1-x Ｇｅx 層に対するシリサイド電極の形成方法におい
ては、上述の加熱条件では十分なＳｉ−金属反応が行わ
れず、Ｓｉ／金属比率の小さな高抵抗のシリサイド層が
形成されたり、或いは、金属が未反応のまま残ってしま
うという問題がある。
【００１０】例えば、Ｃｏシリサイドの場合には、Ｃｏ
層とＳｉ1-x Ｇｅx 層とが反応する場合、ＣｏはＳｉと
優先的に反応するのに対して、Ｇｅはその反応を抑制す
るように作用するため、Ｇｅの組成比が大きい場合、上
述の加熱条件では十分なＳｉ−Ｃｏ反応が行われず、抵
抗の高いＣｏＳｉ層が形成され、低抵抗のＣｏＳｉ2層
が形成されないため、シリサイド層自体の比抵抗が大き
くなり、それによって、ソース・ドレイン電極全体の抵
抗が大きくなる。
層とＳｉ1-x Ｇｅx 層とが反応する場合、ＣｏはＳｉと
優先的に反応するのに対して、Ｇｅはその反応を抑制す
るように作用するため、Ｇｅの組成比が大きい場合、上
述の加熱条件では十分なＳｉ−Ｃｏ反応が行われず、抵
抗の高いＣｏＳｉ層が形成され、低抵抗のＣｏＳｉ2層
が形成されないため、シリサイド層自体の比抵抗が大き
くなり、それによって、ソース・ドレイン電極全体の抵
抗が大きくなる。
【００１１】図８参照 図８は、Ｓｉ1-x Ｇｅx 層上にＣｏシリサイド層を形成
した場合のシート抵抗の配線層幅依存性を示した図であ
り、配線層幅依存性は殆ど見られないものの、Ｓｉ層上
にＣｏシリサイド層を形成した場合と比較すると、約２
０倍シート抵抗値が増加している。
した場合のシート抵抗の配線層幅依存性を示した図であ
り、配線層幅依存性は殆ど見られないものの、Ｓｉ層上
にＣｏシリサイド層を形成した場合と比較すると、約２
０倍シート抵抗値が増加している。
【００１２】一方、Ｔｉシリサイド層の場合にも、Ｔｉ
とＳｉとは１：２の比率でのみシリサイドを形成するの
で、即ち、ＴｉＳｉ2 のみを形成するので、上述の加熱
条件では十分なＳｉ−Ｔｉ反応が起こらず、未反応のＴ
ｉ層が残存し、必要な厚さのＴｉシリサイド層を形成す
ることができないという問題がある。
とＳｉとは１：２の比率でのみシリサイドを形成するの
で、即ち、ＴｉＳｉ2 のみを形成するので、上述の加熱
条件では十分なＳｉ−Ｔｉ反応が起こらず、未反応のＴ
ｉ層が残存し、必要な厚さのＴｉシリサイド層を形成す
ることができないという問題がある。
【００１３】なお、十分な反応が行われる程度の温度及
び時間で熱処理した場合には、サイドウォール上に堆積
した金属層もシリサイド化して、ソース・ドレイン領域
とゲート電極とがシリサイド層を介して短絡してしまう
という問題が生ずる。
び時間で熱処理した場合には、サイドウォール上に堆積
した金属層もシリサイド化して、ソース・ドレイン領域
とゲート電極とがシリサイド層を介して短絡してしまう
という問題が生ずる。
【００１４】また、Ｓｉ1-x Ｇｅx 層を構成するＧｅ
は、上述の加熱条件では、金属と実効的に反応しないた
め、シリサイドを形成した領域におけるＧｅがシリサイ
ドを構成しない領域に拡散して、残存するＳｉ1-x Ｇｅ
x 層の混晶比ｘを変化させてしまうという問題がある。
は、上述の加熱条件では、金属と実効的に反応しないた
め、シリサイドを形成した領域におけるＧｅがシリサイ
ドを構成しない領域に拡散して、残存するＳｉ1-x Ｇｅ
x 層の混晶比ｘを変化させてしまうという問題がある。
【００１５】したがって、本発明は、Ｓｉ及びＧｅを含
む半導体層と金属層とを反応させて低抵抗のシリサイド
層を所望の厚さに形成することを目的とする。
む半導体層と金属層とを反応させて低抵抗のシリサイド
層を所望の厚さに形成することを目的とする。
【００１６】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、半導体装置の製造方法において、半導
体１上に、Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層２及びＳｉv
（Ｇｅw Ｃ1-w ）1-v 層３（但し、０＜ｘ＜ｖ≦１，ｙ
≦１，ｗ≦１）を順次堆積させたのち、Ｓｉv （Ｇｅw
Ｃ1-w ）1-v 層３上に金属層４を堆積させ、加熱処理に
より金属化合物層５，６を形成することを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、半導体装置の製造方法において、半導
体１上に、Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層２及びＳｉv
（Ｇｅw Ｃ1-w ）1-v 層３（但し、０＜ｘ＜ｖ≦１，ｙ
≦１，ｗ≦１）を順次堆積させたのち、Ｓｉv （Ｇｅw
Ｃ1-w ）1-v 層３上に金属層４を堆積させ、加熱処理に
より金属化合物層５，６を形成することを特徴とする。
【００１７】この様に、Ｓｉ（ＧｅＣ）層を用いて低抵
抗の金属化合物層５，６、即ち、シリサイド電極を形成
する場合に、金属層４側が高Ｓｉ比のＳｉ組成比の異な
る二層構造にすることによって、半導体１側には任意の
禁制帯幅を有するＳｉx （Ｇｅy Ｃ1-y ）1-x 層２を設
けることができ、それによって金属化合物層６とＳｉ x
（Ｇｅy Ｃ1-y ）1-x 層２との界面のショットキー障壁
を低くすることができ、且つ、金属化合物層５，６を形
成する側のＳｉv （Ｇｅw Ｃ1-w ）1-v 層３のＳｉ比を
大きくしておくことによってシリサイド化反応が阻害さ
れることがないので、低抵抗のシリサイド電極を形成す
ることができる。なお、通常は、シリサイド化反応は、
サイドウォール上の金属層４のシリサイド化を防止する
ために、図１（ｂ）→（ｃ）に示すように二段階反応で
行う。
抗の金属化合物層５，６、即ち、シリサイド電極を形成
する場合に、金属層４側が高Ｓｉ比のＳｉ組成比の異な
る二層構造にすることによって、半導体１側には任意の
禁制帯幅を有するＳｉx （Ｇｅy Ｃ1-y ）1-x 層２を設
けることができ、それによって金属化合物層６とＳｉ x
（Ｇｅy Ｃ1-y ）1-x 層２との界面のショットキー障壁
を低くすることができ、且つ、金属化合物層５，６を形
成する側のＳｉv （Ｇｅw Ｃ1-w ）1-v 層３のＳｉ比を
大きくしておくことによってシリサイド化反応が阻害さ
れることがないので、低抵抗のシリサイド電極を形成す
ることができる。なお、通常は、シリサイド化反応は、
サイドウォール上の金属層４のシリサイド化を防止する
ために、図１（ｂ）→（ｃ）に示すように二段階反応で
行う。
【００１８】（２）また、本発明は、上記（１）におい
て、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３の厚さを、堆積さ
せる金属層４の膜厚により決定しておくことを特徴とす
る。
て、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３の厚さを、堆積さ
せる金属層４の膜厚により決定しておくことを特徴とす
る。
【００１９】また、このＳｉv （Ｇｅw Ｃ1-w ）1-v 層
３は完全にシリサイド化する必要があるので、Ｓｉ
v （Ｇｅw Ｃ1-w ）1-v 層３の厚さは、堆積させる金属
層４の膜厚により決定する。
３は完全にシリサイド化する必要があるので、Ｓｉ
v （Ｇｅw Ｃ1-w ）1-v 層３の厚さは、堆積させる金属
層４の膜厚により決定する。
【００２０】（３）また、本発明は、上記（１）及び
（２）において、Ｓｉx （Ｇｅy Ｃ1- y ）1-x 層２の組
成比を、堆積させる金属層４の膜厚、及び、Ｓｉv （Ｇ
ｅw Ｃ 1-w ）1-v 層３の組成比及び膜厚によって決定す
ることを特徴とする。
（２）において、Ｓｉx （Ｇｅy Ｃ1- y ）1-x 層２の組
成比を、堆積させる金属層４の膜厚、及び、Ｓｉv （Ｇ
ｅw Ｃ 1-w ）1-v 層３の組成比及び膜厚によって決定す
ることを特徴とする。
【００２１】Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３のシリサ
イド化反応の際に、化合物を形成しないＧｅはＳｉ
x （Ｇｅy Ｃ1-y ）1-x 層２側へ拡散し、Ｓｉx （Ｇｅ
y Ｃ1-y）1-x 層２の組成比を変化させるので、この半
導体１側に設けるＳｉx （ＧｅyＣ1-y ）1-x 層２の組
成比は、Ｇｅの拡散を考慮して最終的に得たい組成比よ
りＧｅ組成比を小さくする必要があり、この場合の組成
比は、堆積させる金属層４の膜厚、及び、Ｓｉv （Ｇｅ
w Ｃ1-w ）1-v 層３の組成比及び膜厚によって決定す
る。
イド化反応の際に、化合物を形成しないＧｅはＳｉ
x （Ｇｅy Ｃ1-y ）1-x 層２側へ拡散し、Ｓｉx （Ｇｅ
y Ｃ1-y）1-x 層２の組成比を変化させるので、この半
導体１側に設けるＳｉx （ＧｅyＣ1-y ）1-x 層２の組
成比は、Ｇｅの拡散を考慮して最終的に得たい組成比よ
りＧｅ組成比を小さくする必要があり、この場合の組成
比は、堆積させる金属層４の膜厚、及び、Ｓｉv （Ｇｅ
w Ｃ1-w ）1-v 層３の組成比及び膜厚によって決定す
る。
【００２２】
【発明の実施の形態】ここで、本発明の第１の実施の形
態を図２及び図３を参照して説明する。 図２（ａ）参照 まず、ｎ型シリコン基板１１を選択酸化することによっ
て素子分離酸化膜１２を形成したのち、素子形成領域に
Ｂを導入してｐ型ウエル領域１３を形成する。次いで、
ｐ型ウエル領域１３の表面に絶縁膜を形成したのちｎ+
型多結晶Ｓｉ膜を堆積させ、パターニングすることによ
ってゲート絶縁膜１４及びゲート電極１５を形成する。
次いで、このゲート電極１５をマスクとしてＡｓをイオ
ン注入することによってｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域１６を形成したのち、全
面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すこ
とによってサイドウォール１７を形成する。次いで、ゲ
ート電極１５及びサイドウォール１７をマスクとしてＡ
ｓをより高エネルギーでイオン注入することによってｎ
+ 型ソース領域１８及びｎ+ 型ドレイン領域１９を形成
することによって、ｎチャネル型ＭＯＳＦＥＴの基本的
構成部分が完成する。
態を図２及び図３を参照して説明する。 図２（ａ）参照 まず、ｎ型シリコン基板１１を選択酸化することによっ
て素子分離酸化膜１２を形成したのち、素子形成領域に
Ｂを導入してｐ型ウエル領域１３を形成する。次いで、
ｐ型ウエル領域１３の表面に絶縁膜を形成したのちｎ+
型多結晶Ｓｉ膜を堆積させ、パターニングすることによ
ってゲート絶縁膜１４及びゲート電極１５を形成する。
次いで、このゲート電極１５をマスクとしてＡｓをイオ
ン注入することによってｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域１６を形成したのち、全
面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すこ
とによってサイドウォール１７を形成する。次いで、ゲ
ート電極１５及びサイドウォール１７をマスクとしてＡ
ｓをより高エネルギーでイオン注入することによってｎ
+ 型ソース領域１８及びｎ+ 型ドレイン領域１９を形成
することによって、ｎチャネル型ＭＯＳＦＥＴの基本的
構成部分が完成する。
【００２３】次いで、全体を洗浄により清浄化したの
ち、ＳｉＨ4 とＧｅＨ4 とを用いた選択ＣＶＤ法によっ
て、露出しているゲート電極１５、ｎ+ 型ソース領域１
８、及び、ｎ+ 型ドレイン領域１９上に、厚さが１０〜
６０ｎｍ、例えば、３０ｎｍで、Ａｓ濃度が、例えば、
５×１０20ｃｍ-3のＳｉ0.53Ｇｅ0.47層２０を堆積さ
せ、引き続いて、厚さが、例えば、４０ｎｍで、Ａｓ濃
度が、例えば、３×１０19ｃｍ-3のＳｉ0.9 Ｇｅ0.1 層
２１を堆積させる。この場合、成長ガス雰囲気中にＧｅ
が含まれているので、良好な選択成長が可能になり、素
子分離酸化膜１２等の絶縁膜の上には堆積しない。な
お、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９
に接するＳｉＧｅ層の最終的な組成比をＳｉ0.5 Ｇｅ
0.5 層にするために、Ｇｅの拡散分を見込んでＳｉ0.53
Ｇｅ0.47層２０としている。
ち、ＳｉＨ4 とＧｅＨ4 とを用いた選択ＣＶＤ法によっ
て、露出しているゲート電極１５、ｎ+ 型ソース領域１
８、及び、ｎ+ 型ドレイン領域１９上に、厚さが１０〜
６０ｎｍ、例えば、３０ｎｍで、Ａｓ濃度が、例えば、
５×１０20ｃｍ-3のＳｉ0.53Ｇｅ0.47層２０を堆積さ
せ、引き続いて、厚さが、例えば、４０ｎｍで、Ａｓ濃
度が、例えば、３×１０19ｃｍ-3のＳｉ0.9 Ｇｅ0.1 層
２１を堆積させる。この場合、成長ガス雰囲気中にＧｅ
が含まれているので、良好な選択成長が可能になり、素
子分離酸化膜１２等の絶縁膜の上には堆積しない。な
お、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９
に接するＳｉＧｅ層の最終的な組成比をＳｉ0.5 Ｇｅ
0.5 層にするために、Ｇｅの拡散分を見込んでＳｉ0.53
Ｇｅ0.47層２０としている。
【００２４】図２（ｂ）参照 次いで、スパッタ法を用いて、全面に、厚さが、例え
ば、１０ｎｍのＣｏ層２２を堆積させる。なお、この場
合のＣｏ層２２の膜厚は、必要とするシリサイド層の厚
さによって決定されるものであり、このＣｏ層２２の膜
厚によってＳｉ0.9 Ｇｅ0.1 層２１の厚さが決定される
ことになる。
ば、１０ｎｍのＣｏ層２２を堆積させる。なお、この場
合のＣｏ層２２の膜厚は、必要とするシリサイド層の厚
さによって決定されるものであり、このＣｏ層２２の膜
厚によってＳｉ0.9 Ｇｅ0.1 層２１の厚さが決定される
ことになる。
【００２５】図２（ｃ）参照 次いで、Ｎ2 雰囲気中で、４００〜６００℃、例えば、
５００℃の温度で、１０〜９００秒、例えば、３０秒間
の急速熱処理（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ層２２と
Ｓｉ0.9 Ｇｅ 0.1 層２１を反応させてＣｏＳｉ層２３を
形成する。この場合、素子分離酸化膜１２及びサイドウ
ォール１７等の絶縁膜の上に堆積したＣｏ層２２は未反
応のまま未反応Ｃｏ層２４，２５として残存する。な
お、より高温でより長時間熱処理すると、低抵抗相のＣ
ｏＳｉ2 層を形成することができるが、サイドウォール
１７の露出表面に堆積したＣｏ層２２もシリサイド化し
てゲート電極１５とｎ+ 型ソース領域１８及びｎ+ 型ド
レイン領域１９とが短絡することになるので望ましくな
い。
５００℃の温度で、１０〜９００秒、例えば、３０秒間
の急速熱処理（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ層２２と
Ｓｉ0.9 Ｇｅ 0.1 層２１を反応させてＣｏＳｉ層２３を
形成する。この場合、素子分離酸化膜１２及びサイドウ
ォール１７等の絶縁膜の上に堆積したＣｏ層２２は未反
応のまま未反応Ｃｏ層２４，２５として残存する。な
お、より高温でより長時間熱処理すると、低抵抗相のＣ
ｏＳｉ2 層を形成することができるが、サイドウォール
１７の露出表面に堆積したＣｏ層２２もシリサイド化し
てゲート電極１５とｎ+ 型ソース領域１８及びｎ+ 型ド
レイン領域１９とが短絡することになるので望ましくな
い。
【００２６】図３（ｄ）参照 次いで、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液で２０
分間エッチングを行うことによって未反応Ｃｏ層２４，
２５を除去する。
分間エッチングを行うことによって未反応Ｃｏ層２４，
２５を除去する。
【００２７】図３（ｅ）参照 次いで、Ｎ2 雰囲気中で、７００〜９００℃、例えば、
８００℃の温度で、１０〜９００秒、例えば、３０秒間
のＲＴＡ処理を施すことによってＣｏＳｉ層２３と残り
のＳｉ0.9 Ｇｅ0.1 層２１を反応させて、低抵抗相のＣ
ｏＳｉ2 層２６を形成する。
８００℃の温度で、１０〜９００秒、例えば、３０秒間
のＲＴＡ処理を施すことによってＣｏＳｉ層２３と残り
のＳｉ0.9 Ｇｅ0.1 層２１を反応させて、低抵抗相のＣ
ｏＳｉ2 層２６を形成する。
【００２８】このＲＴＡ工程において、Ｓｉ0.9 Ｇｅ
0.1 層２１中のＧｅはＣｏと反応せずにＳｉ0.53Ｇｅ
0.47層２０側に拡散し、Ｓｉ0.53Ｇｅ0.47層２０の組成
比を変えてＳｉ0.5 Ｇｅ0.5 層２７となる。したがっ
て、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９
に接する側に堆積させるＳｉ1-x Ｇｅx 層の組成比は、
Ｇｅの拡散を見込んで予めＧｅ組成比ｘを小さくしてお
く必要があり、小さくする程度は、シリサイド化反応す
る側のＳｉ1-x Ｇｅx 層の組成比及び厚さによって決定
されるものであり、また、シリサイド化反応する側のＳ
ｉ1-x Ｇｅx 層の厚さはＣｏ層２２の厚さによって決定
されるので、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン
領域１９に接するＳｉ1- x Ｇｅx 層の組成比はＣｏ層２
２の厚さにも依存することになる。
0.1 層２１中のＧｅはＣｏと反応せずにＳｉ0.53Ｇｅ
0.47層２０側に拡散し、Ｓｉ0.53Ｇｅ0.47層２０の組成
比を変えてＳｉ0.5 Ｇｅ0.5 層２７となる。したがっ
て、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９
に接する側に堆積させるＳｉ1-x Ｇｅx 層の組成比は、
Ｇｅの拡散を見込んで予めＧｅ組成比ｘを小さくしてお
く必要があり、小さくする程度は、シリサイド化反応す
る側のＳｉ1-x Ｇｅx 層の組成比及び厚さによって決定
されるものであり、また、シリサイド化反応する側のＳ
ｉ1-x Ｇｅx 層の厚さはＣｏ層２２の厚さによって決定
されるので、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン
領域１９に接するＳｉ1- x Ｇｅx 層の組成比はＣｏ層２
２の厚さにも依存することになる。
【００２９】この様に、本発明の第１の実施の形態にお
いては、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域
１９と接するＳｉ1-x Ｇｅx 層の最終的な組成比がＳｉ
0.5Ｇｅ0.5 層２７になるようにしているので、シリサ
イド層／Ｓｉ1-x Ｇｅx 層界面のショットキー障壁の高
さを低くすることができ、シリサイド層／Ｓｉ1-x Ｇｅ
x 層界面のコンタクト抵抗を減少させることができる。
いては、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域
１９と接するＳｉ1-x Ｇｅx 層の最終的な組成比がＳｉ
0.5Ｇｅ0.5 層２７になるようにしているので、シリサ
イド層／Ｓｉ1-x Ｇｅx 層界面のショットキー障壁の高
さを低くすることができ、シリサイド層／Ｓｉ1-x Ｇｅ
x 層界面のコンタクト抵抗を減少させることができる。
【００３０】また、Ｃｏ層２２と反応してシリサイド層
を形成するＳｉ1-x Ｇｅx 層をＧｅ比が０．１と小さな
Ｓｉ0.9 Ｇｅ0.1 層２１にしているので、Ｇｅによりシ
リサイド化反応が阻害されることがほとんどなく、低抵
抗相のＣｏＳｉ2 層２６を形成することができるので、
ソース・ドレイン電極全体を低抵抗化することができ
る。
を形成するＳｉ1-x Ｇｅx 層をＧｅ比が０．１と小さな
Ｓｉ0.9 Ｇｅ0.1 層２１にしているので、Ｇｅによりシ
リサイド化反応が阻害されることがほとんどなく、低抵
抗相のＣｏＳｉ2 層２６を形成することができるので、
ソース・ドレイン電極全体を低抵抗化することができ
る。
【００３１】また、シリサイド化のための熱処理を２段
階で行っているので、サイドウォール１７上に堆積した
Ｃｏ層がシリサイド化することなく、Ｃｏ層のエッチン
グ工程で除去されるので、ｎ+ 型ソース領域１８及びｎ
+ 型ドレイン領域１９とゲート電極１５とがシリサイド
層を介して短絡することがない。
階で行っているので、サイドウォール１７上に堆積した
Ｃｏ層がシリサイド化することなく、Ｃｏ層のエッチン
グ工程で除去されるので、ｎ+ 型ソース領域１８及びｎ
+ 型ドレイン領域１９とゲート電極１５とがシリサイド
層を介して短絡することがない。
【００３２】次に、図４及び図５を参照して、本発明の
第２の実施の形態を説明する。 図４（ａ）参照 まず、上記の第１の実施の形態と同様にｎチャネル型Ｍ
ＯＳＦＥＴの基本的構成部分を形成したのち、全体を洗
浄により清浄化し、次いで、ＳｉＨ4 とＧｅＨ 4 とを用
いた選択ＣＶＤ法によって、露出しているゲート電極１
５、ｎ+ 型ソース領域１８、及び、ｎ+ 型ドレイン領域
１９上に、厚さが１０〜６０ｎｍ、例えば、３０ｎｍ
で、Ａｓ濃度が、例えば、５×１０20ｃｍ-3のＳｉ0.53
Ｇｅ0.47層２０を堆積させ、引き続いて、厚さが、例え
ば、５１ｎｍで、Ａｓ濃度が、例えば、３×１０19ｃｍ
-3のＳｉ0.9 Ｇｅ0.1 層２１を堆積させる。
第２の実施の形態を説明する。 図４（ａ）参照 まず、上記の第１の実施の形態と同様にｎチャネル型Ｍ
ＯＳＦＥＴの基本的構成部分を形成したのち、全体を洗
浄により清浄化し、次いで、ＳｉＨ4 とＧｅＨ 4 とを用
いた選択ＣＶＤ法によって、露出しているゲート電極１
５、ｎ+ 型ソース領域１８、及び、ｎ+ 型ドレイン領域
１９上に、厚さが１０〜６０ｎｍ、例えば、３０ｎｍ
で、Ａｓ濃度が、例えば、５×１０20ｃｍ-3のＳｉ0.53
Ｇｅ0.47層２０を堆積させ、引き続いて、厚さが、例え
ば、５１ｎｍで、Ａｓ濃度が、例えば、３×１０19ｃｍ
-3のＳｉ0.9 Ｇｅ0.1 層２１を堆積させる。
【００３３】図４（ｂ）参照 次いで、スパッタ法を用いて、全面に、厚さが、例え
ば、３０ｎｍのＴｉ層２８を堆積させる。なお、この場
合のＴｉ層２８の膜厚も、必要とするシリサイド層の厚
さによって決定されるものであり、このＴｉ層２８の膜
厚によってＳｉ0.9 Ｇｅ0.1 層２１の厚さが決定される
ことになる。
ば、３０ｎｍのＴｉ層２８を堆積させる。なお、この場
合のＴｉ層２８の膜厚も、必要とするシリサイド層の厚
さによって決定されるものであり、このＴｉ層２８の膜
厚によってＳｉ0.9 Ｇｅ0.1 層２１の厚さが決定される
ことになる。
【００３４】図４（ｃ）参照 次いで、Ｎ2 雰囲気中で、６５０〜７５０℃、例えば、
７００℃の温度で、１０〜９００秒、例えば、３０秒間
の急速熱処理（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、Ｔｉ層２８の
表面にＴｉＮ層３０を形成するとともに、Ｔｉ層２８と
Ｓｉ0.9 Ｇｅ0.1 層２１を反応させて準安定な低温相の
結晶であるＣ−４９からなるＴｉＳｉ2 層２９を形成す
る。この場合、熱処理をＮ2 雰囲気中で行ってＴｉＮ層
３０を形成することによって、サイドウォール１７の露
出表面に堆積したＴｉ層２８のシリサイド化反応が抑制
されるので、ゲート電極１５とｎ+ 型ソース領域１８及
びｎ+ 型ドレイン領域１９とが短絡することを防止する
ことができる。なお、この場合も絶縁膜上のＴｉ層２８
は、未反応Ｔｉ層３１，３３のままでであるとともに、
ＴｉＳｉ2 層２９上にも未反応Ｔｉ層３２が残存する場
合がある。
７００℃の温度で、１０〜９００秒、例えば、３０秒間
の急速熱処理（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、Ｔｉ層２８の
表面にＴｉＮ層３０を形成するとともに、Ｔｉ層２８と
Ｓｉ0.9 Ｇｅ0.1 層２１を反応させて準安定な低温相の
結晶であるＣ−４９からなるＴｉＳｉ2 層２９を形成す
る。この場合、熱処理をＮ2 雰囲気中で行ってＴｉＮ層
３０を形成することによって、サイドウォール１７の露
出表面に堆積したＴｉ層２８のシリサイド化反応が抑制
されるので、ゲート電極１５とｎ+ 型ソース領域１８及
びｎ+ 型ドレイン領域１９とが短絡することを防止する
ことができる。なお、この場合も絶縁膜上のＴｉ層２８
は、未反応Ｔｉ層３１，３３のままでであるとともに、
ＴｉＳｉ2 層２９上にも未反応Ｔｉ層３２が残存する場
合がある。
【００３５】図５（ｄ）参照 次いで、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液をエッ
チング液として用いてＴｉＮ膜３０及び未反応Ｔｉ層３
１，３３を除去する。なお、ＴｉＳｉ2 層２９上にも未
反応Ｔｉ層３２の多少残存している場合には、未反応Ｔ
ｉ層３１，３３の除去工程において同時に除去されるこ
とになる。
チング液として用いてＴｉＮ膜３０及び未反応Ｔｉ層３
１，３３を除去する。なお、ＴｉＳｉ2 層２９上にも未
反応Ｔｉ層３２の多少残存している場合には、未反応Ｔ
ｉ層３１，３３の除去工程において同時に除去されるこ
とになる。
【００３６】図５（ｅ）参照 次いで、Ａｒ雰囲気中で、７５０〜９００℃、例えば、
８００℃の温度で、１０〜６００秒、例えば、３０秒間
の急速熱処理（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、低温相のＣ−
４９からなるＴｉＳｉ2 層２９を、安定で低抵抗な高温
相のＣ−５４からなるＴｉＳｉ2 層３４に変換すること
によってシリサイド電極が完成する。
８００℃の温度で、１０〜６００秒、例えば、３０秒間
の急速熱処理（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、低温相のＣ−
４９からなるＴｉＳｉ2 層２９を、安定で低抵抗な高温
相のＣ−５４からなるＴｉＳｉ2 層３４に変換すること
によってシリサイド電極が完成する。
【００３７】この場合も、ＲＴＡ工程において、Ｓｉ
0.9 Ｇｅ0.1 層２１中のＧｅはＴｉと反応せずにＳｉ
0.53Ｇｅ0.47層２０側に拡散し、Ｓｉ0.53Ｇｅ0.47層２
０の組成比を変えてＳｉ0.5 Ｇｅ0.5 層２７となる。し
たがって、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領
域１９に接する様に堆積させるＳｉ1-x Ｇｅx 層の組成
比は、シリサイド化反応する側のＳｉ1-x Ｇｅx 層の組
成比及び厚さ、及び、Ｔｉ層２８の厚さに依存すること
になる。
0.9 Ｇｅ0.1 層２１中のＧｅはＴｉと反応せずにＳｉ
0.53Ｇｅ0.47層２０側に拡散し、Ｓｉ0.53Ｇｅ0.47層２
０の組成比を変えてＳｉ0.5 Ｇｅ0.5 層２７となる。し
たがって、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領
域１９に接する様に堆積させるＳｉ1-x Ｇｅx 層の組成
比は、シリサイド化反応する側のＳｉ1-x Ｇｅx 層の組
成比及び厚さ、及び、Ｔｉ層２８の厚さに依存すること
になる。
【００３８】この様に、本発明の第２の実施の形態にお
いては、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域
１９と接するＳｉ1-x Ｇｅx 層の最終的な組成比がＳｉ
0.5Ｇｅ0.5 層２７になるようにしているので、シリサ
イド層／Ｓｉ1-x Ｇｅx 層界面のショットキー障壁の高
さを低くして、シリサイド層／Ｓｉ1-x Ｇｅx 層界面の
コンタクト抵抗を減少させることができる。
いては、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域
１９と接するＳｉ1-x Ｇｅx 層の最終的な組成比がＳｉ
0.5Ｇｅ0.5 層２７になるようにしているので、シリサ
イド層／Ｓｉ1-x Ｇｅx 層界面のショットキー障壁の高
さを低くして、シリサイド層／Ｓｉ1-x Ｇｅx 層界面の
コンタクト抵抗を減少させることができる。
【００３９】また、Ｔｉ層２８と反応してシリサイド層
を形成するＳｉ1-x Ｇｅx 層をＧｅ比が０．１と小さな
Ｓｉ0.9 Ｇｅ0.1 層２１にしているので、Ｇｅによりシ
リサイド化反応が阻害されることがほとんどなく、充分
な厚さのＴｉＳｉ2 層２９、したがって、充分な厚さの
ＴｉＳｉ2 層３４を形成することができるので、ソース
・ドレイン電極全体を低抵抗化することができる。
を形成するＳｉ1-x Ｇｅx 層をＧｅ比が０．１と小さな
Ｓｉ0.9 Ｇｅ0.1 層２１にしているので、Ｇｅによりシ
リサイド化反応が阻害されることがほとんどなく、充分
な厚さのＴｉＳｉ2 層２９、したがって、充分な厚さの
ＴｉＳｉ2 層３４を形成することができるので、ソース
・ドレイン電極全体を低抵抗化することができる。
【００４０】以上、本発明の各実施の形態を説明してき
たが、本発明は、各実施の形態に記載した構成及び条件
に限られるものではなく、各種の変更が可能である。例
えば、上記の各実施の形態の説明においては、格子整合
及びショットキー障壁の高さの低減を考慮してソース・
ドレイン領域に接するＳｉ1-x Ｇｅx 層の最終的な組成
がＳｉ0.5 Ｇｅ0.5 になるように設定しているが、必ず
しもＳｉ0.5Ｇｅ0.5 である必要はなく、組成比は任意
であり、ｘが大きくなると格子不整合が大きくなるので
エピタキシャル成長が困難になり多結晶になる可能性が
高くなり、一方、ｘが小さくなると格子整合はとれるが
ショットキー障壁の高さが高くなる。
たが、本発明は、各実施の形態に記載した構成及び条件
に限られるものではなく、各種の変更が可能である。例
えば、上記の各実施の形態の説明においては、格子整合
及びショットキー障壁の高さの低減を考慮してソース・
ドレイン領域に接するＳｉ1-x Ｇｅx 層の最終的な組成
がＳｉ0.5 Ｇｅ0.5 になるように設定しているが、必ず
しもＳｉ0.5Ｇｅ0.5 である必要はなく、組成比は任意
であり、ｘが大きくなると格子不整合が大きくなるので
エピタキシャル成長が困難になり多結晶になる可能性が
高くなり、一方、ｘが小さくなると格子整合はとれるが
ショットキー障壁の高さが高くなる。
【００４１】また、上記の各実施の形態においては、シ
リサイド化させるＳｉ1-x Ｇｅx 層の組成をＳｉ0.9 Ｇ
ｅ0.1 としているが、必ずしもＳｉ0.9 Ｇｅ0.1 である
必要はなく、ソース・ドレイン領域に接するＳｉ1-x Ｇ
ｅx 層よりＳｉリッチな層であれば良く、Ｓｉ（ｘ＝
０）であっても良いが、Ｓｉの場合には選択成長が困難
になる。但し、必要とするシリサイド層の厚さを考慮す
ると、ｘ≦０．４、即ち、Ｓｉ／Ｇｅ≧１．５とするこ
とが望ましい。
リサイド化させるＳｉ1-x Ｇｅx 層の組成をＳｉ0.9 Ｇ
ｅ0.1 としているが、必ずしもＳｉ0.9 Ｇｅ0.1 である
必要はなく、ソース・ドレイン領域に接するＳｉ1-x Ｇ
ｅx 層よりＳｉリッチな層であれば良く、Ｓｉ（ｘ＝
０）であっても良いが、Ｓｉの場合には選択成長が困難
になる。但し、必要とするシリサイド層の厚さを考慮す
ると、ｘ≦０．４、即ち、Ｓｉ／Ｇｅ≧１．５とするこ
とが望ましい。
【００４２】また、上記の各実施の形態においては、Ｓ
ｉ及びＧｅを含む層をＳｉ1-x Ｇｅ x として構成してい
るが、Ｃを加えてＳｉx （Ｇｅy Ｃ1-y ）1-x 層として
も良いものである。即ち、原子半径の小さなＣを加える
ことによってＧｅの原子半径の大きさを相殺することが
でき、それによって、ソース・ドレイン領域を構成する
Ｓｉと格子整合させることができるので、Ｇｅ組成比ｙ
の自由度を高めることができる。なお、Ｃの組成比（１
−ｙ）（１−ｘ）は、０．０５（５．０％）程度以下で
あり、禁制帯幅はＣの混入によって寧ろ低減するので、
ショットキー障壁の高さが高くなることはない。
ｉ及びＧｅを含む層をＳｉ1-x Ｇｅ x として構成してい
るが、Ｃを加えてＳｉx （Ｇｅy Ｃ1-y ）1-x 層として
も良いものである。即ち、原子半径の小さなＣを加える
ことによってＧｅの原子半径の大きさを相殺することが
でき、それによって、ソース・ドレイン領域を構成する
Ｓｉと格子整合させることができるので、Ｇｅ組成比ｙ
の自由度を高めることができる。なお、Ｃの組成比（１
−ｙ）（１−ｘ）は、０．０５（５．０％）程度以下で
あり、禁制帯幅はＣの混入によって寧ろ低減するので、
ショットキー障壁の高さが高くなることはない。
【００４３】また、上記の各実施の形態においては、Ｓ
ｉ1-x Ｇｅx 層を格子整合が可能なように選択して、単
結晶が成長するようにしているが、必ずしも単結晶であ
る必要はなく、多結晶でも良いし、非晶質でも良く、さ
らには、多結晶と非晶質とが混在した状態の膜でも良
い。但し、低抵抗化の面では、単結晶の方が望ましい。
ｉ1-x Ｇｅx 層を格子整合が可能なように選択して、単
結晶が成長するようにしているが、必ずしも単結晶であ
る必要はなく、多結晶でも良いし、非晶質でも良く、さ
らには、多結晶と非晶質とが混在した状態の膜でも良
い。但し、低抵抗化の面では、単結晶の方が望ましい。
【００４４】また、上記の各実施の形態においては、Ｓ
ｉ1-x Ｇｅx 層をＣＶＤ法を用いて選択成長させている
が、必ずしもＣＶＤ法である必要はなく、スパッタ法或
いは蒸着法を用いても良いものである。さらには、Ｓｉ
層を堆積させたのちＧｅをイオン注入してＳｉ1-x Ｇｅ
x 層を形成しても良いし、逆に、Ｇｅ層を堆積させたの
ちＳｉをイオン注入してＳｉ1- x Ｇｅx 層を形成しても
良い。
ｉ1-x Ｇｅx 層をＣＶＤ法を用いて選択成長させている
が、必ずしもＣＶＤ法である必要はなく、スパッタ法或
いは蒸着法を用いても良いものである。さらには、Ｓｉ
層を堆積させたのちＧｅをイオン注入してＳｉ1-x Ｇｅ
x 層を形成しても良いし、逆に、Ｇｅ層を堆積させたの
ちＳｉをイオン注入してＳｉ1- x Ｇｅx 層を形成しても
良い。
【００４５】また、上記の各実施の形態の説明において
は、シリサイド化させる金属層として低抵抗なシリサイ
ド層の得られるＣｏ層或いはＴｉ層を用いているが、Ｃ
ｏ或いはＴｉに限られるものではなく、Ｎｉ，Ｐｔ，Ｗ
等を用いても良いものである。但し、Ｎｉシリサイドは
中温で形成されたシリサイドが低抵抗ではあるが不安定
であるので、低抵抗相のシリサイド形成後に高温工程が
ともなった場合、高抵抗のシリサイドに変化するので、
熱工程の管理に注意を要する。また、Ｗシリサイドは熱
的に安定であるが、比較的抵抗が高く、また、Ｐｔはこ
れらの中間の特性を示す。
は、シリサイド化させる金属層として低抵抗なシリサイ
ド層の得られるＣｏ層或いはＴｉ層を用いているが、Ｃ
ｏ或いはＴｉに限られるものではなく、Ｎｉ，Ｐｔ，Ｗ
等を用いても良いものである。但し、Ｎｉシリサイドは
中温で形成されたシリサイドが低抵抗ではあるが不安定
であるので、低抵抗相のシリサイド形成後に高温工程が
ともなった場合、高抵抗のシリサイドに変化するので、
熱工程の管理に注意を要する。また、Ｗシリサイドは熱
的に安定であるが、比較的抵抗が高く、また、Ｐｔはこ
れらの中間の特性を示す。
【００４６】また、上記の各実施の形態の説明において
は、シリサイド化させる金属層をスパッタ法によって形
成しているが、必ずしもスパッタ法である必要はなく、
用いる金属の融点及び蒸気圧等に応じて、抵抗加熱によ
る蒸着法、電子ビーム蒸着法、或いは、ＣＶＤ法等を用
いても良いものである。
は、シリサイド化させる金属層をスパッタ法によって形
成しているが、必ずしもスパッタ法である必要はなく、
用いる金属の融点及び蒸気圧等に応じて、抵抗加熱によ
る蒸着法、電子ビーム蒸着法、或いは、ＣＶＤ法等を用
いても良いものである。
【００４７】また、上記の第１の実施の形態において
は、２度のＲＴＡ工程をＮ2 雰囲気中で行っているが、
必ずしもＮ2 雰囲気である必要はなく、Ａｒ等の他の不
活性ガスを用いても良いものである。
は、２度のＲＴＡ工程をＮ2 雰囲気中で行っているが、
必ずしもＮ2 雰囲気である必要はなく、Ａｒ等の他の不
活性ガスを用いても良いものである。
【００４８】また、上記の各実施の形態においては、ｎ
チャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャ
ネル型ＭＯＳＦＥＴにも当然に適用されるのものであ
り、その場合には、各Ｓｉ1-x Ｇｅx 層に不純物として
Ｂ等のｐ型不純物をドープすれば良い。
チャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャ
ネル型ＭＯＳＦＥＴにも当然に適用されるのものであ
り、その場合には、各Ｓｉ1-x Ｇｅx 層に不純物として
Ｂ等のｐ型不純物をドープすれば良い。
【００４９】また、上記の各実施の形態においては、ソ
ース・ドレイン電極及びゲート電極に対するコンタクト
電極として説明しているが、必ずしも、ＭＯＳ型半導体
装置のコンタクト電極に限られるものではなく、バイポ
ーラ型半導体素子のエミッタ電極，ベース電極，コレク
タ電極を始めとする各種の半導体素子のコンタクト電極
としても用いることができるものである。
ース・ドレイン電極及びゲート電極に対するコンタクト
電極として説明しているが、必ずしも、ＭＯＳ型半導体
装置のコンタクト電極に限られるものではなく、バイポ
ーラ型半導体素子のエミッタ電極，ベース電極，コレク
タ電極を始めとする各種の半導体素子のコンタクト電極
としても用いることができるものである。
【００５０】さらには、必ずしもコンタクト電極に限ら
れるものではなく、ゲート電極自体としても良いもので
ある。その場合には、ゲート絶縁膜と接する側のＳｉ
1-x Ｇｅx 層を堆積させ、ゲート電極としてパターニン
グしたのち、シリサイド化させるＳｉ1-y Ｇｅy 層（ｘ
＞ｙ）を選択成長させれば良い。但し、シリサイド化に
伴うＧｅの固相拡散によりゲート電極の組成比が変化
し、それに伴ってしきい値電圧Ｖthも変化するので、こ
の様なＧｅの固相拡散量を見込んで、ゲート絶縁膜と接
するＳｉ1-x Ｇｅx 層の組成比を制御する必要がある。
れるものではなく、ゲート電極自体としても良いもので
ある。その場合には、ゲート絶縁膜と接する側のＳｉ
1-x Ｇｅx 層を堆積させ、ゲート電極としてパターニン
グしたのち、シリサイド化させるＳｉ1-y Ｇｅy 層（ｘ
＞ｙ）を選択成長させれば良い。但し、シリサイド化に
伴うＧｅの固相拡散によりゲート電極の組成比が変化
し、それに伴ってしきい値電圧Ｖthも変化するので、こ
の様なＧｅの固相拡散量を見込んで、ゲート絶縁膜と接
するＳｉ1-x Ｇｅx 層の組成比を制御する必要がある。
【００５１】
【発明の効果】本発明によれば、ソース・ドレイン領域
等の半導体領域にシリサイドコンタクト電極を形成する
際に、組成比の異なる２層構造のＳｉ1-x Ｇｅx 層を用
い、低抵抗相のシリサイド層を形成するためのシリサイ
ド化反応の促進と、ショットキーバリアハイトの低減と
を両立させているので、製造時間の増加や電極間の短絡
を発生させることなしに低抵抗のコンタクト電極を形成
することができ、延いては、高集積度半導体装置の高性
能化及び製造歩留りの向上に寄与するところが大きい。
等の半導体領域にシリサイドコンタクト電極を形成する
際に、組成比の異なる２層構造のＳｉ1-x Ｇｅx 層を用
い、低抵抗相のシリサイド層を形成するためのシリサイ
ド化反応の促進と、ショットキーバリアハイトの低減と
を両立させているので、製造時間の増加や電極間の短絡
を発生させることなしに低抵抗のコンタクト電極を形成
することができ、延いては、高集積度半導体装置の高性
能化及び製造歩留りの向上に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。
程の説明図である。
【図４】本発明の第２の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図５】本発明の第２の実施の形態の図４以降の製造工
程の説明図である。
程の説明図である。
【図６】従来のＣｏシリサイド電極の形成工程の説明図
である。
である。
【図７】従来のＴｉシリサイド電極の形成工程の説明図
である。
である。
【図８】従来のシリサイド電極形成工程における問題点
の説明図である。
の説明図である。
１ 半導体 ２ Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層 ３ Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層 ４ 金属層 ５ 金属化合物層 ６ 金属化合物層 １１ ｎ型シリコン基板 １２ 素子分離酸化膜 １３ ｐ型ウエル領域 １４ ゲート絶縁膜 １５ ゲート電極 １６ ｎ型ＬＤＤ領域 １７ サイドウォール １８ ｎ+ 型ソース領域 １９ ｎ+ 型ドレイン領域 ２０ Ｓｉ0.53Ｇｅ0.47層 ２１ Ｓｉ0.9 Ｇｅ0.1 層 ２２ Ｃｏ層 ２３ ＣｏＳｉ層 ２４ 未反応Ｃｏ層 ２５ 未反応Ｃｏ層 ２６ ＣｏＳｉ2 層 ２７ Ｓｉ0.5 Ｇｅ0.5 層 ２８ Ｔｉ層 ２９ ＴｉＳｉ2 層 ３０ ＴｉＮ層 ３１ 未反応Ｔｉ層 ３２ 未反応Ｔｉ層 ３３ 未反応Ｔｉ層 ３４ ＴｉＳｉ2 層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB36 BB38 BB40 CC01 CC05 DD04 DD37 DD43 DD46 DD55 DD64 DD78 DD79 DD80 DD83 DD84 FF13 FF14 GG06 GG09 GG14 HH15 HH16 5F040 DA10 DB01 DC01 EC07 EC13 EH07 FB10 FC09 FC19
Claims (3)
- 【請求項１】 半導体上に、Ｓｉx （Ｇｅy Ｃ1-y ）
1-x 層及びＳｉv （Ｇｅw Ｃ1-w ）1-v 層（但し、０＜
ｘ＜ｖ≦１，ｙ≦１，ｗ≦１）を順次堆積させたのち、
前記Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層上に金属層を堆積さ
せ、加熱処理により金属化合物層を形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】 上記Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層の厚
さを、上記堆積させる金属層の膜厚により決定しておく
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層の組
成比を、上記堆積させる金属層の膜厚、及び、上記Ｓｉ
v （Ｇｅw Ｃ1-w ）1-v 層の組成比及び膜厚によって決
定することを特徴とする請求項１または２に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526699A JP3876401B2 (ja) | 1999-08-09 | 1999-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526699A JP3876401B2 (ja) | 1999-08-09 | 1999-08-09 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001053027A true JP2001053027A (ja) | 2001-02-23 |
| JP2001053027A5 JP2001053027A5 (ja) | 2005-06-16 |
| JP3876401B2 JP3876401B2 (ja) | 2007-01-31 |
Family
ID=16826637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22526699A Expired - Lifetime JP3876401B2 (ja) | 1999-08-09 | 1999-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3876401B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872642B2 (en) | 2002-11-22 | 2005-03-29 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| WO2005112089A1 (ja) * | 2004-05-17 | 2005-11-24 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US7384866B2 (en) | 2002-05-30 | 2008-06-10 | Samsung Electronics Co., Ltd. | Methods of forming metal interconnections of semiconductor devices by treating a barrier metal layer |
| US7390707B2 (en) | 2005-06-13 | 2008-06-24 | Fujitsu Limited | Semiconductor device fabrication method |
| JP2009043916A (ja) * | 2007-08-08 | 2009-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009123960A (ja) * | 2007-11-15 | 2009-06-04 | Toshiba Corp | 半導体装置 |
| JP2009524260A (ja) * | 2006-03-28 | 2009-06-25 | インテル・コーポレーション | エピタキシャル成長したソース・ドレインに選択的に堆積させたキャッピング層の構造および製造方法 |
| JP2010519734A (ja) * | 2007-02-16 | 2010-06-03 | フリースケール セミコンダクター インコーポレイテッド | マルチレイヤ・ソース／ドレイン・ストレッサー |
| JP4808618B2 (ja) * | 2003-08-04 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体ｃｍｏｓトランジスタを有する集積回路および製作方法 |
-
1999
- 1999-08-09 JP JP22526699A patent/JP3876401B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7384866B2 (en) | 2002-05-30 | 2008-06-10 | Samsung Electronics Co., Ltd. | Methods of forming metal interconnections of semiconductor devices by treating a barrier metal layer |
| US6872642B2 (en) | 2002-11-22 | 2005-03-29 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| JP4808618B2 (ja) * | 2003-08-04 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体ｃｍｏｓトランジスタを有する集積回路および製作方法 |
| WO2005112089A1 (ja) * | 2004-05-17 | 2005-11-24 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US7390707B2 (en) | 2005-06-13 | 2008-06-24 | Fujitsu Limited | Semiconductor device fabrication method |
| CN100442464C (zh) * | 2005-06-13 | 2008-12-10 | 富士通株式会社 | 半导体器件制造方法 |
| JP2009524260A (ja) * | 2006-03-28 | 2009-06-25 | インテル・コーポレーション | エピタキシャル成長したソース・ドレインに選択的に堆積させたキャッピング層の構造および製造方法 |
| JP2010519734A (ja) * | 2007-02-16 | 2010-06-03 | フリースケール セミコンダクター インコーポレイテッド | マルチレイヤ・ソース／ドレイン・ストレッサー |
| JP2009043916A (ja) * | 2007-08-08 | 2009-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8154050B2 (en) | 2007-08-08 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device with semiconductor epitaxial layers buried in source/drain regions, and fabrication method of the same |
| JP2009123960A (ja) * | 2007-11-15 | 2009-06-04 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3876401B2 (ja) | 2007-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| JP2891092B2 (ja) | 半導体装置の製造方法 | |
| US6562718B1 (en) | Process for forming fully silicided gates | |
| KR100351907B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| JP2586345B2 (ja) | コバルトシリサイド膜より成る半導体装置及び該装置の製造方法 | |
| KR100196598B1 (ko) | 반도체 장치 제조 방법 | |
| JP3594140B2 (ja) | 半導体装置の製造方法 | |
| US5904564A (en) | Method for fabricating MOSFET having cobalt silicide film | |
| JPH07321065A (ja) | シリサイド接点を有する半導体デバイス及び製造方法 | |
| JPH1187711A (ja) | トランジスタ製造方法 | |
| JP3876401B2 (ja) | 半導体装置の製造方法 | |
| US7056796B2 (en) | Method for fabricating silicide by heating an epitaxial layer and a metal layer formed thereon | |
| JPH1131659A (ja) | 半導体装置の製造方法 | |
| JP2586407B2 (ja) | 半導体装置の製造方法 | |
| JP3948290B2 (ja) | 半導体装置の製造方法 | |
| JPH09283462A (ja) | 半導体装置及びその製造方法 | |
| KR20010061783A (ko) | 모스 트랜지스터의 제조방법 | |
| JP2004221115A (ja) | 半導体装置およびその製造方法 | |
| JPH09219516A (ja) | Ｎチャネルｍｏｓ型半導体素子及び半導体素子の製造方法 | |
| JP2827962B2 (ja) | 半導体装置の製造方法 | |
| JP2006114633A (ja) | 半導体装置の製造方法 | |
| JPH10229052A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0878358A (ja) | 半導体装置の製造方法 | |
| JPH10116797A (ja) | 半導体装置の製造方法 | |
| JP3640079B2 (ja) | Ｃｍｏｓトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040917 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040917 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061019 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3876401 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |