CN103839975A - 低深度连接沟槽及制造方法 - Google Patents
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Abstract
本发明公开了一种低深度连接沟槽，其采用较小的沟槽深度，并增加沟槽底部的大剂量N型注入和热过程，在沟槽填充重掺杂的N型多晶硅后，从多晶硅通过N型离子注入区形成连接N型重掺杂基板的低电阻通路。工艺完成后，较浅的沟槽可和单晶基板间有较少的失配，能降低硅片翘曲度。本发明还公开了所述低深度连接沟槽的制造方法。
Description
技术领域
本发明涉及半导体制造领域，特别是指一种低深度连接沟槽，本发明还涉及所述沟槽的制造方法。
背景技术
在PLDMOS工艺中，要求源极和衬底通过填充重掺杂多晶硅的沟槽连接。目前的方法是如图1所示，通过刻蚀比外延层厚度大0.2μm以上的深沟槽4到重掺杂N型硅衬底1，再填充重掺杂多晶硅6，作为连接源极和衬底的通道。在含有深沟槽的工艺流程中，填充材料的不同，膜质结构的不同以及沟槽深度等都会在热过程中产生应力的不匹配，即热膨胀系数失配，会导致较高的硅片翘曲度。硅片翘曲形变程度由硅片的翘曲度来衡量，硅片翘曲度越大，硅片的翘曲形变越严重。硅片翘曲度可以通过测量硅片的曲率半径或者弯度来测量。硅片的曲率半径越小，则弯度越大，硅片翘曲度越大。
较高的硅片翘曲度会在后续的热过程中，内部产生大量的点缺陷、线缺陷，当这些缺陷产生在PN结区或者沟道区，会导致大量的漏电，影响器件的性能和寿命。研究发现，这些缺陷在成品率测试中不一定可以筛选出来，存在潜在的可靠性风险。
发明内容
本发明所要解决的技术问题在于提供一种低深度连接沟槽，降低硅片的翘曲度。
本发明所要解决的另一技术问题在于提供所述低深度连接沟槽的制造方法。
为解决上述问题，本发明所述的低深度连接沟槽，其沟槽底部位于硅衬底上的外延层中，不深入到衬底；沟槽内填充高磷掺杂的多晶硅；沟槽底部具有离子注入区连接沟槽内的多晶硅和外延下的硅衬底。
本发明所述的低深度连接沟槽的制造方法，包含如下步骤：
第1步，在硅衬底上生长外延；
第2步，在外延上淀积一层氧化硅，并进行光刻和干刻打开氧化硅沟槽区窗口，去除光刻胶；
第3步，对沟槽打开区域进行刻蚀，在外延层中刻蚀出沟槽；
第4步，进行离子注入，及快速热过程激活注入的杂质离子；
第5步，淀积多晶硅，多晶硅填充满沟槽并覆盖氧化硅层；
第6步，反刻多晶硅，将氧化硅层表面的多晶硅去除；
第7步，去除氧化硅层。
进一步地，所述第1步中，衬底为重掺杂的N型硅衬底，外延为轻掺杂的N型外延，外延厚度为1.6～2.4μm。
进一步地，所述第2步中，氧化硅层作为沟槽刻蚀的硬掩膜。
进一步地，所述第3步中，刻蚀的沟槽深度比外延层厚度低0.2～0.6um，是为槽壁陡直的沟槽。
进一步地，所述第4步中，离子注入杂质为磷，注入的剂量为为2x1015～8x1015CM-2。
进一步地，所述第5步中，淀积的多晶硅为高磷掺杂的多晶硅。
进一步地，所述第6步中，反刻多晶硅至沟槽内的多晶硅表面与轻掺杂的N型外延表面齐平，与外延层表面的高度误差在
的范围内。
本发明所述的低深度连接沟槽及工艺方法，采用了较小的沟槽深度，并在沟槽底部进行高浓度的离子注入来形成低阻通路，改善了硅片翘曲度，有利于后续工艺中缺陷的降低，可适用于需要通过沟槽连接源极和衬底的工艺中。
附图说明
图1是传统的深沟槽连接结构；
图2～8是本发明各制造工艺步骤图；
图9是本发明制造工艺流程图。
附图标记说明
1是硅衬底，2是硅外延，3是氧化硅，4是沟槽，5是离子注入区，6是多晶硅,d是沟槽深度。
具体实施方式
本发明所述的低深度连接沟槽，如图8所示，沟槽4底部位于硅衬底1上的外延层2中，不深入到衬底1；沟槽4内填充多晶硅6；沟槽4底部具有离子注入区5连接沟槽4内的多晶硅6和外延2下的硅衬底1。
以上所述的结构，沟槽4的深度不深及衬底1中，而是位于外延层2内，对沟槽4底进行离子注入并热处理激活，杂质离子扩散形成注入连接区5，构成低阻通路，连接沟槽4内的多晶硅6及硅衬底1，可用于需要通过沟槽连接源极和衬底的工艺中。较小的沟槽深度降低了硅片的翘曲度。
本发明所述的低深度连接沟槽的制造工艺方法，步骤如下：
第1步，如图2所示，在硅衬底1上生长外延2；所述衬底1为重掺杂的N型硅衬底，外延为轻掺杂的N型外延，外延厚度为1.6～2.4μm。
第2步，如图3所示，在外延2上淀积一层氧化硅3，并进行光刻和干刻打开氧化硅3沟槽区窗口，去除光刻胶；氧化硅层3作为沟槽刻蚀的硬掩膜。
第3步，如图4所示，对沟槽打开区域进行刻蚀，在外延层2中刻蚀出沟槽4；刻蚀的沟槽4深度d为比外延层厚度低0.2～0.6um，是为槽壁陡直的沟槽。
第4步，如图5所示，进行离子注入，及快速热过程激活注入的杂质离子；离子注入杂质为磷，注入的剂量为2x1015～8x1015CM-2。形成离子注入连接区，作为连接沟槽及衬底的低阻通路。
第5步，如图6所示，淀积多晶硅6，多晶硅6填充满沟槽4并覆盖氧化硅层3；淀积的多晶硅6为高磷掺杂的多晶硅。
第6步，如图7所示，反刻多晶硅6，将氧化硅层3表面的多晶硅6去除；反刻多晶硅至使沟槽内的多晶硅6表面与轻掺杂的N型外延2表面齐平，也就是高度差在
的范围内。
第7步，如图8所示，去除氧化硅层3，沟槽制备完成。
所述沟槽的制备工艺步骤流程图可参考图9。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种低深度连接沟槽，其特征在于：所述沟槽底部位于硅衬底上的外延层中，不深入到衬底；沟槽内填充多晶硅；沟槽底部具有离子注入区连接沟槽内的多晶硅和外延下的硅衬底。
2.如权利要求1所述的低深度连接沟槽，其特征在于：沟槽内填充的多晶硅为高磷掺杂的多晶硅。
3.如权利要求1所述的低深度连接沟槽的制造方法，其特征在于：包含如下步骤：
第1步，在硅衬底上生长外延；
第2步，在外延上淀积一层氧化硅，并进行光刻和干刻打开氧化硅沟槽区窗口，去除光刻胶；
第3步，对沟槽打开区域进行刻蚀，在外延层中刻蚀出沟槽；
第4步，进行离子注入，及快速热过程激活注入的杂质离子；
第5步，淀积多晶硅，多晶硅填充满沟槽并覆盖氧化硅层；
第6步，反刻多晶硅，将氧化硅层表面的多晶硅去除；
第7步，去除氧化硅层。
4.如权利要求3所述的低深度连接沟槽的制造方法，其特征在于：所述第1步中，衬底为重掺杂的N型硅衬底，外延为轻掺杂的N型外延，外延厚度为1.6～2.4μm。
5.如权利要求3所述的低深度连接沟槽的制造方法，其特征在于：所述第2步中，氧化硅层作为沟槽刻蚀的硬掩膜。
6.如权利要求3所述的低深度连接沟槽的制造方法，其特征在于：所述第3步中，刻蚀的沟槽深度比外延层的厚度低0.2～0.6μm，是为槽壁陡直的沟槽。
7.如权利要求3所述的低深度连接沟槽的制造方法，其特征在于：所述第4步中，离子注入杂质为磷，注入的剂量为2x1015～8x1015CM-2。
8.如权利要求3所述的低深度连接沟槽的制造方法，其特征在于：所述第5步中，淀积的多晶硅为高磷掺杂的多晶硅。
9.如权利要求3所述的低深度连接沟槽的制造方法，其特征在于：所述第6步中，反刻多晶硅至沟槽内的多晶硅表面与轻掺杂的N型外延表面齐平，与外延层表面的高度误差在
的范围内。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107346729A (zh) * | 2016-05-04 | 2017-11-14 | 北大方正集团有限公司 | 半导体器件的基底及其制作方法和半导体器件 |
| CN109461767A (zh) * | 2018-10-25 | 2019-03-12 | 深圳市金鑫城纸品有限公司 | 一种超结结构及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050221563A1 (en) * | 2004-03-31 | 2005-10-06 | Baiocchi Frank A | Enhanced substrate contact for a semiconductor device |
| US7262111B1 (en) * | 2004-09-07 | 2007-08-28 | National Semiconductor Corporation | Method for providing a deep connection to a substrate or buried layer in a semiconductor device |
| CN102184885A (zh) * | 2011-04-08 | 2011-09-14 | 上海先进半导体制造股份有限公司 | 沟槽隔离结构及其制作方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050221563A1 (en) * | 2004-03-31 | 2005-10-06 | Baiocchi Frank A | Enhanced substrate contact for a semiconductor device |
| US7262111B1 (en) * | 2004-09-07 | 2007-08-28 | National Semiconductor Corporation | Method for providing a deep connection to a substrate or buried layer in a semiconductor device |
| CN102184885A (zh) * | 2011-04-08 | 2011-09-14 | 上海先进半导体制造股份有限公司 | 沟槽隔离结构及其制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107346729A (zh) * | 2016-05-04 | 2017-11-14 | 北大方正集团有限公司 | 半导体器件的基底及其制作方法和半导体器件 |
| CN109461767A (zh) * | 2018-10-25 | 2019-03-12 | 深圳市金鑫城纸品有限公司 | 一种超结结构及其制作方法 |
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