CN104284997A - 在薄膜晶体管器件上制备含硅膜的方法 - Google Patents

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Abstract

本文描述了低温加工的高质量含硅膜。还公开了在低温下形成含硅膜的方法。在一个方面，提供了具有约2nm至约200nm的厚度和约2.2g/cm3或更大的密度的含硅膜，其中所述含硅薄膜通过选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、循环化学气相沉积(CCVD)、等离子体增强循环化学气相沉积(PECCVD)、原子层沉积(ALD)和等离子体增强原子层沉积(PEALD)的沉积工艺沉积，并且所述气相沉积使用选自二乙基硅烷、三乙基硅烷以及它们的组合的烷基硅烷前体在约25℃至约400℃范围的一个或多个温度下进行。

Description

在薄膜晶体管器件上制备含硅膜的方法
相关申请的交叉引用
本申请要求2012年3月9日提交的美国临时专利申请序列号61/608,955的优先权权益。
发明背景
本文公开了制备用于各种电子应用中的含硅膜(例如但不限于，化学计量或非化学计量的氧化硅或二氧化硅(SiO2)膜)的方法和组合物。
因为它们的介电性能，氧化硅薄膜常被用作半导体制造中的电介质。在硅基半导体器件的制造中，氧化硅膜可用作栅极绝缘层、扩散掩模、侧壁间隔物、硬掩模、抗反射涂层、钝化和封装以及多种其它用途。氧化硅膜对于其它复合半导体器件的钝化也变得越来越重要。
除硅和氧外，二氧化硅膜中还可能存在其它元素。这些其它元素有时可有意加到组成混合物和/或沉积过程中，具体取决于膜的最终应用或期望的最终性质。例如，可向氧化硅膜中添加元素氮(N)以形成可提供一定的介电性能如较低的漏电流的氮氧化硅膜。可向氧化硅膜中添加元素锗(Ge)以提供可降低膜的沉积温度的Ge掺杂SiO2。还可向氧化硅膜中添加其它元素如硼(B)或碳(C)以提高耐蚀刻性。在其它情况下，元素可能在沉积工艺过程中作为杂质引入。例如，如果使用有机前体，则可能向所得膜中引入碳(C)和/或氢(H)。
对于若干应用来说，采用等离子体增强化学气相沉积(PECVD)工艺以在比热CVD低的温度下产生氧化硅膜。四乙氧基硅烷或TEOS(分子式Si(OC2H5)4)为用于经由PECVD沉积氧化硅膜的常见前体。其通常与高流量的氧源如O2或O3组合使用以最小化沉积的膜中的残余碳污染。TEOS以稳定、惰性、高蒸气压的液体供给，并且危险性比其它前体如硅烷(SiH4)低。
出于各种原因如成本(例如，能够使用较便宜的衬底)和热预算(例如，由于温度敏感的高性能膜的集成)，一般倾向于较低的沉积温度或400℃以下的沉积温度。另外，对于使用TEOS经由PECVD沉积的膜来说，在这些较低的沉积温度下，间隙填充性(gapfill)和保形性(conformality)将较好。然而，这些膜的质量较差。在这一点上，TEOS-沉积膜不具有化学计量的组成，是富氢的，并因此具有低的膜密度和快的蚀刻速率。这些膜在热和/或电应力下的性能(例如，退火后的漏电流和击穿电压或偏压温度应力(bias temperature stressing)下的平带电压偏移)相应地较差。因此，需要在比TEOS低的沉积温度范围下沉积但提供更好质量的氧化硅或二氧化硅膜的替代前体。
用于平板显示器的薄膜晶体管(TFT)得益于较低的加工温度，以致可使用替代的衬底(比当前的玻璃轻且廉价)。因此，等离子体增强化学气相沉积(PECVD)已作为沉积用于TFT的膜的优选方法出现。AOS(非晶氧化物半导体)正作为用于TFT的a-Si替代物快速出现，其将赋予更高的性能并且可以较低的T加工。铟镓锌氧化物(IGZO)和变型为主要的候选物。可选的AOS材料包括ITZO、AlInOx、ZTO、ZnON和MgZnO。IGZO材料具有<350℃的温度限制。新型栅极金属也可能具有温度限制。此外，对于塑料衬底，期望进一步降低加工温度至<200℃，而由标准前体如硅烷或TEOS沉积的PECVD膜不能平衡所有的需求如密度、电品质和保形性。因此，需要可与沉积和工艺工程方法一起工作的替代前体化学物质以在较低的沉积温度下产生高质量的TFT膜。
在硅氧化物的情况下，TEOS(原硅酸四乙酯)是用于经由PECVD形成氧化硅或二氧化硅膜的优选液体前体并通常与氧反应。然而，J.K.Lee等人标题为“P-1:The Application of Tetraethoxysilane(TEOS)Oxideto a-Si:H TFTs as the Gate Insulator”,ISSN 0098-0966X/98/2901(1998)的参考文献(“Lee等人”)描述了具有四乙氧基硅烷(TEOS)沉积的氧化物作为栅极绝缘体的底栅极a-Si:H薄膜晶体管(TFT)的用途。在Lee等人的文章中，在300℃下沉积的TEOS氧化物膜具有两倍于通过PECVD制得的SiNx膜的高击穿强度。作者在表2中证实，TEOS 1800A/SiNx 500A层叠体比厚得多的Al2O31000A/SiNx 4000A层叠体具有更好的TFT性能。根据作者的结论，可通过减小总栅极绝缘体厚度来提高生产率(在生产量方面)而不降低产率。
P.J.Stout等人标题为“Monte Carlo Simulation of Surface KinecticsDuring Plasma Enchanced Chemical Vapor Deposition of SiO2UsingOxygen/Tetaethoxysilane Chemistry”,J.Vac.Sci.Techynol.A 11(5),Sept/Oct.1993,pp.2562-71的参考文献(“Stout等人”)提供了关于高O2/TEOS比率膜的PECVD沉积机制的多步骤理论模型。在Stout等人描述的模型中，Si(OR)n(OH)4-n(其中，n＝1-3)和O物质入射到衬底上。然后通过-OH基团的消除扩展SiO2网络。
Si-OR+Si-OH→Si-O-Si+R-OH
Si-OH+Si-OH→Si-O-Si+H2O
Stout等人示出，如果最后的反应进行不完全，例如在采用低温沉积方法的情况下，则可能出现Si(OR)n(OH)4-n物种。因此，所得膜可能含有Si-OH键。
L.N.He等人标题为“Thickness Dependence of Properties of PlasmaDeposited Amorphous SiO2Films”,Jpn.J.Appl.Phys.Vol.40(2001),pp.4672-4676的参考文献(“He等人”)教导了通过PECVD在300℃下使用SiH4-O2的混合物制备非晶SiO2膜的方法。[O2]/[SiH4]比率保持在1.5，其中可以获得具有化学计量的组成的氧化物膜。考察了Si-O-Si伸缩振动模式、应力和Si悬挂键的密度及缓冲HF(BHF)蚀刻速率随膜厚度的变化。发现Si-O-Si伸缩振动模式的峰值频率集中在约1050cm-1处，并且随着膜厚度从0.1μm增加至1.1μm而从1050cm-1增至1075cm-1。通过与基于膜/衬底系统中的多重反射效应的计算的比较，发现Si-O-Si伸缩振动模式向高频率的偏移不仅是由于多重反射效应，而且还由于膜生长过程中加热和/或离子轰击的物理效应，其将造成Si-O-Si键合网络的重排。He等人在图5a和5b中示出，缓冲氢氟酸(BHF)蚀刻速率(/秒)和膜中Si悬挂键的密度(以(Ns)值示出)随膜厚度(μm)减小而增大。文献中提到，较厚的PECVD SiO2膜在键合网络中具有较低的无序度、较少的缺陷和较低的BHF蚀刻速率。较低的BHF蚀刻速率表明微空隙的减少。所有上述性质因此代表了膜密度的增大。原因预计在于膜生长过程中加热和离子轰击的效应，其将造成Si-O-Si键合网络的重排。因此，从He等人中的发现推断，较薄的膜将比较厚的膜具有较差的质量。
He等人教导，钝化层需要差不多0.1μm的厚度而栅极介电层需要小于0.1μm的厚度。在栅极介电层应用中，期望栅极介电层较薄以增大电容并因此减小开关晶体管所需的阈值电压。然而，实际考虑因素如膜漏电流、击穿电压及沉积无针孔电介质或保形电介质的能力要求需要使用较厚的膜。作者为Lee等人的参考文献证实了此问题并显示较薄的栅极电介质或介电层叠体对于器件如TFT可能大有裨益。因此，需要解决沉积高质量但较薄的膜的问题。当需要较低的沉积温度时，此问题尤其关键。从Stout等人的文章可推断，如果Si-OH反应不完全(例如因为沉积在低温下进行)，则TEOS-沉积SiO2膜中可能掺入残余的硅醇(Si-OH)。
薄膜的质量可通过若干性质如密度、应力、折射率、透明度、湿蚀刻速率、干蚀刻抗性和选择性、膜组成和与化学计量的偏差、杂质含量、滞留的水分、滞留的氢(呈不同的化学结合形态和迁移形态)来量度。所关心的一些电学性质有击穿电压、泄漏、击穿电荷、界面状态、界面电荷、表面电荷、固定电荷、体陷阱(bulk trap)、移动电荷、界面陷阱、介电常数以及当薄膜经受电和/或热应力时这些参数的稳定性。结构、光学和电学性质通常互相关联并且对于用于TFT应用的栅极绝缘体或钝化绝缘体来说是尤其重要的。例如，较高密度的膜预计具有较少的杂质或缺陷和因此具有较好的屏障或电绝缘体性能。
人们普遍认识到，特别薄的膜(几个埃的厚度)可能具有与较厚的膜不同的性质。这样的效应可能归因于例如初始沉积(例如，基于等离子体的沉积)所需的稳定时间、成核效应(其可能取决于衬底)、由于衬底导致的应力效应以及它们的组合。随着膜变厚，热退火和致密化的效应将改善膜的性质使之更像体相材料。
Levy、Grow和Chakravarthy的标题为“Low pressure chemical vapordeposition of silicon dioxide using ditheylsilane”,Chem Mater 5,1993,p.1710的参考文献教导了SiO2膜通过使用二乙基硅烷作为前体的低压化学气相沉积。这些膜在350至475℃范围的温度下沉积，观察到生长速率遵循阿累尼乌斯(Arrhenius)模式，表观活化能为10kcal/mol。生长速率看起来随压力增高而增加并随O流率的平方根和O/DES比率而变化。在400℃下进行的压力和O/DES比率两者的研究中，沉积中都有突然停止的点。发现膜的密度和折射率分别为2.25g/cm3和1.46g/cm3，与沉积条件无关。膜在25℃P-蚀刻溶液(例如，15份HF(49％):10份HNO3(70％):300份H2O的体积比)中的蚀刻速率随反映材料致密化的较高沉积或退火温度而减小。对于大约1.3的高宽比，膜表现出优于55％的阶梯覆盖率(step coverage)。
Coon,P.A.等人标题为“Diethylsilane on silicon surfaces:Adsorptionand decomposition kinetics”,J.Vac.Sci.Technol.B,Vol 10(1992),pp.221-227的参考文献(“Coon等人”)使用激光诱导热脱附(LITD)、温度程控脱附和傅里叶红外变换(FTIR)光谱技术研究了二乙基硅烷(DES)(CH3CH2)2SiH2在硅表面上的吸附和分解动力学。LITD测量确定DES在Si(111)7×7上的初始反应粘附系数随表面温度增高而减小：从200K下的S0≈1.7×10-3到440K下的S0≈4×10-5。温度依赖性的粘附系数暗示了前体介导的吸附机制。对高表面积多孔硅表面的FTIR研究表明，在300℃下DES以离解方式吸附并产生SiH和SiC2H5表面物质。退火研究也揭示，多孔硅上的氢覆盖率随SiC2H5表面物质分解而增加。在Si(111)7×7上吸附DES后，CH2＝CH2和H2分别为在700和810K下观察到的脱附产物。乙基基团分解过程中的乙烯脱附和氢覆盖率增长与SiC2H5表面物质的β-氢化物消除机制相符，即，SiC2H5→SiH+CH2＝CH2。等温LITD研究监测了SiC2H5在Si(111)7×7上的分解动力学，其随DES暴露后的时间而变化。一阶分解动力学为Ed＝36kcal/mol和vd＝2.7×109s-1。这些分解动力学暗示，硅表面催化β-氢化物消除反应。
He L.等人标题为“Study of Plasma-Deposited Amorphous SiO2filmsUsing Infrared Absorption Techniques”,Thin Solid Rims 384(2)(2001),pp.195-199的参考文献(“He等人II”)教导了通过等离子体增强化学气相沉积(PE-CVD)使用SiH4-O2混合物在300℃下制备非晶SiO2(a-SiO2)。考察了随膜厚度(d)变化的Si-O键的红外(IR)吸收性质。He等人II的文章教导，对800cm-1和1050cm-1谱带的表观吸光度αapp(分别由Si-O弯曲振动模式和伸缩振动模式产生)与d成正比：αapp＝k×d。对800cm-1和1050cm-1谱带，比例常数k估计分别为3.2×103cm-1和2.9×104cm-1。因此，可采用IR吸收技术非破坏性地测定PE-CVD a-SiO2的膜厚度。然而，1050cm-1谱带的积分吸收强度随膜厚度的增加而增加。与此相反，800cm-1谱带的积分吸收强度与膜厚度无关。讨论了Si-O伸缩振动模式和弯曲振动模式的红外吸收性质。
Hochberg,A.K.等人标题为“The LPCVD of silicon oxide films below400DegC from liquid sources”,J.Electrochem.Soc.FIELD Full JournalTitle:Journal of the Electrochemical Society 136(6),(1989),pp.1843-4的参考文献(“Hochberg等人”)在测试各种Si化合物(包括TEOS及四-、甲氧基-、四丁氧基-和四丙氧基-硅烷)后发现，对于SiO2膜的低温、低压化学气相沉积(LPCVD)，二乙基硅烷(DES)是安全、易于输送和合适的源。Hochberg等人教导，DES在低于400℃下产生合理地保形的膜(即，对于相当的沉积速率，比四乙氧基硅烷的情况低300度)。经纯化的DES是非自燃且无毒的，并且就在铝衬底上的阶梯覆盖率而言，其氧化物膜对于低温氧化物优于硅烷。Hochberg等人还通过向二乙基硅烷中添加亚磷酸三甲酯沉积了P-掺杂Si氧化物膜。
Huo,D.T.等人标题为“SiO2films by low pressure chemical vapordeposition using diethylsilane:processing and characterization”,J.Vac.Sci.Technol.,Journal of Vacuum Science&Technology,Vol.9(5)(1991),pp.2602-2606的参考文献(“Huo等人”)通过低压化学气相沉积技术在低温(≤400℃)下使用二乙基硅烷以在Si晶片上制备SiO2膜。沉积的膜具有良好的保形性(85％)、低的残余碳浓度(<1原子％)和低的残余应力(<109达因/cm2)；这与通过其它方法制得的膜相比毫不逊色。生长速率与加工参数相关，表明沉积过程遵循异质双分子反应动力学。采用了IR光谱来检测在某些加工条件下制得的SiO2膜中HSi-O3弯曲振动谱带(880cm-1)的存在。基于反应动力学模型，优化了加工条件以减少SiO2膜中的SiH掺入及移动载荷子浓度。
Levy,R.A.等人标题为“A Comparative Study of Plasma EnhancedChemically Vapor Deposited Si-O-H and Si-N-C-H films Using theEnvironmentally Benign Precursor Diethylsilane”,Materials Letters,Vol.54(2-3)(2002),pp.102-107的参考文献(Levy I等人)使用了二乙基硅烷(DES)作为前体与N2O或NH3一起通过等离子体增强化学气相沉积(PECVD)来合成S-O-H或Si-N-C-H膜。观察到生长速率随温度升高而降低但随总压力升高。在300℃的沉积温度、0.3托的总压力、15sccm的DES流率和16的N2O/DES流率比下合成了具有最优性能的氧化物膜。给出了折射率、应力、硬度和杨氏模量随加工变量变化并与膜密度和所得膜组成相关的比较值。
Levy,R.A等人标题为“Plasma enhanced chemical vapor depositbn ofSi-N-C-H films from environmentally benign organosilanes”,Mater.Lett.FIELD Full Journal Title:Materials Letters,Vol.24(1,2,3)(1995),pp.47-52,的参考文献(Levy III等人)使用了前体二乙基硅烷(DES)和二叔丁基硅烷与NH3一起通过等离子体增强化学气相沉积来合成氢化的碳氮化硅膜。考察了生长动力学和膜性质随沉积温度、压力和NH3/有机硅烷比率的变化。
Patterson,J.D.等人标题为“Low Pressure Chemical Vapor Depositionof Silicon Dioxide below 500℃by the Pyrolysis of Diethylsilane inOxygen”,Journal of Vacuum Science&Technology B:Microelectronicsand Nanometer Structures Vol.10(2)(1992),pp.625-632的参考文献(“Patterson等人”)教导了在卧式LPCVD炉中使用液体二乙基硅烷和氧进行SiO2的低压化学气相沉积(LPCVD)。观察到在425-500℃范围的沉积温度窗口产生/min的最大沉积速率。沉积速率对压力的依赖性揭示了在450℃的沉积温度下的气相反应阈值为950毫托。通过卢瑟福背散射光谱法对膜的分析表明，对于≤450℃的沉积温度，如此沉积的膜为化学计量的SiO2。对于晶舟盒(caged boat)，最佳情况下整个晶片的均匀性为±5％。发现湿法化学和反应性离子蚀刻速率与退火后的热法氧化物的那些相当。在2μm深1μm宽的硅沟槽上沉积的SiO2膜的横截面扫描电子显微镜图像揭示了80％的保形性。研究了在450℃下沉积的膜的电学性质。研究了如此沉积的膜及在冷壁快速热退火(RTA)系统中退火后的膜的电学性质。RTA在950至1100℃范围的温度下在Ar、N2或O2气氛中进行。进行电流-电压、电流-温度和电容-电压测量以进行电学表征。永久击穿电场测量已显示对于如此沉积的膜9.5MV/cm的电场强度。漏电流传导机制的研究已表明，如此沉积的膜在高电场和温度下表现出陷阱传导(trap conduction)机制。然而，如果沉积后在Ar或O2中进行RTA，则漏电流紧密遵循Fowler-Nordheim机制并产生与热法氧化物相当的漏电流电场相关性。结果已表明，如果氧化物沉积后在Ar或N2中进行RTA，则可获得低到6×1010/cm2的固定电荷密度值。
Ross,A.D.等人标题为“Enhancement of mechanical properties oforganosilicon thin films deposited from diethylsilane”,Journal of VacuumScience and Technology A:Vacuum,Surfaces and Films Vol.23(3)(2005),pp.465-469的参考文献(Ross等人)使用了脉冲等离子体增强化学气相沉积以由二乙基硅烷和氧沉积有机硅薄膜。傅里叶红外变换(FTIR)分析显示出如此沉积的材料中大量的有机物含量以及羟基和硅醇部分。FTIR显示在400℃下退火1小时后羟基基团完全去除。此去除表明了邻近羟基基团之间的缩合反应，该反应导致另外的Si-O-Si键的形成，这将既提高膜的硬度又增大膜的模量。力学性质测量与该假说一致，因为退火后硬度和模量均增大超过50％。膜结构和性质与前体进料比率强烈相关。
Martin,J.G.等人标题为“Mechanisms of silicon dioxide depositionfrom the low pressure chemical vapor deposition of diethylsilane/oxygenmixtures”,Journal of the Electrochemical Society 142(11)(1995),pp.3873-80的参考文献(“Martin等人”)进行了低压化学气相沉积(LPCVD)及在填充和非填充搅拌流反应器中的条件下气相产物、二氧化硅膜性质和二乙基硅烷/氧反应动力学的研究。流率、反应物组成、压力和各种添加剂(例如，乙烯、氦、甲苯、氯甲烷和各种过氧化物)对反应产物、产物收率和反应速率的影响确认了反应的自由基性质并为膜沉积工艺中有时遭遇的切断(cutoff)和启动(start-up)问题提供了机理解释。自由基源分子的加入促进反应。因此可在LPCVD工艺中使用约400℃+/-20℃的工艺温度而不影响膜质量或膜沉积速率。这种工艺温度降低是一个主要研究目标。通过匹配DES/O2/促进剂反应混合物的LPCVD反应器停留时间与促进剂的分解寿命获得了最好的结果，如由膜质量和均匀性所判断的。加入t-BuOOH时的有效工艺温度为315℃，加入BuNO3时的有效工艺温度为270℃，加入(t-BuO)2时的有效工艺温度为250℃。
美国专利第4,981,724号(“’724专利”)教导了用于沉积二氧化硅的化学气相沉积方法，其包括以下步骤：在压力为约0.1至约1.5托的真空中加热期望在其上进行沉积的衬底到约325℃至约700℃的温度并向所述真空中引入选自烷基硅烷、芳基硅烷和芳烷基硅烷的硅烷及氧或二氧化碳，其中所述烷基-、芳基-或芳烷基-部分包含2-6个碳。在’724专利的一个实施方式中，含硅的进料基本上由二乙基硅烷组成。
美国专利第5,040,046号(“’046专利”)描述了在选定的衬底上形成二氧化硅SiO2或氮化硅Si3N4层的方法，其包括使二乙基硅烷C4H12Si与选定的含氧化合物或含氮化合物在等离子体增强化学气相沉积(PECVD)室中反应。所形成的涂层的保形性在85％至98％的范围内。相关气流处理系统的二乙基硅烷液体源可在低到室温的源温度下保存和操作。
美国公开第2009/0104790号(“’790公开”)教导了一种通过使Si前体与原子O或N前体在大约150℃或以下的加工温度下反应以在衬底上形成Si氧化物或含Si-N的层来形成半导体结构的方法。Si氧化物或含Si-N的层在含O环境内UV熟化。
如上面所讨论的，某些应用，如用于显示器件中的栅极绝缘层的那些，期望较薄的膜。在这一点上，期望的是栅极绝缘层增大电容(并因此减小开关晶体管所需的阈值电压)。由于使用较少的化学品，故较薄的膜还可能较廉价并且更加环境友好。器件的尺寸也可减小，从而具备小型化的益处。在某些情况下，较薄的膜将具有较高的生产量并缩短生产工艺的周期时间。然而，实际考虑因素如膜漏电流和沉积无针孔电介质的能力要求必须使用较厚的膜。因此，需要解决沉积具有最优性质的高质量薄膜的问题。上面的参考文献说明，在较低的沉积温度下获得高质量膜是具有挑战性的。
发明内容
本文描述了沉积含硅膜的方法和包含含硅膜的装置。
在一个方面，提供了一种用于在衬底的至少一个表面上沉积含硅膜的方法，所述方法包括：在反应室中提供衬底的至少一个表面；向反应室中引入具有式R1R2R3SiH的烷基硅烷前体，其中R1选自C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，R2和R3独立地选自氢、C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，并且其中当R2和R3不为氢时，R1可与R2和R3中的任何一者连接以形成环；向反应室中引入氧源；和通过沉积工艺在25℃至400℃范围的一个或多个反应温度下在衬底的至少一个表面上沉积含硅膜，其中所述含硅膜具有2纳米(nm)至200nm范围的厚度和约2.2克每立方厘米(g/cm3或g/cc)或更大的密度；其中所述沉积工艺选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、循环化学气相沉积(CCVD)、等离子体增强循环化学气相沉积(PECCVD)、原子层沉积(ALD)和等离子体增强原子层沉积(PEALD)。
在另一个方面，提供了一种含硅膜，所述含硅膜具有约2nm至约200nm的厚度和约2.2g/cm3或更大的密度；其中所述含硅薄膜通过选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、循环化学气相沉积(CCVD)、等离子体增强循环化学气相沉积(PECCVD)、原子层沉积(ALD)和等离子体增强原子层沉积(PEALD)的沉积工艺沉积，并且所述气相沉积使用选自二乙基硅烷、三乙基硅烷以及它们的组合的烷基硅烷前体在约25℃至约400℃范围的一个或多个温度下进行。
在再一个方面，提供了一种用于在薄膜晶体管器件中的至少一个表面上沉积含硅膜的方法，所述方法包括：在反应室中提供薄膜晶体管的至少一个表面；向反应室中引入具有式R1R2R3SiH的烷基硅烷前体，其中R1选自C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，R2和R3独立地选自氢、C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，并且其中当R2和R3不为氢时，R1可与R2和R3中的任何一者连接以形成环；向反应室中引入氧源；和通过沉积工艺在25℃至400℃范围的一个或多个反应温度下在薄膜晶体管器件的至少一个表面上沉积含硅膜，其中所述含硅膜具有2纳米至200纳米的范围的厚度和2.2g/cm3或更大的密度；其中所述沉积工艺选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、循环化学气相沉积(CCVD)、等离子体增强循环化学气相沉积(PECCVD)、原子层沉积(ALD)和等离子体增强原子层沉积(PEALD)。
在又一个方面，本文描述的低温含硅膜具有在约2nm至约200nm的范围的厚度和约2.2g/cm3或更大的密度。在这个和其它实施方式中，含硅膜的密度为2.25g/cm3或更大。在本文描述的实施方式中，含硅膜的密度随膜厚度减小而增大。
附图说明
图1A针对使用实施例的表1中描述的BL-2工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的二乙基硅烷(2ES)膜示出了膜厚度对测得的密度的影响。
图1B针对使用实施例的表1中描述的BL-3工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的二乙基硅烷(2ES)膜示出了膜厚度对测得的密度的影响。
图1C针对使用实施例的表1中描述的BL-2工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的四乙氧基硅烷(TEOS)膜示出了膜厚度对测得的密度的影响。
图1D针对使用实施例的表1中描述的BL-3工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的TEOS膜示出了膜厚度对测得的密度的影响。
图2A针对使用实施例的表1中描述的BL-2工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的三乙基硅烷(3ES)膜示出了膜厚度对测得的密度的影响。
图2B针对使用实施例的表1中描述的BL-3工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的三乙基硅烷(3ES)膜示出了膜厚度对测得的密度的影响。
图3示出了使用实施例的表1中描述的BL-2工艺条件在400℃下沉积的二乙基硅烷(2ES)膜的薄膜(例如，76纳米(nm))和厚膜(例如，678nm)的FTIR谱图。
图4A示出了使用表1中描述的BL-1工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的TEO-沉积膜和2ES-沉积膜的介电常数(“K”)值的比较。
图4B示出了使用表1中描述的BL-1工艺条件在三个不同的温度：400℃、300℃和200℃下沉积的TEO-沉积膜和2ES-沉积膜的湿蚀刻速率(WER)的比较。
图5示出了使用表1中描述的BL-3工艺条件在300℃下沉积的TEOS沉积膜和2ES-沉积膜的漏电流-电场关系的比较。
图6针对使用表1中的条件沉积的2ES和TEOS SiO2沉积膜示出了平带电压(Vfb)-厚度(埃，)关系的比较。
图7a、7b、7c和7d提供了本文描述的装置的各种实施方式的实例。
图8针对使用表2中的工艺条件在以下温度：100℃、125℃和150℃下沉积的3ES膜提供了漏电流(安培)-电场(MV/cm)之间的关系。
图9针对使用表2中的工艺条件在以下温度：100℃、125℃和150℃下沉积的3ES膜提供了湿蚀刻速率。
图10针对使用表3中的工艺条件在100℃下沉积的2ES膜提供了漏电流(安培)-电场(MV/cm)之间的关系。
图11针对实施例6中描述的低温氧化物膜提供了介电常数(K)的变化百分数与密度之间的关系。
具体实施方式
包含金属氧化物或透明金属氧化物的装置，例如基于IGZO的TFT，正被实施于显示器件例如但不限于手机显示器。在其中透明金属氧化物的组成包含IGZO的一个特别的实施方式中，热预算(其涉及到装置可经受的加工温度的上限)要求在300℃或以下的温度下沉积一个或多个栅极绝缘膜。在这个及其它实施方式中，所述一个或多个栅极绝缘层包含化学计量的或非化学计量的氧化硅或二氧化硅膜，该膜具有约2.2g/cm3或更大的密度和在约2纳米至约200nm范围的厚度。在这一点上，对于可用作显示器件中的金属氧化物层的一个或多个栅极绝缘层的含硅膜期望的性质包括以下一种或多种：约400℃或以下的沉积温度；约2.2g/cm3或2.2g/cc或更大的密度；约50％或更大的保形性；在约1.9至约2.1的范围的O/Si比率(如通过X-射线光电子能谱XPS所测得的)；在高达7MV/cm下约1×107A/cm2或更小的漏电流密度；以及它们的组合。除前述外，在某些实施方式中，当使用分析技术如卢瑟福背散射、氢前向散射(HFS)或其它方法测量时，含硅膜或层具有约5原子百分数(％)或更低的氢含量。本文还公开了在约400℃或更低的温度下形成这些含硅膜以用作栅极绝缘层的方法。通过降低加工温度和允许选择其它的替代衬底，本发明将使最终用户能够获得较高质量的器件，例如更快的基于IGZO的TFT和/或更低的生产成本。
本文描述了一种沉积含硅膜的方法，所述含硅膜可用作显示器件的一个或多个栅极绝缘层，所述显示器件包含至少一个含硅层和至少一个透明金属氧化物层。术语“栅极绝缘层”可指(但不限于)显示器件(如TFT器件、OLED器件、LED器件或其它显示器件)中的钝化层、栅极介电层、蚀刻停止层或其它合适的层。如本文所用，术语含硅膜可指硅膜、非晶硅膜、晶体硅膜、微晶硅膜、多晶硅膜、化学计量或非化学计量的氧化硅膜、化学计量或非化学计量的二氧化硅膜、碳掺杂氧化硅膜、碳氮化硅膜和氧氮化硅膜。在前述中，一个或多个含硅膜由氧化硅或二氧化硅组成。术语“金属氧化物”或“透明金属氧化物”指适合用于显示器件的器件内的一个或多个层。在这一点上，金属氧化物层表现出以下一种或多种性质：具有用于显示器件中的必要透明度，表现出高的电子迁移率，和可在低的加工温度(例如，300℃或以下)下制造。金属氧化物的实例包括但不限于铟镓锌氧化物(IGZO)、a-IGZO(非晶铟镓锌氧化物)、铟锡锌氧化物(ITZO)、铝铟氧化物(AlInOx)、锌锡氧化物(ZTO)、氧氮化锌(ZnON)、镁锌氧化物、氧化锌(ZnO)、InGaZnON、ZnON、ZnSnO、CdSnO、GaSnO、TiSnO、CuAlO、SrCuO、LaCuOS、GaN、InGaN、AlGaN或InGaAlN以及它们的组合。除所述一个或多个栅极绝缘层和金属氧化物层外，显示器件可以进一步包括，但不限于一个或多个栅电极层、一个或多个源漏极层和其它层。本文描述的装置和方法可用来向衬底的至少一部分上沉积所述至少一个含硅和金属氧化物层。合适的衬底的实例包括但不限于玻璃、塑料、不锈钢、有机或聚合物膜、硅、SiO2、Si3N4、OSG、FSG、碳化硅、氢化的碳化硅、氮化硅、氢化的氮化硅、碳氮化硅、氢化的碳氮化硅、硼氮化物、抗反射涂层、光刻胶、有机聚合物、多孔有机和无机材料、金属如铜、铝、铬、钼以及栅电极例如但不限于TiN、Ti(C)N、TaN、Ta(C)N、Ta、W、WN、硅、ITO或其它栅电极。所述含硅膜与多种后续加工步骤如化学机械平面化(CMP)和各向异性蚀刻工艺相容。在一个特别的实施方式中，本文描述的含硅层具有在约4.0至约5.5或约4.0至4.5的范围的介电常数。
图7a至7d提供了本文所述装置的实施方式的各种实例。在本文所述并示于图7a中的装置的一个实施方式10中，含硅膜作为单一栅极绝缘层30被沉积到栅电极的至少一部分上并且透明金属氧化物20沉积在栅极绝缘层30上，该装置可用于例如显示器件中。在本文所述并示于图7b中的装置的一个替代实施方式100中，含硅膜被沉积到金属氧化物层120下面的一个或多个含硅膜上，其显示为栅极绝缘层2或图7b上的140及栅极绝缘层1或图7b上的130，以提供双层栅极绝缘层结构或多层栅极绝缘层结构。在一个实施方式中，双层栅极绝缘或多层栅极绝缘层结构中的含硅膜为不同类型的含硅膜。或者，双层或多层结构中的含硅膜可为相同类型的含硅膜但以多种方式交替，例如但不限于SixOy、SiwNz、SixOy和SiwNz；SixOy、SixOy和SiwNz；SixOy、SiwNz和SiwNz；以及它们的各种组合。虽然图7a至7d中示出的示例性结构示出了沉积到栅电极的至少一部分上的一个或多个栅极绝缘层并然后在所述一个或多个栅极绝缘层上沉积透明金属氧化物膜，但应理解，所述一个或多个层不限于图7a至7d中示出的层的排列，而是可在金属氧化物层和一个或多个栅极绝缘层之上或之下、夹在中间、被包埋、被包围、具有不含硅的中间层或是相对于彼此呈任何其它空间关系并因此不限于此。
在一个特别的实施方式中，显示器件包含一个沉积到栅电极上的栅极绝缘层，且金属氧化物层然后沉积在该栅极绝缘层上，如图7a中所示，其中栅极绝缘层1包含氧化硅、碳氧化硅，优选地具有约2.2g/cm3或更大的密度和在约2nm至约200nm范围的厚度。在另一个特别的实施方式中，显示器件包含至少两个沉积到栅电极上的栅极绝缘层，且金属氧化物层然后沉积在所述栅极绝缘层上，如图7b中所示，其中所述栅极绝缘层包括：选自氮化硅和碳氮化硅的含硅层作为栅极绝缘层1或130和选自碳化硅、氧化硅、碳氧化硅和碳氧氮化硅的含硅层作为栅极绝缘层2或140，优选具有约2.2g/cm3或更大的密度和在约2nm至约200nm范围的厚度的氧化硅。在图7b中示出的装置100的一个特别的实施方式中，透明金属氧化物层120包含IGZO并且所述至少两个栅极绝缘层充当双层栅极电介质。在又一个特别的实施方式中，显示器件包含至少一个沉积到金属氧化物层上的栅极绝缘层，分别如图7c和7d或装置200和300中所示。在图7c的一个特别的实施方式中，装置200包含透明金属氧化物220和沉积在其上的栅极绝缘层，其中栅极绝缘层1或230包含氧化硅、碳氧化硅，优选具有约2.2g/cm3或更大的密度和在约2nm至约200nm的范围的厚度。在图7d中示出的装置300的一个特别的实施方式中，金属氧化物层230包含IGZO并且所述至少两个栅极绝缘层也可充当屏障以保护IGZO膜使之免受大气杂质的扩散(例如，与外界隔绝)同时不对处理后IGZO膜的电阻率产生任何重要影响。在这个特别的实施方式中，装置包含高密度氮化硅膜(例如，具有2.4g/cm3或更大的密度)作为栅极绝缘层1或330并由前体三甲硅烷基胺(TSA)和氨(NH3)在80至400℃范围的一个或多个温度下沉积。所述器件还包含氧化硅膜作为栅极绝缘层2或340以防止氮化硅中所含的活性氢扩散到位于氧化物下的IGZO中。所述氧化硅膜可在80℃至400℃范围的一个或多个温度下沉积。期望的是选定的前体和沉积工艺条件赋予最少的氢、羟基基团或其它部分如碳、烃或可能与金属氧化物如IGZO及下面部分反应的其它官能团。期望的是选定的前体和沉积工艺条件赋予最少的氢、羟基基团或其它部分如碳、烃或可能与透明金属氧化物如IGZO及下面部分反应的其它官能团。在这一点上，栅极绝缘层2由含硅前体例如比硅烷具有更少Si-H基团的二乙基硅烷(2ES)或三乙基硅烷(3ES)沉积，因为已知Si-H可能与透明金属氧化物反应，从而损害透明金属氧化物层的电学性质。虽然不受理论束缚，但对于具有至少两个栅极绝缘层(包括氧化硅层和氮化硅层)的装置，本申请人相信，氧化硅前体及其沉积参数和氮化硅及其沉积参数的选择对于确保一个或多个栅极绝缘层的属性不会不利地影响透明金属氧化物层的电阻率来说是重要的。
用来形成所述一个或多个含硅膜或层及一个或多个金属氧化物层的方法在本文中称为沉积工艺。对于本文公开的方法，合适的沉积工艺的实例包括但不限于化学气相沉积(CVD)、循环CVD(CCVD)、MOCVD(金属有机CVD)、热化学气相沉积、等离子体增强化学气相沉积(“PECVD”)、高密度PECVD、光子辅助CVD、等离子体-光子辅助CVD(“PPECVD”)、低温化学气相沉积、化学辅助气相沉积、热丝化学气相沉积、液体聚合物前体的CVD、超临界流体的沉积和低能量CVD(LECVD)。在某些实施方式中，膜经由原子层沉积(ALD)、等离子体增强ALD(PEALD)或等离子体增强循环CVD(PECCVD)工艺来沉积。如本文所用，术语“化学气相沉积工艺”指其中使衬底暴露于一种或多种挥发性前体的任何工艺，所述挥发性前体在衬底表面上反应和/或分解而产生所期望的沉积。如本文所用，术语“原子层沉积工艺”指向衬底上沉积不同组成的材料膜的自限性(例如，在每个反应周期中沉积的膜材料的量是恒定的)连续表面化学。虽然本文中使用的前体、试剂和源有时可能被描述为“气态的”，但应理解，所述前体也可以是液体或固体，其经由直接汽化、鼓泡或升华在有或没有惰性气体的情况下被输送到反应器中。在一些情况下，汽化的前体可穿过等离子体发生器。在一个实施方式中，所述一个或多个膜使用ALD工艺沉积。在另一个实施方式中，所述一个或多个膜使用CCVD工艺沉积。在又一个实施方式中，所述一个或多个膜使用热CVD工艺沉积。如本文所用，术语“反应器”包括但不限于反应室或沉积室。
在某些实施方式中，本文公开的方法通过使用在引入到反应器之前和/或过程中将前体分隔的ALD或CCVD方法避免前体的预反应。在这方面，使用沉积技术如ALD或CCVD工艺来沉积膜。在一个实施方式中，膜经由ALD工艺通过使衬底表面交替地暴露于含硅前体、氧源、含氮源或其它前体或试剂中的一者或多者来沉积。膜生长通过表面反应的自限性控制、各前体或试剂的脉冲长度和沉积温度来进行。然而，一旦衬底的表面饱和，膜生长即停止。
用于沉积的前体材料的选择取决于期望得到的介电材料或膜。例如，可出于其化学元素的含量、其化学元素的化学计量比率、其沉积速率控制和/或在CVD下形成的最终介电膜或涂层来选择前体材料。也可出于各种其它特性如成本、无毒性、加工性能、在室温下保持液相的能力、挥发性、分子量等来选择前体材料。本文公开的薄的(例如，约2nm至约200nm)含硅膜使用含硅前体来沉积，所述含硅前体例如但不限于具有下式的烷基硅烷：R1R2R3SiH，其中R1选自C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，R2和R3独立地选自氢、C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，并且其中当R2和R3不为氢时，R1可与R2和R3中的任何一者连接以形成环。
可用于本文所述方法中或可用来在本文所述装置中沉积一个或多个含硅层的烷基硅烷的实例包括但不限于二乙基硅烷(2ES)、二(叔丁基)硅烷、二(异丙基)硅烷、二(仲丁基)硅烷、二(异丁基)硅烷、二(叔戊基)硅烷、三乙基硅烷(3ES)、三(叔丁基)硅烷、三(异丙基)硅烷、三(仲丁基)硅烷、三(异丁基)硅烷、三(叔戊基)硅烷、叔丁基二乙基硅烷、叔丁基二丙基硅烷、二乙基异丙基硅烷、环戊基硅烷和苯基硅烷。
在上式及整个说明书中，术语“烷基”指具有1至10或1至4个碳原子的直链或支链官能团。示例性的烷基基团包括但不限于甲基、乙基、正丙基、异丙基、正丁基、异丁基、仲丁基、叔丁基、正戊基、异戊基、叔戊基、己基、异己基和新己基。在某些实施方式中，烷基基团可具有一个或多个连接到其上的官能团例如但不限于烷氧基基团、二烷基氨基基团或它们的组合。在其它实施方式中，烷基基团不具有一个或多个连接到其上的官能团。
在上式及整个说明书中，术语“环烷基”指具有3至12或4至10个碳原子的环状官能团。示例性的环烷基基团包括但不限于环丁基、环戊基、环己基和环辛基基团。
在上式及整个说明书中，术语“芳基”指具有6至12个碳原子的芳族环状官能团。示例性的芳基基团包括但不限于苯基、苄基、氯代苄基、甲苯基和邻-二甲苯基。
在上式及整个说明书中，术语“烯基基团”指具有一个或多个碳-碳双键并具有2至12或2至6个碳原子的基团。示例性的烯基基团包括但不限于乙烯基或烯丙基基团。
在上式及整个说明书中，术语“炔基基团”指具有一个或多个碳-碳三键并具有2至12或2至6个碳原子的基团。
在上式及整个说明书中，术语“烷氧基”指连接到氧原子的烷基基团(例如，R-O)并可具有1至12或1至6个碳原子。示例性的烷氧基基团包括但不限于甲氧基(-OCH3)、乙氧基(-OCH2CH3)、正-丙氧基(-OCH2CH2CH3)和异-丙氧基(-OCHMe2)。
在某些实施方式中，上式中的烷基基团、烯基基团、炔基基团、烷氧基基团和/或芳基基团中的一个或多个可被取代或其具有替代例如氢原子的一个或多个取代的原子或原子团。示例性的取代基包括但不限于氧、硫、卤素原子(例如，F、Cl、I或Br)、氮和磷。在其它实施方式中，式中的烷基基团、烯基基团、炔基基团、烷氧基基团和/或芳基中的一个或多个可以是未取代的。
在某些实施方式中，当R2和R3不为氢时，上式中取代基R1和R2或取代基R1和R3相连以连接形成环结构。如技术人员将理解的，在R1和R2或R1和R3连接在一起形成环时，R1将包含用于连接至R2或R3的键(而不是氢取代基)，反之亦然。因此，在上面的实例中，R1可选自直链或支链C1至C10亚烷基部分、C2至C12亚烯基部分、C2至C12亚炔基部分、C4至C10环烷基部分和C6至C10亚芳基部分。在这些实施方式中，环结构可以是不饱和的，例如为环状烷基环，或是饱和的，例如为芳基环。另外，在这些实施方式中，环结构也可是取代的或未取代的。在其它实施方式中，取代基R1和R2不相连或取代基R1和R3不相连。
在某些实施方式中，用作栅极绝缘层的含氧化硅薄膜使用上述方法沉积并使用氧源、包含氧的试剂或前体在氧的存在下形成。合适的氧源气体包括但不限于例如水(H2O)(例如，去离子水、净化水和/或蒸馏水)、氧(O2)、氧等离子体、臭氧(O3)、NO、N2O、一氧化碳(CO)、二氧化碳(CO2)以及它们的组合。本文公开的沉积方法可涉及一种或多种惰性气体以进行吹扫、控制等离子体或作为载气。在某些实施方式中，含硅前体可具有一个或多个包含氧原子的取代基。在这些实施方式中，沉积工艺过程中对氧源的需要可得以最小化。在其它实施方式中，含硅前体具有一个或多个包含氧原子的取代基并还使用氧源。
在某些实施方式中，氧源包括氧源气体，其以约1至约2000标准立方厘米(sccm)或约1至约1000sccm范围的流率引入反应器中。氧源可引入约0.1至约100秒范围的时间。在一个特别的实施方式中，氧源包括具有10℃或更高温度的水。在其中膜通过ALD或循环CVD工艺沉积的实施方式中，前体脉冲可具有大于0.01秒的脉冲持续时间，氧源可具有小于0.01秒的脉冲持续时间，同时水脉冲可具有小于0.01秒的脉冲持续时间。在又一个实施方式中，脉冲之间的吹扫持续时间可低至0秒或者连续地脉冲而不在其间进行吹扫。氧源或试剂以相对于硅前体小于1:1比率的分子数量提供，以便至少一些碳被保留在如此沉积的介电膜中。
在某些实施方式中，含硅层还包含氮。在这些实施方式中，使用本文所述方法沉积的含硅层在含氮源的存在下形成。在一个特别的实施方式中，如图7b中所示，含硅膜140或栅极绝缘层1包含氮化硅，并使用上述方法沉积和使用氮、包含氮的试剂或前体在氮的存在下形成。含氮源可以以至少一种氮源的形式引入到反应器中和/或可附带地存在于沉积工艺中使用的其它前体中。合适的含氮源气体可包括例如氨、肼、单烷基肼、二烷基肼、氮、氮/氢、氨等离子体、氮等离子体、氮/氢等离子体、NF3以及它们的混合物。在一个特别的实施方式中，使用NF3以减少所得膜中的氢含量，因为氢可与金属氧化物反应，从而不利地影响显示器件的性能。在某些实施方式中，含氮源包括氨等离子体或氢/氮等离子体源气体，其以约1至约2000标准立方厘米(sccm)或约1至约1000sccm范围的流率引入反应器中。含氮源可引入约0.1至约100秒范围的时间。
本文公开的沉积方法可涉及一种或多种吹扫气体。用来清除未消耗的反应物和/或反应副产物的吹扫气体为不与前体反应的惰性气体。示例性的吹扫气体包括但不限于氩(Ar)、氮(N2)、氦(He)、氙(Xe)、氖、氢(H2)以及它们的混合物。在某些实施方式中，以约10至约2000sccm的流率向反应器中供给吹扫气体如Ar，持续约0.1至1000秒，从而吹扫反应器中可能保留的未反应物质和任何副产物。
供给前体、氧源、含氮源、和/或其它前体、源气体和/或试剂的相应步骤可通过改变供给它们的时间来进行，以改变所得介电膜的化学计量组成。
向含硅前体、含氧源、含氮源、还原剂、其它前体和/或它们的组合中的至少一者施加能量以诱导反应和在衬底上形成含硅膜或涂层。这样的能量可通过但不限于热、等离子体、脉冲等离子体、螺旋波等离子体、高密度等离子体、电感耦合等离子体、X-射线、电子束、光子、远程等离子体方法以及它们的组合提供。在某些实施方式中，可使用二次射频源来改变衬底表面处的等离子体特性。在其中沉积涉及等离子体的实施方式中，等离子体生成方法可包括其中等离子体在反应器中直接生成的直接等离子体生成方法或者其中等离子体在反应器外生成并供给到反应器中的远程等离子体生成方法。
含硅前体可以以多种方式递送到反应室如CVD或ALD反应器中。在一个实施方式中，可采用液体递送系统。在一个替代的实施方式中，可采用组合的液体递送和闪蒸处理单元，例如MSP Corporation，Shoreview,MN生产的涡轮汽化器，以允许低挥发性物质定量递送，这将产生可重复的输送和沉积而无前体的热分解。在液体递送方式中，本文描述的前体可以以纯液体形式递送，或者可以包含该前体的溶剂制剂或组合物使用。因此，在某些实施方式中，前体制剂可包含一种或多种具有可能期望的合适特性和在给定最终用途中的优势的溶剂组分以在衬底上形成膜。
在某些实施方式中，连接前体罐与反应室的气体管线被加热到取决于工艺要求的一个或多个温度，并且至少一种含硅前体的容器被保持在一个或多个鼓泡温度下。在其它实施方式中，包含至少一种含硅前体的溶液被注射到汽化器中，汽化器保持在适于直接液体注射的一个或多个温度下。
本文所述含硅膜或氧化硅膜的沉积速率可在每分钟0.1nm至5000nm的范围内。该速率可通过改变以下非限制性参数中的任何一者或多者来改变：沉积温度、汽化器温度、管线流量控制器(LFC)的流量、反应性O2气的流率和/或CVD反应器处的压力。前体的选择也可决定沉积速率。
用于沉积的反应器或沉积室的温度的范围可包括以下端点中的一个：环境温度25℃、50℃、75℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、300℃、325℃、以及它们的任何组合。在这一点上，沉积温度的范围可以为约25℃至约325℃、25至约300℃、100℃至250℃、150℃至325℃或100℃至300℃或者本文所述温度端点的任何组合。
反应器或沉积室的压力可在约0.1托至约1000托的范围内变化。供给前体、氧源、和/或其它前体、源气体和/或试剂的相应步骤可通过改变供给它们的时间来进行，以改变所得介电膜的化学计量组成。
可使衬底暴露于沉积前处理例如但不限于等离子体处理、化学处理、紫外光暴露、电子束暴露和/或其它处理，以影响膜的一个或多个性质。例如，使IGZO膜经受N2O或O2或O3等离子体处理或O3化学处理以确保IGZO的完全氧化可能是有利的。这允许半导体性质在膜沉积之前被保持或增强。
可使所得膜或涂层暴露于沉积后处理例如但不限于等离子体处理、化学处理、紫外光暴露、电子束暴露和/或其它处理，以影响膜的一个或多个性质。
在本文所述的方法中，应理解本文所述方法的步骤可以以多种顺序进行、可顺序地或同时地(例如在另一步骤的至少一部分的过程中)进行以及它们的任何组合。供给前体和含氮源气体的相应步骤可通过改变供给它们的持续时间来进行，以改变所得介电膜的化学计量组成。
可使所得介电膜或涂层暴露于沉积后处理例如但不限于等离子体处理、化学处理、紫外光暴露、电子束暴露和/或其它处理，以影响膜的一个或多个性质。
在某些实施方式中，沉积从顶部到底部具有组成梯度的层可能是有利的，例如包含SiCO或SiO2的膜作为一层和包含SiNC或Si3N4的膜作为另一层。在这些实施方式中，膜由包含含硅前体和含氧前体如2ES和O2、臭氧或N2O的第一试剂混合物来沉积，并然后用含氮气体例如N2、氨或肼替代含氧气体流来沉积。如果含硅前体已经含有氮，则第二步可仅使用惰性气体或氢来进行。含氧气体向含氮气体或惰性气体的改变可以是逐渐的或突然的，从而产生梯度化层或双层结构。这样的双层或梯度化层对于一些应用将是有利的，例如但不限于需要金属氧化物和IGZO与含硅膜的界面的不同应用。
除前述外，所述含硅薄膜还具有其它应用，包括但不限于计算机芯片、光学器件、磁信息存储器、支承材料或衬底上的涂层、微机电系统(MEMS)、纳米机电系统、薄膜晶体管(TFT)和液晶显示器(LCD)。
下面的实施例阐明本文所述的制备含硅膜的方法而非意在以任何方式限制所述方法。
实施例
一般沉积条件
在下面的实施例中，除非另有指出，否则各项性质获自沉积到中等电阻率(8-12Ωcm)单晶硅晶片衬底上的样品膜。所有沉积均在AppliedMaterials Precision 5000系统上在装配了Advanced Energy 2000RF发生器的200mm DXZ室中使用TEOS处理套装进行。PECVD室具备了直接液体注射递送能力。所有前体均为液体，递送温度取决于前体的沸点。除非另有指出，否则典型的前体流率为25-150sccm，等离子体功率密度为0.5-3W/cm2，压力为0.75-12托。通过反射计测量厚度和648nm下的折射率(RI)。对于其中给出介电常数、击穿电场和漏电流的所有膜测量均采用水银探头。进行X-射线光电子能谱(XPS)和卢瑟福背散射光谱(RBS)/氢前向散射(HFS)分析来测定膜组成。采用氢前向散射(HFS)来量化膜中的氢含量。
蚀刻测试在6:1BOE溶液中进行。将示例性的介电膜置于HF溶液中30秒，然后在去离子(DI)水中漂洗并干燥，然后再次测量蚀刻过程中材料的损失。重复该过程，直至膜被完全蚀刻。然后自蚀刻时间-蚀刻厚度的斜率计算蚀刻速率。
FTIR数据使用Thermo Nicolet 750系统在氮气吹扫池中在晶片上收集。在类似的中等电阻率晶片上收集背景光谱以从光谱消除CO2和水。通过收集32次扫描获得在4000至400cm-1的范围的数据，分辨率为4cm-1。使用OMNIC软件包来处理数据。
从用MDC水银探头测得的C-V曲线计算介电常数k。然后从式k＝电容×接触面积/膜的厚度来计算介电常数。
密度由X-射线反射率(XRR)量度。使用低分辨率光学(误差条+/-0.01g/cm3)扫描标称厚度<200nm的所有样品。使用高分辨率光学(误差条+/-0.005g/cm3)扫描标称厚度>200nm的所有样品。使用0.001的步长和1s/步的计数时间在0.2≤2≤1的范围上扫描样品。采用限定为Si的衬底和而限定为SiO2的膜的两层模型来分析数据。
表1提供了用来比较所研究的前体的沉积性能的三种不同工艺条件的汇总。这些工艺条件在本文中标记为BL-1、BL-2和BL-3。
表1：用来比较前体的工艺条件的汇总
工艺条件 BL-1 BL-2 BL-3
前体流率(sccm) 107 45 27
He(载气，sccm) 1000 1000 1000
O2(氧源) 1100 1100 700
压力(托) 8.2 8.2 3.5
间距(密耳) 500 500 800
功率密度(W/cm2) 2.27 2.27 0.87
实施例1：二乙基硅烷(2ES)和三乙基硅烷(3ES)在200℃、250℃、300℃、350℃和400℃的沉积温度下的沉积
从硅前体2ES和3ES沉积氧化硅膜。使用上面描述的一般沉积条件在不同的温度和工艺条件下沉积SiO2膜。除前体流率外，BL-1和BL-2条件相同。虽然BL-1工艺因较高的前体流率而具有最高的沉积速率，但对于栅极绝缘层来说，沉积速率不是最重要的标准。BL-3为较低压力的条件并通常给出较差的膜。采用前体之间相同的Si-进料量的比较来了解是否可产生真正更好质量的膜。如图1A和2A中所见，对于采用BL-2工艺的>200nm膜，通常获得较高的密度(>2.2g/cc)，并如图1B、2B中所见，采用BL-3工艺，获得略低的密度(～2.2g/cc)。未更详细地探究BL-1工艺条件，因为密度预期介于BL-2和BL-3工艺条件的那些之间。
图1A针对通过BL-2工艺条件在三个温度：400℃、300℃和200℃下沉积的2ES膜示出了膜厚度对测得的密度的影响。参照图1A，随着厚度减小，膜的密度令人惊奇地增大，特别是在300℃的沉积条件下。图1B针对通过BL-3工艺条件在三个温度：400℃、300℃和200℃下沉积的2ES膜示出了膜厚度对测得的密度的影响。参照图1B，随着厚度减小，膜的密度令人惊奇地增大，这在300℃的沉积条件下特别明显。
图2A针对通过BL-2工艺条件在三个温度：400℃、300℃和200℃下沉积的3ES膜示出了膜厚度对测得的密度的影响。令人惊奇的是，随着厚度减小，膜的密度增大，尤其在200℃下。
图2B针对通过BL-3工艺条件在三个温度：400℃、300℃和200℃下沉积的3ES膜示出了膜厚度对测得的密度的影响。令人惊奇的是，与图2A中相似，随着厚度减小，膜的密度增大，尤其在200℃下。
图3提供了通过BL2条件在400℃下沉积的2ES氧化物的薄膜(76纳米(nm))和厚膜(678nm)的FTIR谱图的比较。该谱图表明两个膜均仅为SiO2。2ES-沉积膜的FTIR谱图中Si-H或C-H峰的不存在表明了沉积工艺过程中前体分子的良好分解，即便在低温下。再次参照图3，～1050cm-1峰的肩-峰比之间随厚度增加的差异已通过不同的机理如应变松弛、几何效应、原位退火效应和缺氧加以解释。在高质量热生长SiO2膜中观察到此效应。
通过RBS对于在BL-1工艺条件下在350℃和250℃的沉积温度下沉积的DES沉积膜测得的H含量(原子％)分别为2.0％(密度2.25g/cm3)和2.8％(密度2.26g/cm3)。这表明两种DES沉积膜均具有非常低的总氢含量(<5％)，如通过RBS/HFS所测得的。这也通过这些膜的FTIR分析得到证实，其表明没有可检测的Si-H和非常少的Si-OH键。
实施例2：使用BL2工艺条件和四乙氧基硅烷(TEOS)与使用二乙基硅烷(2ES)沉积的氧化硅膜的比较
使用上面一般沉积条件中以及表1中描述的工艺条件沉积SiO2膜。在图1C和1D中，在上面表1中描述的相同BL-2和BL-3工艺条件下沉积具有不同厚度的TEOS沉积氧化硅膜。参照图1C，与使用BL-2在相同的沉积温度下沉积的2ES和3ES膜(参见图1A和图2A)相比，在较低的沉积温度如200℃下，TEOS-沉积膜通常具有比2ES或3ES膜低的密度。对于相同的沉积温度，在比较图1D中的数据与2ES膜和3ES膜的数据(图1B和2B中)时观察到类似的效应。对于较薄的膜，2ES和3ES膜通常表现出相同或较高的密度。一般来说，在两种工艺条件下，对于<200nm的膜，TEOS膜的密度均降至<2.2g/cc。
图4A示出了使用上面描述的BL-1条件在三个不同的温度：400℃、300℃和200℃下沉积的TEOS-沉积膜和2ES-沉积膜的介电常数(“K”)值的比较。良好质量的热生长或常规化学气相沉积SiO2的介电常数为4.0。对于在400℃下沉积的PECVD氧化物，K值随工艺条件而异。对于良好质量的400℃PECVD SiO2膜，优化工艺以获得4.1至4.3的K值是可能的。然而，在越来越低的沉积温度下，膜质量通常下降，如由较差的膜密度和膜吸收湿气的能力增加所证实的，这由此增大K值。图4A显示，在200℃和300℃的沉积温度下，2ES-沉积膜比TEOS-沉积膜具有更好的K值。这表明这些膜比在相同工艺条件下沉积的TEOS膜更致密并具有更好的质量。对于BL-2和BL-3工艺条件，也看到类似的表现。
图4B示出了使用上面描述的BL-1条件在三个不同的温度：400℃、300℃和200℃下沉积的TEOS-沉积膜和2ES-沉积膜的湿蚀刻速率(WER)的比较。图4B显示，在所有温度下，2ES沉积膜比TEOS沉积膜具有更低的WER。这验证了对于某些应用来说2ES膜的优异质量。对于BL-2和BL-3工艺条件，也看到类似的表现。
图5示出了BL3加工条件下300℃沉积TEOS膜与DES-沉积膜的漏电流-电场关系。DES-沉积膜的漏电流保持较低而TEOS-沉积膜表现出差的漏电流性能。在全部其它沉积温度和工艺条件下，DES均明显优于TEOS。
图6中通过跟踪平带电压(Vfb)比较了2ES和TEOS SiO2膜中的界面和本体电荷。对于TEOS膜，随着膜变厚，平带电压变得更负，表明膜中更多的本体电荷(例如，有缺陷的键)。相比之下，2ES膜显示出保持Vfb接近于0V的能力，使得界面和本体电荷均最小化。在此图中，前体未在相同的工艺条件下比较，因为它们的膜厚度不同，而膜厚度将影响Vfb值。
通过XPS测量SiO2的化学计量性质并发现在200℃和BL-1条件下，TEOS氧化物的O/Si比率为2.17，而2ES氧化物的O/Si比率为2.1。不受理论束缚，但认为O/Si比率>2.0可能是由于膜中的Si-OH基团。看到2ES具有与化学计量的较小偏差并且看起来与介电常数和WER数据相符。
不受理论束缚，由于这样的表面迁移率和化学反应性改善，本文描述的前体具有沉积较高质量的较薄膜(例如，2nm至200nm)的能力。这是令人惊奇的，因为所述较薄的DES或3ES膜具有更好的密度。
实施例3：使用3ES沉积具有高密度的薄SiO2膜和电学性质
采用下面总结的实验设计(DOE)方法筛选用于3ES氧化硅膜的工艺条件：前体流率10至200sccm；O2/He流率100至1000sccm，压力0.75至10托；低频(LF)功率0至100W；沉积温度范围25至350℃。使用DOE实验来确定怎样的工艺参数产生用作显示器件中的栅极绝缘层的最佳膜。
使用前体3ES在比上面前述实施例中所述甚至更低的沉积温度如100℃、125℃和150℃下沉积SiO2膜。通过优化工艺参数如前体流率、室压力和功率密度，获得高密度且薄的SiO2膜。表2示出了用于在不同的温度：100℃、125℃和150℃下沉积的3ES膜的三种工艺条件以及使用本文在一般沉积条件中描述的方法测得的某些膜性质如厚度、k值和密度的汇总。一般来说，使用3ES沉积的膜具有小于200nm的厚度、介于4至5之间的k值和高于2.2g/cm3的密度。
图8示出了三个不同的沉积温度下的3ES沉积膜的漏电流-电场关系。3ES-沉积膜的漏电流与热氧化物漏电流相当。击穿电压与热氧化物相当或甚至优于热氧化物。击穿电压指当所形成的膜被置于电极之间并施加电压的情况下电流开始流动时的电压。由于薄膜如氧化硅膜在半导体器件中起到阻断电荷流的作用，故击穿电压是反映薄膜电学性质的非常重要的指标。为了膜如氧化硅膜用作半导体器件中的绝缘材料，通常材料应具有约8～12MV/cm的击穿电压(热氧化的氧化硅膜所表现出的所谓本征击穿区)。如果膜中存在任何薄弱点或缺陷，则击穿电压将降低。图8表明3ES-沉积氧化硅的击穿电压与热氧化物相当或甚至优于热氧化物。
还使用0.5％的HF及上面的一般沉积条件中描述的方法进行研究获得这些膜的湿蚀刻速率。图9提供了使用表2中示出的工艺条件在100℃、125℃和150℃下的3ES-沉积SiO2膜的WER。当在较低的沉积温度下沉积膜时，膜的WER看起来不具有显著的大变化。这证实了低温下3ES膜的优异品质。
表2：用于在不同的温度：100℃、125℃和150℃下沉积的3ES膜的工艺条件及膜性质的汇总
工艺条件 3ES 100℃ 3ES 125℃ 3ES 150℃
前体流率(sccm) 27 48 27
He(载气，sccm) 1000 1000 1000
O2(sccm) 1000 1000 1000
压力(托) 9.2 9.2 9.2
间距(密耳) 500 500 500
功率密度(W/cm2) 1.75 2.5 2.5
膜厚度(nm) 165 113 173
膜密度(g/cm3) 2.26 2.29 2.28
K值 4.67 4.62 4.42
实施例4：使用2ES沉积具有高密度的薄SiO2膜和电学性质
采用下面总结的实验设计(DOE)方法在T<200℃下筛选用于2ES氧化硅膜的工艺条件：典型的前体流率为25-150sccm，等离子体功率密度为0.5-3W/cm2，压力为0.75-12托。
也在100℃的沉积温度下使用2ES来沉积SiO2膜。通过优化工艺参数如前体流率、室压力和功率密度及其它工艺条件，获得高密度且薄的SiO2膜。表3示出了用于在100℃下沉积2ES膜的工艺条件以及使用本文所述的方法获得的某些膜性质如厚度、k值和密度的汇总。该膜具有小于200nm的厚度和高于2.2g/cc的密度。
图10示出了使用表3中的工艺条件在100℃下沉积的2ES膜的漏电流-电场的关系。2ES-沉积膜的漏电流与热氧化物漏电流相当。图10表明100℃沉积2ES膜的击穿电压与热氧化物相当或甚至优于热氧化物。
表3：用于100℃下2ES-沉积SiO2膜的工艺条件及膜性质的汇总
工艺条件 2ES 100℃
前体流率(sccm) 38
He(载气，sccm) 1000
O2(sccm) 1000
压力(托) 10
间距(密耳) 500
功率密度(W/cm2) 1.5
膜厚度(nm) 195
密度(g/cm3) 2.21
K值 5.05
实施例5：使用3ES在100℃下沉积具有高密度的薄SiO2膜
本实施例用来显示使用3ES沉积薄且高密度的SiO2膜提供了宽的工艺窗口。表4提供了用于两种3ES沉积SiO2膜的工艺条件及在不同前体流率：29sccm和68sccm下的膜性质。虽然该表示出了宽范围的沉积速率，但获得了高密度膜。
表4：用于100℃下3ES沉积的工艺条件的汇总
工艺条件 100℃ 100℃
前体流率(sccm) 29 68
He(载气，sccm) 1000 1000
O2(sccm) 1000 1000
压力(托) 9.2 9.2
间距(密耳) 500 500
功率密度(W/cm2) 2.5 2.5
沉积速率(nm/min) 27 89
膜厚度(nm) 160 222
K值 4.77 5.07
密度(g/cm3) 2.26 2.23
实施例6：使用3ES在100℃和150℃下沉积的薄SiO2膜的组成数据
采用XPS来考察膜中的碳浓度。在表面处及50nm溅射后测量相对原子百分数。表5示出了在110℃和150℃下沉积的两种3ES膜的工艺条件和膜性质。表6提供了膜的XPS数据。在膜本体中未检测到碳并且膜的O/Si比率非常接近于2.0或化学计量比。
表5：3ES膜的工艺条件和膜性质的汇总
工艺条件 3ES 150℃ 3ES 100℃
前体流率(sccm) 68 50
He(载气，sccm) 1000 1000
O2(sccm) 1000 1000
压力(托) 9.2 9
间距(密耳) 500 700
功率密度(W/cm2) 2.5 2.0
膜厚度(nm) 210 206
K值 4.69 4.84
密度(g/cm3) 2.25 2.27
表6：使用表5工艺条件沉积的3ES膜的XPS数据
实施例6：使用3ES沉积的薄SiO2膜的稳定性分析
如本文中表7a和7b及图11中所示，经优化的低温氧化物具有良好的稳定性。表7a和7b示出了由3ES沉积的若干SiO2膜在空气中3星期后的k值变化。可以看出，表7a中的膜在3星期后非常稳定(k值变化小于2.5％)，而表7b中的那些则不是那么稳定(k值变化3-20％)。表7a中的膜的平均密度高于表7b中，这与稳定性一致。因此，尽管非常薄，但经优化的膜具有良好的稳定性。一般来说，在密度与k稳定性之间看到一种趋势：最高密度(2.28g/cc)的膜表现出0％的k值变化而密度<2.23g/cm3的膜表现出显著的k值变化(>3％)。
还在3个月后测量3ES SiO2膜的击穿电场和漏电流。3ES-沉积膜的漏电流和击穿电场与热氧化物相当，显示出在低于6MV/cm的电场下小于10-7A/cm2的漏电流及高于7MV/cm的击穿电压。
表7a示出了低温氧化物的K值的稳定性。
温度(℃) 100 100 125 125 125 150 150 150
厚度(nm) 160 263 225 113 166 174 210 173
密度(g/cm3) 2.26 2.26 2.26 2.29 2.26 2.26 2.25 2.28
K 4.77 4.98 4.80 4.61 4.62 4.40 4.69 4.42
K(3星期后) 4.87 4.97 4.91 4.62 4.72 4.36 4.73 4.42
表7b示出了低温氧化物的K值的稳定性。
温度(℃) 100 100 125 150 150 150
厚度 223 260 443 232 224 263
密度 2.23 2.21 2.23 2.25 2.26 2.22
K 5.07 5.43 5.07 4.74 4.47 4.77
K(3星期后) 5.24 6.05 6.00 4.96 4.74 5.48
上面列出的本发明的工作实施例和实施方式是可由本发明得到的众多实施方式的示例。可以预期的是，可得到除所明确公开的那些之外的众多材料。也可采用该方法的众多其它配置，并且该方法中使用的材料可自除所明确公开的那些之外的众多材料选取。

Claims (26)

1.一种用于在包含金属氧化物的器件的至少一个表面上沉积含硅膜的方法，所述方法包括：
在反应室中提供所述器件的所述至少一个表面；
向所述反应室中引入具有式R1R2R3SiH的烷基硅烷前体，其中R1选自C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，R2和R3独立地选自氢、C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，并且其中当R2和R3不为氢时，R1可与R2和R3中的任何一者连接以形成环；
向所述反应室中引入氧源；和
通过沉积工艺在25℃至400℃范围的一个或多个反应温度下在所述器件的所述至少一个表面上沉积所述含硅膜，其中所述含硅膜具有约2纳米至约200纳米范围的厚度和约2.2g/cm3或更大的密度；
其中所述沉积工艺选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、循环化学气相沉积(CCVD)、等离子体增强循环化学气相沉积(PECCVD)、原子层沉积(ALD)和等离子体增强原子层沉积(PEALD)。
2.根据权利要求1所述的方法，其中所述器件还包含栅电极。
3.根据权利要求1所述的方法，其中所述烷基硅烷前体选自二乙基硅烷、二(叔丁基)硅烷、二(异丙基)硅烷、二(仲丁基)硅烷、二(异丁基)硅烷、二(叔戊基)硅烷、三乙基硅烷、三(叔丁基)硅烷、三(异丙基)硅烷、三(仲丁基)硅烷、三(异丁基)硅烷、三(叔戊基)硅烷、叔丁基二乙基硅烷、叔丁基二丙基硅烷、二乙基异丙基硅烷、环戊基硅烷、苯基硅烷以及它们的组合。
4.根据权利要求1所述的方法，其中所述氧源选自水(H2O)、氧(O2)、氧等离子体、臭氧(O3)、NO、N2O、一氧化碳(CO)、二氧化碳(CO2)以及它们的组合。
5.根据权利要求1所述的方法，其中所述一个或多个反应温度在约100℃至约300℃的范围。
6.根据权利要求1所述的方法，其中所述沉积工艺为等离子体增强化学气相沉积(PECVD)。
7.根据权利要求1所述的方法，其中所述沉积工艺为使用双RF频率源的等离子体增强化学气相沉积(PECVD)。
8.一种含硅膜，所述含硅膜具有约2nm至约200nm的厚度和约2.2g/cm3或更大的密度；
其中所述含硅薄膜通过选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、循环化学气相沉积(CCVD)、等离子体增强循环化学气相沉积(PECCVD)、原子层沉积(ALD)和等离子体增强原子层沉积(PEALD)的沉积工艺沉积，和
所述沉积工艺使用选自二乙基硅烷、三乙基硅烷以及它们的组合的烷基硅烷前体在约25℃至约400℃范围的一个或多个温度下进行。
9.根据权利要求8所述的含硅膜，其中所述一个或多个温度在约150℃至约325℃的范围。
10.根据权利要求8所述的含硅膜，其中所述沉积工艺为等离子体增强化学气相沉积(PECVD)。
11.根据权利要求8所述的含硅膜，其中所述沉积工艺为使用双RF频率源的等离子体增强化学气相沉积(PECVD)。
12.根据权利要求8所述的含硅膜，其中所述烷基硅烷前体包含二乙基硅烷。
13.根据权利要求8所述的含硅膜，其中所述烷基硅烷前体包含三乙基硅烷。
14.根据权利要求8所述的含硅膜，其中所述密度为至少2.25g/cm3或更大。
15.根据权利要求8所述的含硅膜，所述含硅膜具有约5原子％或更少的氢含量。
16.根据权利要求8所述的含硅膜，其中所述含硅膜具有约1.9至约2.1的范围的O/Si比率。
17.一种用于在薄膜晶体管器件的至少一个表面上沉积含硅膜的方法，所述方法包括：
在反应室中提供所述薄膜晶体管的所述至少一个表面；
向所述反应室中引入具有式R1R2R3SiH的烷基硅烷前体，其中R1选自C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，R2和R3独立地选自氢、C1-10直链或支链烷基基团、C4至C10环烷基基团、C3至C12烯基基团、C3至C12炔基基团和C6至C10芳基基团，并且其中当R2和R3不为氢时，R1可与R2和R3中的任何一者连接以形成环；
向所述反应室中引入氧源；和
通过气相沉积在25℃至400℃范围的一个或多个反应温度下在所述薄膜晶体管器件的所述至少一个表面上沉积所述含硅膜，其中所述含硅膜具有约2纳米至约200纳米范围的厚度和约2.2g/cm3或更大的密度；
其中所述沉积工艺选自化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、循环化学气相沉积(CCVD)、等离子体增强循环化学气相沉积(PECCVD)、原子层沉积(ALD)和等离子体增强原子层沉积(PEALD)。
18.根据权利要求17所述的方法，其中所述烷基硅烷前体选自二乙基硅烷、二(叔丁基)硅烷、二(异丙基)硅烷、二(仲丁基)硅烷、二(异丁基)硅烷、二(叔戊基)硅烷、三乙基硅烷、三(叔丁基)硅烷、三(异丙基)硅烷、三(仲丁基)硅烷、三(异丁基)硅烷、三(叔戊基)硅烷、叔丁基二乙基硅烷、叔丁基二丙基硅烷、二乙基异丙基硅烷、环戊基硅烷、苯基硅烷以及它们的组合。
19.根据权利要求17所述的方法，其中所述氧源选自水(H2O)、氧(O2)、氧等离子体、臭氧(O3)、NO、N2O、一氧化碳(CO)、二氧化碳(CO2)以及它们的组合。
20.根据权利要求17所述的方法，其中所述一个或多个温度在约100℃至325℃的范围内。
21.根据权利要求17所述的方法，其中所述沉积工艺包括等离子体增强化学气相沉积(PECVD)。
22.根据权利要求21所述的方法，其中所述沉积工艺包括使用双RF频率源的等离子体增强化学气相沉积(PECVD)。
23.根据权利要求17所述的方法，其中所述烷基硅烷前体选自二乙基硅烷、三乙基硅烷以及它们的组合。
24.根据权利要求17所述的方法，其中所述含硅层为薄膜晶体管器件中的栅极绝缘层。
25.根据权利要求16所述的方法，其中所述含硅膜在低于6MV/cm的电场下具有小于10-7A/cm2的漏电流并且击穿电压高于7MV/cm。
26.根据权利要求17所述的方法，其中所述含硅膜具有在约1.9至约2.1的范围的O/Si比率。
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