KR20170102369A - 박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법 - Google Patents

박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법 Download PDF

Info

Publication number
KR20170102369A
KR20170102369A KR1020177023846A KR20177023846A KR20170102369A KR 20170102369 A KR20170102369 A KR 20170102369A KR 1020177023846 A KR1020177023846 A KR 1020177023846A KR 20177023846 A KR20177023846 A KR 20177023846A KR 20170102369 A KR20170102369 A KR 20170102369A
Authority
KR
South Korea
Prior art keywords
deposition
film
silicon
chemical vapor
vapor deposition
Prior art date
Application number
KR1020177023846A
Other languages
English (en)
Other versions
KR101996942B1 (ko
Inventor
아누파마 말리카르주난
앤드류 데이비드 존슨
메일리앙 왕
레이몬드 니콜라스 브르티스
빙 한
신지안 레이
마크 레오나드 오'넬
Original Assignee
버슘머트리얼즈 유에스, 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 버슘머트리얼즈 유에스, 엘엘씨 filed Critical 버슘머트리얼즈 유에스, 엘엘씨
Publication of KR20170102369A publication Critical patent/KR20170102369A/ko
Application granted granted Critical
Publication of KR101996942B1 publication Critical patent/KR101996942B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 명세서에는 저온 가공된 고품질의 실리콘 함유 막이 설명된다. 또한 저온에서 실리콘 함유 막을 형성하는 방법에 개시된다. 한 측면에서, 약 2nm 내지 약 200nm의 두께 및 약 2.2 g/㎤ 또는 그 이상의 밀도를 갖는 실리콘 함유 막이 제공되며, 상기 실리콘 함유 박막은 화학적 증기 증착 (CVD), 플라즈마 강화 화학적 증기 증착 (PECVD), 사이클릭 화학적 증기 증착 (CCVD), 플라즈마 강화 사이클릭 화학적 증기 증착 (PECCVD), 원자층 증착 (ALD) 및 플라즈마 강화 원자층 증착 (PEALD)으로 이루어진 군으로부터 선택되는 증착 공정에 의해 증착되고, 상기 증기 증착은 디에틸실란, 트리에틸실란 및 이들의 조합으로 이루어진 군으로부터 선택되는 알킬실란 전구체를 사용하여 약 25℃ 내지 약 400℃ 범위의 하나 또는 그 이상의 온도에서 수행된다.

Description

박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법{METHODS FOR MAKING SILICON CONTAINING FILMS ON THIN FILM TRANSISTOR DEVICES}
관련 출원의 상호 참조
본 특허 출원은 2012년 3월 9일자로 출원된 미국 가출원 일련 번호 제61/608,955호의 우선권 이익을 청구한다.
본 명세서에는 다양한 전자적 적용 분야에 있어서의 용도로 실리콘 함유 막 예컨대, 이것들로 제한되는 것은 아니지만 화학량론적 또는 비화학량론적 실리콘 산화물 또는 실리콘 이산화물 (SiO2) 막을 제조하는 방법 및 조성물이 개시된다.
실리콘 산화물의 박막은 그것들의 유전 특성 때문에 보통 반도체 제조에서 유전체로서 사용된다. 실리콘계 반도체 소자의 제조에 있어서, 실리콘 산화물 막은 게이트 절연층, 확산 마스크, 측벽 스페이서, 하드 마스크, 반사 방지 코팅, 부동태화 및 캡슐화, 그리고 그 밖의 다양한 용도로 사용될 수 있다. 실리콘 산화물 막 또한 다른 화합물 반도체 소자의 부동태화를 위해 점점 중요해지고 있다.
실리카 및 산소 이외의 다른 성분이 실리콘 이산화물 막에 존재할 수 있다. 이들 다른 성분은 막이나 원하는 최종 특성의 결과적인 적용 분야에 따라서 때로는 의도적으로 조성 혼합물 및/또는 증착 공정에 첨가될 수 있다. 예를 들면, 원소 질소 (N)는 낮은 누설 전류와 같은 특정한 유전 성능을 제공할 수 있는 산화질화 실리콘 막을 형성하기 위하여 실리콘 산화물 막에 첨가될 수 있다. 원소 게르마늄 (Ge)은 막의 증착 온도를 감소시킬 수 있는 Ge-도핑된 SiO2를 제공하기 위하여 실리콘 산화물 막에 첨가될 수 있다. 붕소 (B) 또는 탄소 (C)와 같은 또 다른 원소는 식각 저항을 증가시키기 위하여 실리콘 산화물 막에 첨가될 수 있다. 다른 경우에 있어서, 상기 원소들은 증착 공정 동안에 불순물로서 포함될 수 있다. 예를 들면, 유기 전구체가 사용되는 경우 탄소 (C) 및/또는 수소 (H)가 결과 막에 포함될 수 있다.
여러 적용 분야에 대하여, 저온에서 실리콘 산화물 막을 제조하기 위하여 열 CVD 보다는 플라즈마 강화 화학적 증기 증착 (PECVD) 공정이 사용된다. 테트라에틸옥시실란, 즉 TEOS (분자식 Si(OC2H5)4)는 PECVD를 통해 실리콘 산화물 막을 증착하기 위한 일반적인 전구체이다. 이것은 일반적으로 증착된 막에 남아 있는 잔여 탄소 오염물을 최소화시키기 위해 O2 또는 O3와 같은 높은 흐름의 산소 공급원과 조합되어 사용된다. TEOS는 안정하고 불활성의 높은 증기압 액체로 공급되고, 실란 (SiH4)과 같은 다른 전구체보다 덜 위험하다.
비용 (예를 들면, 더 저렴한 기재를 사용하는 능력) 및 열 예산 (예를 들면, 온도 민감성의 고성능 막의 통합으로 인함)과 같은 다양한 이유로 낮은 증착 온도, 즉 400℃ 또는 그 이하의 증착 온도로 움직이려는 일반적인 동기가 있다. 또한, TEOS를 사용하여 PECVD를 통해 증착된 막의 경우, 이들 낮은 증착 온도에서 갭필(gapfill) 및 부합성이 뛰어나다. 하지만, 이들 막의 품질은 불량하다. 이러한 점에서, TEOS-증착된 막은 화학량론적 조성을 갖지 않으며, 수소가 풍부하고, 결과적으로 낮은 막 밀도 및 빠른 식각 속도를 가진다. 열 및/또는 전기 응력 (예를 들어, 어닐링 후의 누설 전류 및 파괴 전압 또는 비아스 온도 응력 하의 플랫밴드 전압 이동)는 상응하여 악화된다. 그러므로, 낮은 증착 온도 범위에서 증착되고, TEOS보다 우수한 품질의 실리콘 산화물 또는 실리콘 이산화물 막을 제공하는 대체의 전구체에 대한 필요성이 있다.
평판 패널용 박막 트랜지스터 (TFT)는 낮은 가공 온도로부터의 이점을 나타내며, 그 결과 대체 기재 (통용되는 유리보다 더 가볍고 비싸지 않은 것)가 사용될 수 있다. 이러한 이유로, 플라즈마 강화 화학적 증기 증착 (PECVD)이 TFT로 사용되는 막을 증착하기 위해 바람직한 방법으로 부상하였다. AOS (비정질 산화물 반도체)가 높은 성능을 제공하고 낮은 온도에서 가공 가능한 TFT의 a-Si 대체물로서 빠르게 부상하고 있다. 인듐 갈륨 아연 옥사이드 (IGZO) 및 변형물이 주요 후보 재료이다. 대체의 AOS 재료는 ITZO, AllnOx, ZTO, ZnON 및 MgZnO를 포함한다. IGZO 재료는 < 350℃의 온도 제한을 가진다. 귀금속 게이트 또한 온도 제한을 가질 수 있다. 더욱이, 플라스틱 기재의 경우 가공 온도를 < 200℃로 더욱 낮추는 것이 바람직하고, 실란 또는 TEOS와 같은 표준 전구체로부터 증착된 PECVD 막은 밀도, 전기 품질 및 부합성과 같은 모든 요건의 균형을 맞출 수 없다. 그러므로, 낮은 증착 온도에서 고품질의 TFT 막을 제조하기 위하여 증착 및 공정 엔지니어링 기법과 함께 작용할 수 있는 대체의 전구체 화학 물질에 대한 필요성이 있다.
실리콘 산화물의 경우, TEOS (tetraethyorthosilcate)가 PECVD를 통해 실리콘 산화물 또는 실리콘 이산화물 막을 형성하기 위한 바람직한 액체 전구체이며, 보통 산소와 반응한다. 하지만, "P-1 : 게이트 절연체인 a-Si:H TFT에 대한 테트라에톡시실란 (TEOS) 산화물의 적용", J.K. Lee 등, ISSN 0098-0966X/98/2901 (1998) ("Lee 등")이라는 제목의 참고문헌은, 게이트 절연체로서 테트라에톡시실란 (TEOS) 증착된 산화물을 갖는 하부 게이트 a-Si:H 박막 트랜지스터 (TFT)의 사용을 설명하고 있다. Lee 등에서 300℃에서 증착된 2000Å의 TEOS 산화막은 PECVD에 의해 제조된 2000Å의 SiNx 막의 2배가 되는 높은 파괴 강도를 가진다. 저자는 표 2에서 TEOS 1800Å/ SiNx 500Å 스택이 훨씬 두꺼운 Al2O3 1000Å /SiNx 4000Å 스택보다 뛰어난 TFT 특성을 갖는다는 것을 증명한다. 저자의 결론에 따르면, 생산성 (스루풋의 점에서)은 전체 게이트 절연체의 두께를 감소시킴으로써 생산 수율을 낮추지 않으면서 증가할 수 있다.
"산소/테트라에톡시실란 화학을 이용하여 SiO2의 플라즈마 강화 화학적 증기 증착 동안의 표면 동역학 (kinetics)의 몬테카를로시뮬레이션 (Monte Carlo Simulation)", P. J. Stout 등, J. Vac. Sci. Techynol. A 11(5), Sept/Oct. 1993, pp. 2562-71 ("Stout 등")이라는 제목의 참고문헌은, 높은 O2/TEOS 비 막의 PECVD 증착 메커니즘에 대한 다단계의 이론적 모델을 제공한다. Stout 등에서 설명된 모델에서, Si(OR)n(OH)4 -n에서 n=1-3이고, O 종은 기재 상에 부수적인 것이다. 다음, SiO2 네트워크는 -OH 기의 제거에 의해 전파된다.
Si-OR + Si-OH → Si-O-Si + R-OH
Si-OH + Si-OH → Si-0-Si + H2O
Stout 등은 Si(OR)n(OH)4 -n 종이 만약 마지막 반응이 예컨대 저온 증착 공정으로 완전히 일어나지 않는다면 발생할 수 있음을 보여준다. 따라서, 결과 막은 Si-OH 결합을 함유할 수 있다.
"플라즈마 증착된 비정질 SiO2 막 특성의 두께 의존성", L. N. He 등, Jpn. J. Appl. Phys. Vol. 40 (2001), pp. 4672-4676 ("He 등")이라는 제목의 참고문헌은, SiH4-O2의 혼합물을 사용하여 300℃에서 PECVD에 의해 제조된 비정질 SiO2 막을 제조하기 위한 공정을 교시한다. [O2]/[SiH4] 비는 1.5로 유지되며, 화학량론적 조성을 갖는 산화막이 얻어질 수 있다. Si-O-Si 스트레칭 모드, 응력, Si 댕글링 (dangling) 결합의 밀도 및 완충된 HF (BHF) 식각 속도를 막 두께의 기능으로서 조사하였다. 약 1050㎝-1 중심에 있는 Si-O-Si 스트레칭 모드의 피크 주파수는 막 두께가 0.1 에서 1.1㎛로 증가함에 따라 1050 에서 1075㎝-1로 증가하는 것으로 밝혀졌다. 막/기재 시스템에서의 다중 반사의 효과를 기초로 하는 계산을 비교함으로써, Si-O-Si 스트레칭 모드의 높은 주파수로의 이동은 다중 반사의 효과 뿐만 아니라, Si-O-Si 결합 네트워크의 재배열에 기여할 막 성장 동안의 열적 가열 및/또는 이온 충격의 물리적 효과로 인한 것이었음이 밝혀졌다. He 등은 도 5a 및 5b에서 Å/초의 완충된 불화수소산 (BHF) 식각 속도 및 (Ns) 값으로 나타내는 막의 Si 댕글링 결합의 밀도는 ㎛의 막 두께가 감소함에 따라 증가하는 것을 보여준다. 문헌에는 두꺼운 PECVD SiO2 막이 결합 네트워크의 낮은 정도의 이상, 적은 결함 및 낮은 BHF 식각 속도를 갖는다는 것이 명시되어 있다. 낮은 BHF 식각 속도는 미세 공극이 감소되었음을 나타낸다. 상기한 모든 특성들은 따라서 증가된 막 밀도에 대한 대용물이다. 그 이유는 Si-O-Si 결합 네트워크의 재배열에 기여할 막 성장 동안의 열적 가열 및/또는 이온 충격의 효과인 것으로 기대된다. 따라서, He 등에서의 발견으로부터 얇은 막이 두꺼운 막보다 불량한 품질일 것으로 추론된다.
He 등은 부동화 층이 거의 0.1㎛ 두께를 필요로 하는 반면, 게이트 유전체 층은 0.1㎛보다 적은 두께를 필요로 함을 교시한다. 게이트 유전체 층의 적용 분야에 있어서, 커패시턴스를 증가시키고, 그에 따라 트랜지스터를 켜고 끄는데 필요한 문턱 전압을 감소시키기 위해 얇은 게이트 유전체가 바람직하다. 하지만, 막의 누설 전류, 파괴 전압 및 핀홀이 없는 유전체 또는 컨포멀한 유전체를 증착할 수 있는 능력과 같은 실제적인 고려는 두꺼운 막이 사용될 필요가 있다고 지시한다. Lee 등에 의해 저술된 참고문헌은 이러한 문제점을 증명하며, 더 얇은 게이트 유전체 또는 유전체 스택이 TFT와 같은 소자에 대한 상당한 이점을 가질 수 있다는 것을 보여준다. 그러므로, 고품질이지만 더 얇은 막을 증착하는 문제점을 해결해야 할 필요성이 있다. 이러한 문제점은 더 낮은 증착 온도가 필요할 경우에 특히 중요하다. Stout 등로부터, Si-OH 반응이 완결되지 않는다면 (예를 들어, 증착이 저온에서 수행되기 때문), TEOS-증착된 SiO2 막은 잔여 실란올 (Si-OH)을 포함할 수 있는 것으로 추론할 수 있다.
박막의 품질은 밀도, 응력, 굴절률, 투명도, 습식 식각 속도, 건식 식각 저항 및 선택도, 막 조성 및 화학량론으로부터의 편차, 불순물 함량, 포획된 수분, 포획된 수소 (상이한 구속 화학적 형태 및 이동식 형태)와 같은 여러 가지 특성에 의해 측정될 수 있다. 관심있는 몇 가지 전기적 특성은 파괴 전압, 누설, 파괴에 대한 전하, 계면 상태, 계면 전하, 표면 전하, 고정 전하, 벌크 트랩, 유동 전하, 계면 트랩, 유전 상수; 및 상기 박막이 전기 및/또는 열 응력을 받았을 때 이들 파라미터들의 안정도이다. 구조적, 광학적 및 전기적 특성은 일반적으로 상호 연관이 있으며, TFT 적용을 위한 게이트 절연체 또는 부동화 절연체가 특히 관심있다. 예를 들면, 더 높은 밀도의 막은 불순물 또는 결함을 적게 가지며, 그에 따라 뛰어난 배리어 또는 전기 절연체의 성능을 가질 것으로 기대된다.
일반적으로 극박막 (옹스트롬의 두께)은 더 두꺼운 필름과는 상이한 특성을 가질 수 있다는 것이 인식된다. 이러한 효과는 예를 들어, 초기 증착 (예를 들면, 플라즈마계 증착)에 필요한 안정화 시간, 핵 생성 효과 (기재에 따라 달라질 수 있음), 기재로 인한 응력 효과 및 이들의 조합으로 인한 것일 수 있다. 막이 더 두껍게 성장함에 따라, 열 어닐링 및 조밀화의 효과는 막의 특성을 개선시켜 보다 벌크와 같아지게 한다.
"디에틸실란을 사용하여 실리콘 이산화물의 저압 화학적 증기 증착" (Chem Mater 5, 1993, p.1710 by Levy, Grow and Chakravarthy)이라는 제목의 참고문헌은, 전구체로서 디에틸실란을 사용함으로써 SiO2 막을 저압 화학적 증기 증착하는 것을 교시한다. 이들 막은 10 kcal/mol의 겉보기 활성화 에너지를 갖는 아레니우스 거동에 따라 관찰된 성장 속도로 350 내지 475℃ 범위의 온도에서 증착되었다. 상기 성장 속도는 압력이 더 높아짐에 따라 증가하고, O/DES 비 및 O 흐름 속도의 제곱근의 함수로서 변화하는 것으로 보여졌다. 400℃에서 수행된 압력 및 O/DES 비의 모든 연구에서, 증착에서의 갑작스런 중단 지점이 있었다. 막의 밀도 및 굴절률은 증착 조건과는 독립적으로 각각 2.25 g/㎤ 및 1.46인 것으로 밝혀졌다. 25℃ P-식각 용액 (예를 들어, 부피 비가 15부 HF (49%):10부 HNO3 (70%): 300부 H2O)에서의 막의 식각 속도는 재료의 조밀화에 영향을 주는 증착 또는 어닐링 온도가 더 높아짐에 따라 감소하였다. 대략 1.3에서의 종횡비에 대하여 상기 막은 55%보다 뛰어난 스텝 커버리지를 나타냈다.
"실리콘 표면 상의 디에틸실란: 흡착 및 분해 동역학" Coon, P. A. 등, J. Vac. Sci. Technol. B, Vol 10 (1992), pp. 221-227, ("Coon 등")이라는 제목의 참고문헌은, 레이저-유도 열 탈착 (LITD), 온도 프로그램된 탈착 및 푸리에 변환 적외선 (FTIR) 분광 기법을 사용하여 실리콘 표면 상에 디에틸실란 (DES), (CH3CH2)2SiH2의 흡착 및 분해 동역학을 연구하였다. LITD 측정은 Si(111) 7×7 상에서 초기 반응성 점착 계수가 표면 온도 대비 200K에서 S0
Figure pat00001
1.7x10-3에서 440K에서 S0
Figure pat00002
4x10-5로 감소하는 것을 알아냈다. 온도-의존성의 점착 계수는 전구체-매개 흡착 메커니즘을 제안했다. 높은 표면적의 다공성 실리콘 표면에 대한 FTIR 연구는 DES가 300℃에서 분리적으로 흡착하여, SiH 및 SiC2H5 표면 종을 생성하는 것을 나타냈다. 어닐링 연구 또한 다공성 실리콘 상의 수소 범위 (coverage)는 SiC2H5 표면 종이 분해됨에 따라 증가하는 것으로 나타냈다. CH2=CH2 및 H2는 Si(111) 7×7 상에서 DES 흡착 후에 각각 700 및 810K에서 관찰되는 탈착 생성물이었다. 에틸기 분해 동안의 수소 범위의 성장 및 에틸렌 탈착은 SiC2H5 표면 종의 β-수소화물 (수소화물) 제거 메커니즘, 즉 SiC2H5 → SiH + CH2=CH2과 일치하였다. 등온 LITD 연구는 DES 노출 후의 시간의 함수로서 Si(111) 7×7 상에서의 SiC2H5의 분해 동역학을 모니터하였다. 1차 분해 동역학은 Ed = 36 kcal/mol 및 vd = 2.7×109 s-1였다. 이들 분해 동역학은 실리콘 표면이 β-수소화물 제거 반응을 촉진시킨다고 제시한다.
"적외선 흡수 기법을 이용하여 플라즈마 증착된 비정질 SiO2 막의 연구", He L. 등, Thin Solid Rims 384(2) (2001), pp. 195-199, ("He 등 II")이라는 제목의 참고문헌은, SiH4-O2 혼합물을 사용하여 플라즈마-강화 화학적 증기 증착 (PE-CVD)에 의해 300℃에서 비정질 SiO2 (a-SiO2) 막을 제조하는 것을 교시한다. Si-O 결합에 대한 적외선 (IR) 흡수의 특성은 막 두께 (d)의 함수로서 조사되었다. He 등 II는 Si-O 벤딩 및 스트레칭 모드로부터 발생하는 800 및 1050 ㎝-1 밴드 모두에 대한 겉보기 흡광도, α app가 각각 α app = k×d와 같이 d에 비례하였음을 교시한다. 800 및 1050 ㎝-1 밴드에 대한 비례 상수 k는 각각 3.2×103 및 2.9×104 ㎝-1인 것으로 추측된다. 결과적으로, PE-CVD a-SiO2 에 대한 막 두께는 IR 흡수 기법을 사용하여 비파괴적으로 알아낼 수 있다. 하지만, 1050 ㎝-1 밴드에 대한 통합된 흡수 강도는 막 두께가 증가함에 따라 증가하였다. 대조적으로, 800 ㎝-1 밴드에 대한 통합된 흡수 강도는 막 두께와 관계 없었다. 모든 Si-O 벤딩 및 스트레칭 모드에 대한 적외선 흡수의 특성이 논의되었다.
"액체 공급원으로부터 400℃ 이하에서 실리콘 산화물 막의 LPCVD", Hochberg, A. K. 등, J. Electrochem. Soc. FIELD Full Journal Title: Journal of the Electrochemical Society 136(6), (1989), pp. 1843-4 ("Hochberg 등")이라는 제목의 참고문헌은, TEOS 및 테트라-, 메톡시-, 테트라부톡시- 및 테트라프로폭시- 실란을 포함하는 다양한 Si 화합물을 시험한 후에 디에틸실란 (DES)이 안전하고, 용이하게 전달되는, SiO2 막의 저온 저압 화학적 증기 증착 (LPCVD)에 적합한 공급원이라는 것을 알아냈다. Hochberg 등은 400℃ 이하 (즉, 동등한 증착 속도에 대한 테트라에톡시실란에서 보다 낮은 300도)에서 상당히 컨포멀한 막이 제조되는 DES를 교시한다. 정제된 DES는 자연 발화되지 않고, 독성이 없으며, 이것의 산화막은 알루미늄 기재 위의 스텝 커버리지를 위한 저온 산화물에 대한 실란보다 뛰어나다. Hochberg 등은 또한 디에틸실란에 트리-Me 포스파이트를 첨가함으로써 P-도핑된 Si 산화막을 증착하였다.
"디에틸실란을 사용하여 저압 화학적 증기 증착에 의한 SiO2 막: 가공 및 특성화", Huo, D. T. 등, J. Vac. Sci. Technol., Journal of Vacuum Science & Technology, Vol. 9(5) (1991), pp. 2602-2606 ("Huo 등")이라는 제목의 참고문헌은, 저온 (≤ 400℃)에서 화학적 증기 증착 기법에 의해 Si 웨이퍼 상에 SiO2 막을 제조하기 위하여 디에틸실란을 사용했다. 증착된 막은 우수한 부합성 (85%), 낮은 잔여 탄소 농도 (<1 원자%) 및 낮은 잔여 응력 (<109 dyne/㎠)을 가지며; 이는 다른 공정에 의해 제조된 막에 비해서 나은 것이다. 증착 공정이 이종 (heterogeneous) 2분자 반응 동역학을 따른다는 보여주기 위하여 성장 속도는 가공 파라미터와 관련이 있었다. 특정한 가공 조건 하에서 제조되는 SiO2 막에서의 HSi-O3 벤딩 밴드 (880 ㎝-1)의 존재를 검출하기 위하여 IR 분광학이 사용되었다. 반응 동역학 모델을 기초로 하여, 가공 조건은 SiO2 막에서의 SiH의 포함 및 유동 전하 캐리어 농도를 감소시키기 위하여 최적화하였다.
"환경 친화적 전구체 디에틸실란을 사용하여 플라즈마 강화 화학적 증기 증착된 Si-O-H 및 Si-N-C-H 막의 비교 연구", Levy, R. A. 등, Materials Letters, Vol. 54(2-3) (2002), pp. 102-107 (Levy I 등)이라는 제목의 참고문헌은, 플라즈마 강화 화학적 증기 증착 (PECVD)에 의해 S-O-H 또는 Si-N-C-H 막을 합성하기 위하여 N2O 또는 NH3 중 하나와 전구체로서 디에틸실란 (DES)을 사용하였다. 성장 속도는 온도가 높아질수록 감소하는 반면, 전체 압력에 따라 증가하는 것으로 관찰되었다. 최적의 특성을 갖는 산화막은 증착 온도 300℃, 전체 압력 0.3 Torr, DES 흐름 속도 15 sccm 및 N2O/DES 흐름 속도 비 16에서 합성하였다. 굴절률, 응력, 경도 및 영률 (Young's modulus)의 비교 값은 가공 변수의 함수로서 제시되고, 막 밀도 및 결과의 막 조성과 관련이 있다.
"환경 친화적 유기실란으로부터 Si-N-C-H 막의 플라즈마 강화 화학적 증기 증착" Levy, R. A 등, Mater. Lett. FIELD Full Journal Title: Materials Letters, Vol. 24(1,2,3) (1995), pp. 47-52, (Levy III 등)이라는 제목의 참고문헌은, 플라즈마 강화 화학적 증기 증착에 의해 수소화된 실리콘 탄화질화물 막을 합성하기 위하여 전구체 디에틸실란 (DES) 및 di-t-부틸실란과 NH3를 사용하였다. 성장 동역학 및 막 성질은 증착 온도, 압력 및 NH3/유기실란 비의 함수로 조사하였다.
"산소 중의 디에틸실란의 열분해에 의해 500℃ 이하에서 실리콘 이산화물의 저압 화학적 증기 증착", Patterson, J. D. 등, Journal of Vacuum Science & Technology B: Microelectronics and Nanometer Structures Vol. 10(2) (1992), pp. 625-632 ("Patterson 등")이라는 제목의 참고문헌은, 액체 디에틸실란 및 산소를 사용하여 수평 방향의 LPCVD 로에서 SiO2을 저압 화학적 증기 증착 (LPCVD)한 것을 교시한다. 275 Å/min의 최대 증착 속도가 되는 425-500℃에 이르는 온도 증착 범위를 관찰하였다. 증착 속도의 압력 의존성은 450℃의 증착 온도에서 가스상 반응에 대하여 950 mTorr의 문턱값을 나타냈다. 러더포드 후방 산란 분광학에 의한 막의 분석은 증착 직후 상태 (as-deposited)의 막은 증착 온도≤450℃에 대하여 화학량론적 SiO2임을 나타냈다. 전체 웨이퍼에서 최상의 경우는 균일성이 갇힌 보트 (caged boat)에 대하여 ±5%였다. 습식 화학 및 반응성 이온 식각 속도는 어닐링 후의 열 산화물의 습식 화학 및 반응성 이온 식각 속도와 유사한 것으로 밝혀졌다. 깊이 2㎛, 너비 1㎛의 실리콘 상에 증착된 SiO2 막의 실리콘 단면 주사 전자 현미경 이미지는 80%의 부합성을 나타냈다. 450℃에서 증착된 막의 전기적 특성이 연구되었다. 상기 막의 전기적 특성은 증착 직후 상태 및 저온 벽 (cold-wall) 급속 열 어닐링 (RTA) 시스템에서 막을 어닐링한 후에 연구하였다. RTA는 Ar, N2 또는 O2 대기에서 950 내지 1100℃ 범위의 온도에서 수행하였다. 전기적 특성화를 위해 전류-전압, 전류-온도 및 커패시턴스-전압 측정을 수행하였다. 돌발적 파괴 전계 측정은 증착 직후 상태의 500Å 막에 대해 9.5 MV/㎝의 전기장 강도를 보여줬다. 누설 전류 전도 메커니즘의 연구는 증착 직후 상태의 막이 높은 전기장 및 온도에서 트랩 전도 메커니즘을 보이는 것을 나타냈다. 하지만, 증착이 Ar 또는 O2에서 RTA에 의해 수행될 경우, 누설 전류는 파울러-노드하임 (Fowler-Nordheim) 메커니즘에 가깝게 따르고, 열 산화물에 상당하는 누설-전류 전기장 의존성을 갖게 된다. 결과는 고정 전하 밀도에 대한 6×1010/㎠ 만큼 낮은 값은 산화물 증착이 Ar 또는 N2에서 RTA에 따를 경우에 얻어질 수 있음을 보여줬다.
펄스-플라즈마 강화 화학적 증기 증착이 사용되는 "디에틸실란으로부터 증착되는 유기실리콘 박막의 기계적 특성 향상" Ross, A. D. 등, Journal of Vacuum Science and Technology A: Vacuum, Surfaces and Films Vol. 23(3) (2005), pp. 465-469 (Ross 등)이라는 제목의 참고문헌은, 디에틸실란 및 산소로부터 유기 실리콘 박막을 증착하는 것이다. 푸리에 변환 적외선 (FTIR) 분석은 증착된 재료에서의 상당한 유기물 함량 뿐만 아니라 히드록실 및 실란올 모이어티를 보여줬다. FTIR은 400℃에서 1시간 동안 어닐링한 후에 히드록실기가 완벽히 제거되었음을 보여줬다. 이러한 제거는 막의 경도와 모듈러스가 모두 증가할 추가적인 Si-O-Si 결합의 형성으로 이어지는 기부의 히드록실기 사이에서 축합 반응을 나타낸다. 기계적 특성의 측정은 경도 및 모듈러스 모두 어닐링 후에 50% 이상 증가하는 바와 같은 이러한 가설에 따른 것이었다. 막 구조 및 특성은 전구체의 공급 비에 강하게 의존한다.
"디에틸실란/산소 혼합물의 저압 화학적 증기 증착으로부터 실리콘 이산화물 증착의 메카니즘", Martin, J. G. et. al., Journal of the Electrochemical Society 142(11) (1995), pp. 3873-80 ("Martin 등)이라는 제목의 참고문헌은, 저압 화학적 증기 증착 (LPCVD) 및 패킹 및 패킹되지 않은 두가지의 교반 흐름 반응기에서의 조건 하에서, 가스상 생성물, 실리콘 이산화물 막 특성 및 디에틸실란/산소 반응의 동역학의 연구를 수행하였다. 반응 생성물, 생성물 수율 및 반응 속도에 대한 흐름 속도, 반응 화합물, 압력 및 다양한 첨가제 (예를 들면, 에텐, 헬륨, 톨루엔, 메틸클로라이드 및 다양한 퍼옥사이드)의 효과는 반응의 자유 라디칼 본질을 확인하고, 막 증착 공정에서 종종 접하게 되는 컷오프 및 개시 문제에 대한 역학적 해석을 제공한다. 자유 라디칼 공급원 분자를 첨가함으로써 반응을 촉진시킨다. 따라서, LPCVD 공정에서는 막 품질 또는 막 증착 속도에 영향을 주지 않으면서 약 400℃ +/- 20℃의 공정 온도가 사용될 수 있다. 이러한 공정 온도를 낮추는 것이 주요한 연구 목적이었다. 막 품질 및 균일성에 의해 판단되는 최상의 결과는 DES/O2/프로모터 반응 혼합물의 LPCVD 반응기 체류 시간을 프로모터의 분해 수명에 맞춤으로써 달성되었다. 효과적인 공정 온도는 t-BuOOH을 첨가할 경우 315℃, n-BuNO3을 첨가할 경우 270℃, (t-BuO)2을 첨가할 경우 250℃였다.
미국 특허 제4,981,724호 ("'724 특허")는 증착이 약 0.1 내지 약 1.5 torr의 압력을 갖는 진공 내에서 약 325℃ 내지 약 700℃의 온도가 요망되는 기판을 가열하는 단계 및 알킬실란, 아릴실란 및 아랄킬실란 (알킬-, 아릴-, 아랄킬- 모이어티가 2개 내지 6개의 탄소를 포함)으로 이루어진 군으로부터 선택된 실란 및 산소 또는 이산화 탄소를 진공에 도입하는 단계를 포함하는, 실리콘 이산화물을 증착하기 위한 화학적 증기 증착 공정을 교시한다. '724 특허의 한 실시형태에서, 실리콘 함유 공급물은 필수적으로 디에틸실란으로 구성된다.
미국 특허 제5,040,046호 ("'046 특허")는 플라즈마 강화 화학적 증기 증착 (PECVD) 챔버 내에서 디에틸실란 C4H12Si과 선택된 산소 함유 화합물 또는 질소 함유 화합물을 반응시키는 것을 포함하는 선택된 기재 상에 실리콘 이산화물 SiO2 또는 실리콘 질화물 Si3N4 층을 형성하는 공정을 설명한다. 형성된 코팅의 부합성은 85 퍼센트 내지 98 퍼센트의 범위에 있다. 연결된 가스 흐름 처리 시스템에 대한 디에틸실란 액체 공급원은 실온만큼 낮은 온도에서 공급원 온도에서 유지되고 작동될 수 있다.
미국 공개 특허 제2009/0104790호 ("'790 공개 특허")는 Si 전구체와 원자 O 또는 N 전구체를 대략 150℃ 또는 그 이하의 가공 온도에서 반응시켜 기재 위에 Si 산화물 또는 Si-N 함유 층을 형성함으로써 반도체 구조를 형성하는 방법을 교시한다. 상기 Si 산화물 또는 Si-N 함유 층은 O-함유 환경 내에서 UV 경화된다.
상기에서 이전에 논의된 바와 같이, 디스플레이 소자의 게이트 절연층에 대한 것들과 같은 특정한 적용 분야에서 더 얇은 막이 바람직하다. 이러한 점에서, 커패시턴스를 증가시키고, (그에 따라 트랜지스터를 켜고 끄는데 필요한 문턱 전압을 감소시키기 위해) 게이트 절연층이 바람직하다. 더 얇은 막은 또한 덜 비싸며, 화학 물질을 적게 사용함으로 인해 보다 환경 친화적일 수 있다. 소형화의 이점의 도움으로 소자의 크기 또한 감소될 수 있다. 특정한 예에 있어서, 더 얇은 막은 높은 스루풋을 가지며, 생산 공정의 사이클 시간을 단축시킬 것이다. 하지만, 막의 누설 전류 및 핀홀이 없는 유전체를 증착할 수 있는 능력과 같은 실제적인 고려는 두꺼운 막이 사용될 필요가 있다고 지시한다. 그러므로, 최적의 특성을 갖는 고품질의 박막의 증착하는 문제점을 해결할 필요가 있다. 상기의 참고 문헌들은 낮은 증착 온도에서 고품질의 막을 얻기 위해 시도하는 것을 설명하고 있다.
본 명세서에는 실리콘 함유 막을 증착하는 방법 및 실리콘 함유 막을 포함하는 장치가 개시된다.
한 측면에서, 기재의 적어도 한 표면에 실리콘 함유 막을 증착하기 위한 방법에 제공되며, 상기 방법은 반응 챔버에 소자의 적어도 한 표면을 제공하는 단계; 상기 반응 챔버에 식 R1R2R3SiH (상기 식에서, R1은 C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로 이루어진 군으로부터 선택되고; R2 및 R3은 독립적으로 수소; C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로부터 선택되며, 상기 R1과 R2 및 R3 중 어느 하나는, R2과 R3이 수소가 아닌 경우 연결되어서 고리를 형성할 수 있다)를 갖는 알킬실란 전구체를 도입하는 단계; 상기 반응 챔버에 산소 공급원을 도입하는 단계; 및 25℃ 내지 400℃ 범위의 하나 또는 그 이상의 반응 온도 범위에서 기재의 적어도 한 표면에, 약 2 나노미터 내지 약 200 나노미터 범위의 두께 및 약 2.2 g/㎤ (또는 g/cc) 또는 그 이상의 밀도를 포함하는 실리콘 함유 막을 증착 공정에 의해 증착하는 단계를 포함하고; 상기 증착 공정은 화학적 증기 증착 (CVD), 플라즈마 강화 화학적 증기 증착 (PECVD), 사이클릭 화학적 증기 증착 (CCVD), 플라즈마 강화 사이클릭 화학적 증기 증착 (PECCVD), 원자층 증착 (ALD) 및 플라즈마 강화 원자층 증착 (PEALD)으로 이루어진 군으로부터 선택된다.
또 다른 측면에서, 약 2nm 내지 약 200nm의 두께; 및 약 2.2 g/㎤ 또는 그 이상의 밀도를 포함하는 실리콘 함유 막이 제공되며, 상기 실리콘 함유 박막은 화학적 증기 증착 (CVD), 플라즈마 강화 화학적 증기 증착 (PECVD), 사이클릭 화학적 증기 증착 (CCVD), 플라즈마 강화 사이클릭 화학적 증기 증착 (PECCVD), 원자층 증착 (ALD) 및 플라즈마 강화 원자층 증착 (PEALD)으로 이루어진 군으로부터 선택되는 증착 공정에 의해 증착되고, 상기 증착 공정은 디에틸실란, 트리에틸실란 및 이들의 조합으로 이루어진 군으로부터 선택되는 알킬실란 전구체를 사용하여 약 25℃ 내지 약 400℃ 범위의 하나 또는 그 이상의 온도에서 수행된다.
추가적 측면에서, 박막 트랜지스터 소자의 적어도 한 표면에 실리콘 함유 막을 증착하는 방법이 제공되며, 상기 방법은 반응 챔버에 박막 트랜지스터의 적어도 한 표면을 제공하는 단계; 상기 반응 챔버에 식 R1R2R3SiH (상기 식에서, R1은 C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로 이루어진 군으로부터 선택되고; R2 및 R3은 독립적으로 수소; C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로부터 선택되며, 상기 R1과 R2 및 R3 중 어느 하나는, R2과 R3이 수소가 아닌 경우 연결되어서 고리를 형성할 수 있다)를 갖는 알킬실란 전구체를 도입하는 단계; 상기 반응 챔버에 산소 공급원을 도입하는 단계; 및 25℃ 내지 400℃ 범위의 하나 또는 그 이상의 반응 온도 범위에서 박막 트랜지스터 소자의 적어도 한 표면에, 약 2 나노미터 내지 약 200 나노미터 범위의 두께 및 약 2.2 g/㎤ 또는 그 이상의 밀도를 포함하는 실리콘 함유 막을 증착 공정을 통해 증착하는 단계를 포함하고; 상기 증착 공정은 화학적 증기 증착 (CVD), 플라즈마 강화 화학적 증기 증착 (PECVD), 사이클릭 화학적 증기 증착 (CCVD), 플라즈마 강화 사이클릭 화학적 증기 증착 (PECCVD), 원자층 증착 (ALD) 및 플라즈마 강화 원자층 증착 (PEALD)으로 이루어진 군으로부터 선택된다.
또 다른 추가적 측면에서, 본 명세서에 설명된 저온 실리콘 함유 막은 약 2nm 내지 약 200nm 범위의 두께; 및 약 2.2g/㎤ 또는 그 이상의 밀도를 가진다. 본 실시형태 또는 다른 실시형태에서, 실리콘 함유 막의 밀도는 2.25 g/㎤ 또는 그 이상이다. 본 명세서에 설명된 실시형태에서, 실리콘 함유 막의 밀도는 막의 두께가 감소함에 따라 증가한다.
도 1a는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 실시예의 표 1에 설명된 BL-2 공정 조건을 이용하여 증착된 디에틸실란 (2ES) 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다.
도 1b는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 실시예의 표 1에 설명된 BL-3 공정 조건을 이용하여 증착된 디에틸실란 (2ES) 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다.
도 1c는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 실시예의 표 1에 설명된 BL-2 공정 조건을 이용하여 증착된 테트라에톡시실란 (TEOS) 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다.
도 1d는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 실시예의 표 1에 설명된 BL-3 공정 조건을 이용하여 증착된 TEOS 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다.
도 2a는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 실시예의 표 1에 설명된 BL-2 공정 조건을 이용하여 증착된 트리에틸실란 (3ES) 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다.
도 2b는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 실시예의 표 1에 설명된 BL-3 공정 조건을 이용하여 증착된 트리에틸실란 (3ES) 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다.
도 3은 400℃에서 실시예의 표 1에 설명된 BL-2 공정 조건을 이용하여 증착된 디에틸실란 (2ES) 막의 박막 (예를 들어, 76 나노미터 (nm)) 및 후막 (예를 들어, 678 nm)의 FTIR 스펙트럼을 보여준다.
도 4a는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 표 1에 설명된 BL-1 공정 조건을 이용하여 증착된 TEO-증착 막 및 2ES-증착 막의 유전 상수 ("K") 값을 비교한 것을 보여준다.
도 4b는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 표 1에 설명된 BL-1 공정 조건을 이용하여 증착된 TEO-증착 막 및 2ES-증착 막의 습식 식각 속도 (WER)를 비교한 것을 보여준다.
도 5는 300℃에서 표 1에 설명된 BL-3 공정 조건을 이용하여 증착된 TEOS-증착 막 및 2ES-증착 막의 누설 전류 vs. 전기장을 비교한 것을 보여준다.
도 6은 표 1의 조건을 이용하여 2ES 및 TEOS SiO2 증착 막에 대하여 플랫밴드 전압 (Vfb) vs. 옹스트롬 (A)으로 측정된 두께를 비교한 것을 보여준다.
도 7a, 7b, 7c 및 7d는 본 명세서에 설명된 장치의 다양한 실시형태의 예를 제공한다.
도 8은 표 2의 공정 조건을 이용하여 다음의 온도 100℃, 125℃ 및 150℃에서 증착된 3ES 막에 대하여 암페어로 측정된 누설 전류 vs. (MV/㎝)로 측정된 전기장 사이의 관계를 제공한다.
도 9는 표 2의 공정 조건을 이용하여 다음의 온도 100℃, 125℃ 및 150℃에서 증착된 3ES 막에 대하여 습식 식각 속도를 제공한다.
도 10은 표 3의 공정 조건을 이용하여 100℃에서 증착된 2ES 막에 대하여 암페어로 측정된 누설 전류 vs. (MV/㎝)로 측정된 전기장 사이의 관계를 제공한다.
도 11은 실시예 6에 설명된 저온 산화막에 대하여 유전 상수 (K) 변화율과 밀도 사이의 관계를 제공한다.
금속 산화물 또는 투명 금속 산화물을 포함하는 장치, 예컨대 IGZO계 TFT는 제한없이 이동식 디스플레이와 같은 디스플레이 소자에 대해 구현된다. 투명 금속 산화물의 조성이 IGZO을 포함하는 한 특정 실시형태에서, 장치가 영향을 받을 수 있는 가공 온도의 상한과 관련된 열 예산은 300℃ 또는 그 이하의 온도에서 증착되는 하나 또는 그 이상의 게이트 절연막을 필요로 한다. 이러한 또는 다른 실시형태에서, 하나 또는 그 이상의 게이트 절연층은 약 2.2 g/㎤ 또는 그 이상의 밀도 및 약 2 나노미터 내지 약 200nm 범위의 두께를 갖는 화학량론적 또는 비화학량론적 실리콘 산화물 또는 실리콘 이산화물 막을 포함한다. 이러한 점에서, 디스플레이 소자에서 금속 산화물 층에 대한 하나 또는 그 이상의 게이트 절연층으로 사용될 수 있는 실리콘 함유 막의 원하는 특성은 다음의 것들 중 하나 또는 그 이상을 포함한다: 약 400℃ 또는 그 이하의 증착 온도; 약 2.2 g/㎤ 또는 2.2 g/cc 또는 그 이상의 밀도; 약 50% 또는 그 이상의 부합성; 약 1.9 내지 약 2.1 (X-ray 발광 분광분석 (XPS)에 의해 측정) 범위의 O/Si 비; 약 1×107 A/㎠ 또는 7 MV/㎝ 이하의 누설 전류 밀도; 및 이들의 조합. 상기한 것들에 더하여, 특정 실시형태에서, 실리콘 함유 막 또는 층은 러더포드 후방 산란, 수소 전방 산란 (HFS) 또는 다른 방법과 같은 분석 기법을 이용하여 측정하였을 때 약 5 원자 퍼센트 (%) 또는 그 이하의 수소 함량을 갖는다. 본 명세서에는 또한 게이트 절연층으로서 사용하기 위하여 약 400℃ 또는 그 이하의 온도에서 이들 실리콘 함유 막을 형성하는 방법이 개시된다. 본 발명은 사용자가 예를 들어, 가공 온도를 낮추고 다른 선택사항 중에서도 대체의 기재를 가능하게 함으로써 더욱 저렴한 생산 및/또는 더 빠른 IGZO계 TFT와 같은 고품질의 소자를 얻는 것을 가능하게 할 것이다.
본 명세서에는 적어도 하나의 실리콘 함유 층 및 적어도 하나의 투명 금속 산화물 층을 포함하는 디스플레이 소자에 대한 하나 또는 그 이상의 게이트 절연층으로서 이용될 수 있는 실리콘 함유 막을 증착하는 방법이 설명된다. 게이트 절연층이란 용어는 디스플레이 소자, 예컨대 TFT 소자, OLED 소자, LED 소자 또는 다른 디스플레이 소자에서의 부동화 층, 게이트 유전체 층, 식각 정지 층 또는 다른 적합한 층을 한정없이 의미할 수 있다. 본 명세서에서 사용되는 실리콘 함유 막이란 용어는 실리콘, 비정질 실리콘, 결정질 실리콘, 미결정질 실리콘, 다결정질 실리콘, 화학량론적 또는 비화학량론적 실리콘 산화물, 화학량론적 또는 비화학량론적 실리콘 이산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄소-질화물 및 실리콘 산화질화물 막을 의미할 수 있다. 상기한 것들 중에서, 하나 또는 그 이상의 실리콘 함유 막은 실리콘 산화물 또는 실리콘 이산화물로 구성된다. "금속 산화물" 또는 "투명 금속 산화물"이란 용어는 디스플레이 소자에서 사용하기에 적합한 소자 내에 있는 하나 또는 그 이상의 층을 의미한다. 이러한 점에서, 금속 산화물 층은 하나 또는 그 이상의 다음 특성을 나타낸다: 디스플레이 소자에서 사용하기에 필요한 투명도를 갖고, 높은 전자 이동도를 나타내며, 낮은 가공 온도 (예를 들어, 300℃ 또는 그 이하)에서 제조될 수 있다. 금속 산화물의 예는 인듐 갈륨 아연 산화물 (IGZO), a-IGZO (비정질 인듐 갈륨 아연 산화물), 인듐 주석 아연 산화물 (ITZO), 알루미늄 인듐 산화물 (AllnOx), 아연 주석 산화물 (ZTO), 아연 산화질화물 (ZnON), 마그네슘 아연 산화물, 아연 산화물 (ZnO), InGaZnON, ZnON, ZnSnO, CdSnO, GaSnO, TiSnO, CuAlO, SrCuO, LaCuOS, GaN, InGaN, AlGaN 또는 InGaAlN 및 이들의 조합을 포함하지만, 이것들로 한정되는 것은 아니다. 하나 또는 그 이상의 게이트 절연층 및 금속 산화물 층에 더하여, 디스플레이 소자는 게이트 전극 층, 소오스 드레인 층 및 그 밖의 층을 한정없이 더 포함할 수 있다. 본 명세서에 설명된 장치 및 방법은 기재의 적어도 한 부분 상에 적어도 하나의 실리콘 함유 및 금속 산화물 층을 증착하는데 사용될 수 있다. 적합한 기재의 예는 유리, 플라스틱, 스테인리스강, 유기 또는 폴리머막, 실리콘, SiO2, Si3N4, OSG, FSG, 실리콘 탄화물, 수소화된 실리콘 탄화물, 실리콘 질화물, 수소화된 실리콘 질화물, 실리콘 탄소질화물, 수소화된 실리콘 탄소질화물, 붕소질화물, 반사방지막, 포토레지스트, 유기 폴리머, 다공성 유기 및 무기 재료, 금속, 예컨대 구리, 알루미늄, 크롬, 몰리브덴 및 게이트 전극, 예컨대 한정되는 것은 아니지만 TiN, Ti(C)N, TaN, Ta(C)N, Ta, W, WN, 실리콘, ITO 또는 다른 게이트 전극을 포함하지만, 이것들로 한정되는 것은 아니다. 실리콘 함유 막은 예를 들어, 화학적 기계적 연마 (CMP) 및 이방성 식각 공정과 같은 다양한 후속 공정 단계과 상용성이 있다. 한 특정 실시형태에서, 본 명세서에 설명된 실리콘 함유 층은 약 4.0 내지 약 5.5 또는 약 4.0 내지 4.5 범위의 유전 상수를 갖는다.
도 7a 내지 7d는 본 명세서에 설명된 장치의 실시형태의 다양한 예를 제공한다. 본 명세서에 설명되고 도 7a에 도시된 장치(10)의 한 실시형태에서, 실리콘 함유 막은 게이트 전극의 적어도 일부분 상에 하나의 게이트 절연층(30)으로 증착되고, 투명 금속 산화물(20)은 예를 들어 디스플레이 소자에서 사용될 수 있는 게이트 절연층(30) 상에 증착된다. 본 명세서에 설명되고 도 7b에 도시된 장치(100)의 대체의 실시형태에서, 실리콘 함유 막은 도 7b 상의 게이트 절연층(2 또는 140) 및 도 7b 상의 게이트 절연층(1 또는 130)으로 도시된 바와 같이 금속 산화물 층(120) 아래의 하나 또는 그 이상의 실리콘 함유 막 상에 증착됨으로써, 이중 게이트 절연층 구조 또는 다층 게이트 절연층 구조를 제공한다. 한 실시형태에서, 이중 게이트 절연체 또는 다층의 실리콘 함유막은 상이한 유형의 실리콘 함유 막이다. 한편, 이중 또는 다층 구조의 실리콘 함유 막은 동일한 유형의 실리콘 함유 막일 수 있지만, 한정없이 SixOy, SiwNz, SixOy 및 SiwNz; SixOy, SixOy 및 SiwNz; SixOy, SiwNz 및 SiwNz; 및 이들의 다양한 조합과 같은 다양한 방식으로 바뀔 수 있다. 도 7a 내지 7d에 도시된 예시적 구조는 게이트 전극의 적어도 일부분 상에 증착된 하나 또는 그 이상의 게이트 절연층과, 투명 금속 산화물이 게이트 절연층 상에 증착된 것을 보여주지만, 하나 또는 그 이상의 층은 도 7a 내지 7d에 도시된 층의 배열로 한정되지 않고, 금속 산화물 층 및 하나 또는 그 이상의 게이트 절연층의 위 또는 아래에 있을 수 있고, 샌드위치형, 내장형, 포위형일 수 있으며, 실리콘 함유형이 아닌 중간층을 갖거나 또는 서로에 대하여 어떤 다른 공간 관계를 가질 수 있으며, 이후에 이것들로 한정되지 않는다는 것이 이해된다.
한 특정 실시형태에서, 디스플레이 소자는 게이트 전극 상에 증착된 게이트 절연층과, 게이트 절연층(1)이 바람직하게는 약 2.2g/㎤ 또는 그 이상의 밀도 및 약 2nm 내지 약 200nm 범위의 두께를 갖는 실리콘 산화물, 실리콘 탄소산화물을 포함하는 도 7a에 도시된 것과 같은 게이트 절연층 상에 증착된 금속 산화물 층을 포함한다. 또 다른 특정 실시형태에서, 디스플레이 소자는 게이트 전극 상에 증착된 게이트 절연층과, 바람직하게는 실리콘 산화물이 약 2.2g/㎤ 또는 그 이상의 밀도 및 약 2nm 내지 약 200nm 범위의 두께를 가지며 게이트 절연층이 게이트 절연층(1 또는 130)으로서 실리콘 질화물 및 실리콘 탄소질화물로 이루어진 군으로부터 선택되는 실리콘 함유 층 및 게이트 절연층(2 또는 140)으로서 실리콘 탄화물, 실리콘 산화물, 실리콘 탄소산화물 및 실리콘 탄소산화질화물로 이루어진 군으로부터 선택되는 실리콘 함유 층을 포함하는 도 7b에 도시된 것과 같은 게이트 절연층 상에 증착된 금속 산화물 층을 포함한다. 도 7b에 도시된 장치(100)의 한 특정 실시형태에서, 투명 금속 산화물 층(120)은 IGZO을 포함하고, 적어도 2개의 게이트 절연층은 2층 게이트 유전체로서 작용한다. 또 다른 특정 실시형태에서, 디스플레이 소자는 각각 도 7c 및 7d 또는 장치(200) 및 장치(300)에 도시된 것과 같은 금속 산화물 층 상에 증착된 적어도 하나의 게이트 절연층을 포함한다. 도 7c의 한 특정 실시형태에서, 장치(200)는 투명 금속 산화물(220) 및 그 위에 증착된 게이트 절연층을 포함하며, 이때 게이트 절연층(1 또는 230)은 바람직하게 약 2.2g/㎤ 또는 그 이상의 밀도 및 약 2nm 내지 약 200nm 범위의 두께를 갖는 실리콘 산화물, 실리콘 탄소산화물을 포함한다. 도 7d에 도시된 장치(300)의 한 특정 실시형태에서, 금속 산화물 층(320)은 IGZO을 포함하고, 적어도 2개의 게이트 절연층은 어떤 큰 중요성 즉, IGZO 막 후 처리의 저항률에 영향을 주지 않으면서, 대기 불순물 (예를 들어, 밀폐형임)의 확산으로부터 IGZO 막을 보호하기 위하여 배리어로도 작용할 수 있다. 이러한 특정 실시형태에서, 장치는 게이트 절연층(1 또는 330)이고, 80 내지 400℃ 범위의 하나 또는 그 이상의 온도에서 전구체인 트리실릴아민 (TSA) 및 암모니아 (NH3)에 의해 증착된 고밀도 실리콘 질화물 막 (예를 들어, 2.4 g/㎤ 또는 그 이상의 밀도를 가짐)을 포함한다. 상기 소자는 산화물 아래의 IGZO로의 실리콘 질화물에 함유된 활성 수소의 확산을 방지하기 위하여 게이트 절연층(2 또는 340)으로서 실리콘 산화물 막을 더 포함한다. 상기 실리콘 산화물 막은 80℃ 내지 400℃ 범위의 하나 또는 그 이상의 온도에서 증착될 수 있다. 선택된 전구체 및 증착 공정 조건은 최저한의 수소, 히드록실기 또는 다른 모이어티, 예컨대 탄소, 탄화수소 또는 IGZO 및 이의 저급 산화물과 같은 금속 산화물과 반응할 수 있는 다른 작용기를 부여하는 것이 바람직하다. 선택된 전구체 및 증착 공정 조건은 최저한의 수소, 히드록실기 또는 다른 모이어티, 예컨대 탄소, 탄화수소 또는 IGZO와 같은 투명 금속 산화물과 반응할 수 있는 다른 작용기 및 보다 저급을 부여하는 것이 바람직하다. 이러한 점에서, Si-H가 투명 금속 산화물과 반응할 수 있다는 것이 알려져 있기 때문에, 게이트 절연층(2)은 실란에 비해 더 적은 Si-H 기를 갖는 디에틸실란(2ES) 또는 트리에틸실란(3ES)과 같은 실리콘 함유 전구체로부터 증착되며, 따라서 투명 금속 산화물 층의 전기 특성에 손상을 준다. 이론으로 한정되는 것은 아니지만, 실리콘 산화물 층 및 실리콘 질화물 층을 포함하는 적어도 2개의 게이트 절연층을 갖는 장치에 대하여, 본 출원인은 실리콘 산화물 전구체의 선택과 이것의 증착 파라미터 및 실리콘 질화물과 이것의 증착 파라미터는, 하나 또는 그 이상의 게이트 절연층의 속성이 투명 금속 산화물 층의 저항에 불리한 영향을 주지 않는다는 것을 보장하기 위해 중요하다고 여기고 있다.
하나 또는 그 이상의 실리콘 함유 막 또는 층 및 금속 산화물 층을 형성하는데 사용되는 방법은 본 명세서에서 증착 공정으로 일컬어진다. 본 명세서에 개시된 방법을 위한 적합한 증착 공정의 예는 화학적 증기 증착 (CVD), 사이클릭 CVD (CCVD), MOCVD (금속 유기 CVD), 열 화학적 증기 증착, 플라즈마 강화 화학적 증기 증착 ("PECVD"), 고밀도 PECVD, 광자 보조 (photon assisted) CVD, 플라즈마-광자 보조 ("PPECVD"), 극저온 (cryogenic) 화학적 증기 증착, 화학 보조 증기 증착, 핫-필라멘트 화학적 증기 증착, 액체 폴리머 전구체의 CVD, 초임계 유체로부터 증착 및 저에너지 CVD (LECVD)를 포함하지만, 이것들로 한정되는 것은 아니다. 특정 실시형태에서, 막은 원자층 증착 (ALD), 플라즈마 강화 ALD (PEALD) 또는 플라즈마 강화 사이클릭 CVD (PECCVD) 공정을 통해 증착된다. 본 명세서에서 사용되는 바와 같이, "화학적 증기 증착 공정"이란 용어는 기재가 하나 또는 그 이상의 휘발성 전구체에 노출되어, 휘발성 전구체가 기재 표면 상에서 반응 및/또는 분해하여 원하는 증착을 생성하는 임의의 공정을 일컫는다. 본 명세서에서 사용되는 바와 같이, "원자층 증착 공정"이란 용어는 다양한 조성의 기재 상에 재료의 막을 증착하는 순차적 표면 화학을 자기-제한 (예를 들어, 각각의 반응 주기로 증착되는 막 재료의 양은 일정함)하는 것을 일컫는다. 본 명세서에서 사용되는 전구체, 시료 및 공급원은 종종 "가스상"으로 설명될 수 있지만, 상기 전구체는 직접 증기화, 버블링 또는 승화를 통해 불활성 가스에 의하거나 또는 의하지 않고 반응기에 운반되는 액체 또는 고체일 수도 있다는 것이 이해된다. 어떤 경우에 있어서, 증기화된 전구체는 플라즈마 발생기를 통해 통과할 수 있다. 한 실시형태에서, 하나 또는 그 이상의 막은 ALD 공정을 이용하여 증착된다. 또 다른 실시형태에서, 하나 또는 그 이상의 막은 CCVD 공정을 이용하여 증착된다. 추가의 실시형태에서, 하나 또는 그 이상의 막은 열 CVD 공정을 이용하여 증착된다. 본 명세서에서 사용되는 "반응기"란 용어는 반응 챔버 또는 증착 챔버를 포함하지만, 이것들로 한정되는 것은 아니다.
특정 실시형태에서, 본 명세서에 개시된 방법은 반응기에 전구체를 도입하기 전 및/또는 도입하는 동안에 전구체를 분리시키는 ALD 또는 CCVD 방법을 이용함으로써 전구체의 예비 반응을 방지한다. 이러한 이유로, ALD 또는 CCVD 공정과 같은 증착 기법이 막을 증착하는데 이용된다. 한 실시형태에서, 막은 ALD 공정을 통해 하나 또는 그 이상의 실리콘 함유 전구체, 산소 공급원, 질소 함유 공급원 또는 다른 전구체 또는 시약에 기재 표면을 교대로 노출시킴으로써 증착된다. 막 성장은 표면 반응, 각각의 전구체 또는 시약의 펄스 길이 및 증착 온도의 자기-제한적 조절에 의해 진행된다. 하지만, 일단 기재의 표면이 포화되면 막 성장은 중단된다.
증착을 위한 전구체 재료의 선택은 원하는 결과의 유전체 재료 또는 막에 따라 달라진다. 예를 들어, 전구체 재료는 화학 원소의 그것의 함량, 화학 원소의 그것의 화학량론적 비, 그것의 증착 속도 조절 및/또는 CVD 하에서 형성되는 결과의 유전체 막 또는 코팅에 대하여 선택될 수 있다. 상기 전구체 재료는 또한 비용, 무독성, 취급성, 실온에서 액상을 유지하는 능력, 휘발성, 분자량 등과 같은 다양한 다른 특성에 대하여 선택될 수 있다. 본 명세서에 개시된 (예를 들어, 약 2nm 내지 약 200 nm) 실리콘 함유 박막은, 이것으로 한정되는 것은 아니지만 다음 식 R1R2R3SiH (여기서, R1은 C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로 이루어진 군으로부터 선택되고; R2 및 R3은 독립적으로 수소; C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로부터 선택되며; 상기 R1과 R2 및 R3 중 어느 하나는, R2과 R3이 수소가 아닌 경우 연결되어서 고리를 형성할 수 있다)를 가지는 알킬 실란과 같은 실리콘 함유 전구체를 사용하여 증착된다.
본 명세서에 설명된 방법에서 또는 본 명세서에 설명된 장치 중의 하나 또는 그 이상의 실리콘 함유 층을 증착하기 위하여 사용될 수 있는 알킬실란의 예는 디에틸실란 (2ES), 디(3차-부틸)실란, 디(이소-프로필)실란, 디(2차-부틸)실란, 디(이소-부틸)실란, 디(3차-아밀)실란, 트리에틸실란 (3ES), 트리(3차-부틸)실란, 트리(이소-프로필)실란, 트리(2차-부틸)실란, 트리(이소-부틸)실란, 트리(3차-아밀)실란, 3차-부틸디에틸실란, 3차-부틸디프로필실란, 디에틸이소프로필실란, 사이클로펜틸실란 및 페닐실란을 포함하지만, 이것들로 한정되는 것은 아니다.
상기한 식 및 명세서 전반에 걸쳐서, "알킬"이란 용어는 1 내지 10개 또는 1 내지 4개의 탄소 원자를 갖는 선형 또는 분기형 작용기를 의미한다. 예시적인 알킬기는 메틸, 에틸, n-프로필, 이소프로필, n-부틸, 이소부틸, 2차-부틸, 3차-부틸, n-펜틸, 이소펜틸, 3차-펜틸, 헥실, 이소헥실 및 네오헥실을 포함하지만, 이것들로 한정되는 것은 아니다. 특정 실시형태에서, 알킬기는 알콕시기, 디알킬아미노기 또는 이들의 조합과 같은, 그것에 부착되는 하나 또는 그 이상의 작용기를 가질 수 있지만, 이것들로 한정되는 것은 아니다. 다른 실시형태에서, 알킬기는 그것에 부착되는 하나 또는 그 이상의 작용기를 가지지 않는다.
상기한 식 및 명세서 전반에 걸쳐서, "사이클릭 알킬"이란 용어는 3 내지 12개 또는 4 내지 10개의 탄소 원자를 갖는 사이클릭 작용기를 의미한다. 예시적인 사이클릭 알킬기는 사이클로부틱, 사이클로펜틸, 사이클로헥실 및 사이클로옥틸기를 포함하지만, 이것들로 한정되는 것은 아니다.
상기한 식 및 명세서 전반에 걸쳐서, "아릴"이란 용어는 6 내지 12개의 탄소 원자를 갖는 방향족 사이클릭 작용기를 의미한다. 예시적인 아릴기는 페닐, 벤질, 클로로벤질, 톨일 및 o-크실릴을 포함하지만, 이것들로 한정되는 것은 아니다.
상기한 식 및 명세서 전반에 걸쳐서, "알케닐기"란 용어는 하나 또는 그 이상의 탄소-탄소 이중 결합을 갖고, 2 내지 12개 또는 2 내지 6개의 탄소 원자를 갖는 기를 의미한다. 예시적인 알케닐기는 비닐 또는 알릴기를 포함하지만, 이것들로 한정되는 것은 아니다.
상기한 식 및 명세서 전반에 걸쳐서, "알키닐기"란 용어는 하나 또는 그 이상의 탄소-탄소 삼중 결합을 갖고, 2 내지 12개 또는 2 내지 6개의 탄소 원자를 갖는 기를 의미한다.
상기한 식 및 명세서 전반에 걸쳐서, "알콕시"란 용어는 산소 원자에 연결되는 알킬기 (예를 들어, R-O)를 의미하며, 1 내지 12개 또는 1 내지 6개의 탄소 원자를 가질 수 있다. 예시적인 알콕시기는 메톡시 (-OCH3), 에톡시 (-OCH2CH3), n-프로폭시 (-OCH2CH2CH3) 및 이소프로폭시 (-OCHMe2)을 포함하지만, 이것들로 한정되는 것은 아니다.
특정 실시형태에서, 상기 식에서의 알킬기, 알케닐기, 알키닐기, 알콕시기 및/또는 아릴기 중 하나 또는 그 이상은 치환되거나, 또는 하나 또는 그 이상의 원자 또는 예를 들어 수소 원자 대신에 치환된 원자의 기를 가질 수 있다. 예시적인 치환체는 산소, 황, 할로겐 원자 (예를 들어, F, Cl, I 또는 Br), 질소 및 인을 포함하지만, 이것들로 한정되는 것은 아니다. 다른 실시형태에서, 식에서의 알킬기, 알케닐기, 알키닐기, 알콕시기 및/또는 아릴 중 하나 또는 그 이상은 비치환될 수 있다.
특정 실시형태에서, 치환체 R1 및 R2 또는 치환체 R1 및 R3은 상기 식에서 연결되어서 R2 및 R3이 수소가 아닐 때 고리 구조를 형성한다. 당업자가 이해할 것이지만, R1 및 R2 또는 R1 및 R3이 서로 연결되어 고리를 형성하는 경우, R1은 R2 또는 R3 및 R3 또는 R2에 연결되기 위하여 결합 (수소 치환체 대신)을 포함할 것이다. 따라서, 상기한 예에서 R1은 선형 또는 분기형 C1 내지 C10 알킬렌 모이어티; C2 내지 C12 알케닐렌 모이어티; C2 내지 C12 알키닐렌 모이어티; C4 내지 C10 사이클릭 알킬 모이어티; 및 C6 내지 C10 아릴렌 모이어티로부터 선택될 수 있다. 이들 실시형태에서, 고리 구조는 예를 들어 사이클릭 알킬 고리와 같은 불포화형, 또는 아릴 고리와 같은 포화형일 수 있다. 아울러, 이들 실시형태에서, 고리 구조는 치환되거나 비치환될 수도 있다. 다른 실시형태에서, 치환체 R1 및 R2 또는 치환체 R1 및 R3은 연결되지 않는다.
특정 실시형태에서, 게이트 절연층으로서 사용되는 실리콘 산화물 함유 박막은 산소 공급원, 산소를 포함하는 시약 또는 전구체를 사용하여 산소의 존재 하에서 형성되는 상기에서 설명된 방법을 이용하여 증착된다. 적합한 산소 공급원 가스는 예를 들어, 물 (H2O) (예를 들어, 탈이온수, 정제수 및/또는 증류수), 산소 (O2), 산소 플라즈마, 오존 (O3), NO, N2O, 일산화 탄소 (CO), 이산화 탄소 (CO2) 및 이들의 조합을 포함하지만, 이것들로 한정되는 것은 아니다. 상기 본 명세서에 개시된 증착 방법은 플라즈마를 제거, 조절하기 위하여, 또는 캐리어 가스로서 하나 또는 그 이상의 활성 가스를 수반할 수 있다. 특정 실시형태에서, 실리콘 함유 전구체는 산소 원자를 포함하는 하나 또는 그 이상의 치환체를 가질 수 있다. 이들 실시형태에서, 증착 공정 동안에 산소 공급원에 대한 필요성이 최소화될 수 있다. 다른 실시형태에서, 실리콘 함유 전구체는 산소 원자를 포함하는 하나 또는 그 이상의 치환체를 가지며, 또한 산소 공급원을 사용한다.
특정 실시형태에서, 산소 공급원은 약 1 내지 약 2000 seem (square cubic centimeters) 또는 약 1 내지 약 1000 seem 범위의 흐름 속도로 반응기에 도입되는 산소 공급원 가스를 포함한다. 상기 산소 공급원은 약 0.1 내지 약 100초 범위의 시간 동안 도입될 수 있다. 한 특정 실시형태에서, 산소 공급원은 10℃ 또는 그 이상의 온도를 갖는 물을 포함한다. 막이 ALD 또는 사이클릭 CVD 공정에 의해 증착되는 실시형태에서, 전구체 펄스는 0.01초보다 큰 펄스 지속 시간을 가질 수 있고, 산소 공급원은 0.01초보다 작은 펄스 지속 시간을 가질 수 있으며, 물 펄스 지속 시간은 0.01초보다 작은 펄스 지속 시간을 가질 수 있다. 또 다른 실시형태에서, 펄스 사이의 퍼지 지속 시간은 0초만큼 낮을 수 있고, 즉 중간에 퍼지 없이 연속적으로 펄스된다. 상기 산소 공급원 또는 시약은 실리콘 전구체에 1:1 비보다 적은 분자량으로 제공되며, 그 결과 적어도 일부의 탄소가 증착된 유전체 막에 유지된다.
특정 실시형태에서, 실리콘 함유 층은 질소를 더 포함한다. 이들 실시형태에서, 본 명세서에 설명된 방법을 사용하여 증착된 실리콘 함유 층은 질소 함유 공급원의 존재 하에서 형성된다. 도 7b에 그려진 바와 같은 한 특정 실시형태에서, 실리콘 함유 막(140) 또는 게이트 절연층(1)은 실리콘 질화물을 포함하며, 질소, 질소를 함유하는 시약 또는 전구체를 사용하여 질소의 존재 하에서 형성되는 상기에서 설명된 방법을 이용하여 증착된다. 질소 함유 공급원은 적어도 하나의 질소 공급원의 형태로 반응기에 도입될 수 있고/있거나, 증착 공정에서 사용되는 다른 전구체에 부수적으로 존재할 수 있다. 적합한 질소 함유 공급원 가스는 예를 들어, 암모니아, 히드라진, 모노알킬히드라진, 디알킬히드라진, 질소, 질소/수소, 암모니아 플라즈마, 질소 플라즈마, 질소/수소 플라즈마, NF3 및 이들의 혼합물을 포함할 수 있다. 한 특정 실시형태에서, NF3가 사용됨으로써 결과 막에서의 수소 함량을 줄이는데, 이는 수소가 금속 산화물과 반응하여 디스플레이 소자의 성능에 불리한 영향을 주기 때문이다. 특정 실시형태에서, 질소 함유 공급원은 약 1 내지 약 2000 seem (square cubic centimeters) 또는 약 1 내지 약 1000 seem 범위의 흐름 속도로 반응기에 도입되는 암모니아 플라즈마 또는 수소/질소 플라즈마 공급원 가스를 포함한다. 상기 질소 함유 공급원은 약 0.1 내지 약 100초 범위의 시간 동안 도입될 수 있다.
본 명세서에 개시된 증착 방법은 하나 또는 그 이상의 퍼지 가스를 수반할 수 있다. 소비되지 않은 반응물 및/또는 반응 부산물을 제거하는데 사용되는 퍼지 가스는 전구체와 반응하지 않는 불활성 가스이다. 예시적인 퍼지 가스는 아르곤 (Ar), 질소 (N2), 헬륨 (He), 크세논 (Xe), 네온, 수소 (H2) 및 이들의 혼합물을 포함하지만, 이것들로 한정되는 것은 아니다. 특정 실시형태에서, Ar과 같은 퍼지 가스는 약 0.1 내지 1000초 동안 약 10 내지 약 2000 seem 범위의 흐름 속도로 반응기에 공급됨으로써, 반응기에 남아 있을 수 있는 미반응 재료 및 부산물을 제거한다.
상기 전구체, 산소 공급원, 질소 함유 공급원 및/또는 다른 전구체, 공급원 가스 및/또는 시약을 공급하는 각각의 단계는 결과의 유전체 막의 화학량론적 조성을 변화시키기 위해 그것들을 공급하는 시간을 변화시킴으로써 수행될 수 있다.
에너지는 실리콘 함유 전구체, 산소 함유 공급원, 질소 함유 공급원, 환원제, 다른 전구체 및/또는 이들의 조합 중 적어도 하나에 적용됨으로써 반응을 유도하여 기재 상에 실리콘 함유막 또는 코팅을 형성한다. 이러한 에너지는 한정되는 것은 아니지만, 열, 플라즈마, 펄스 플라즈마, 헬리콘 플라즈마, 고밀도 플라즈마, 유도 결합 플라즈마, X-ray, e-빔, 광자, 원격 플라즈마법 및 이들의 조합에 의해 제공될 수 있다. 특정 실시형태에서, 2차 RF 주파수 공급원은 기재 표면에서의 플라즈마 특성을 변경시키기 위해 사용될 수 있다. 증착이 플라즈마를 수반하는 실시형태에서, 플라즈마 생성 공정은 플라즈마가 직접 반응기에서 발생하는 직접 플라즈마 발생 공정 또는 그렇지 않으면 플라즈마가 반응기의 외부에서 발생하여 반응기로 공급되는 원격 플라즈마 발생 공정을 포함할 수 있다.
상기 실리콘 함유 전구체는 다양한 방법으로 CVD 또는 ALD 반응기와 같은 반응 챔버에 전달될 수 있다. 한 실시형태에서, 액체 전달 시스템이 이용될 수 있다. 대체의 실시형태에서, 액체 전달 및 플래쉬 증발 공정이 조합된 유닛, 예를 들어 미네소타 쇼어부의 MSP 코포레이션에 의해 제조된 터보 증발기가 이용될 수 있어, 낮은 휘발성의 재료가 부피 측정으로 전달되게 하여 전구체의 열 분해 없이 재생 가능한 운송 및 증착으로 이어진다. 액체 전달 포뮬레이션에서, 본 명세서에 설명된 전구체는 깨끗한 액체의 형태로 전달될 수 있거나, 또는 그렇지 않으면 동일한 것을 포함하는 조성물 또는 용매 포뮬레이션으로 이용될 수 있다. 따라서, 특정 실시형태에서, 전구체 포뮬레이션은 기재에 막을 형성하기 위하여 주어진 최종 용도의 적용 분야에서 바람직하고 유리할 수 있는 적합한 특성의 용매 성분(들)을 포함할 수 있다.
특정 실시형태에서, 전구체 캐니스터에서 반응 챔버까지 연결하는 가스 라인은 공정 요건에 따라서 하나 또는 그 이상의 온도로 가열되며, 적어도 하나의 실리콘 함유 전구체의 용기는 버블링을 위해 하나 또는 그 이상의 온도에서 유지된다. 다른 실시형태에서, 적어도 하나의 실리콘 함유 전구체를 포함하는 용액은 직접 액체 주입을 위해 하나 또는 그 이상의 온도로 유지된 증발기에 주입된다.
본 명세서에 설명된 실리콘 함유 막 또는 실리콘 산화물의 증착 속도는 분당 0.1nm 내지 5000nm의 범위에 있을 수 있다. 상기 속도는 다음의 비제한적인 파라미터 중 어느 하나 또는 그 이상을 바꿈으로써 조절될 수 있다: 증착 온도, 증발기 온도, 라인 흐름 조절기 (LFC)의 흐름, 반응성 O2 가스의 흐름 속도 및/또는 CVD 반응기에서의 압력. 전구체의 선택은 또한 증착 속도를 알아낼 수 있다.
증착을 위한 반응기 또는 증착 챔버의 온도는 다음의 끝점 중 하나로부터의 범위일 수 있다: 대기 온도 25℃; 50℃; 75℃; 100℃; 125℃; 150℃; 175℃; 200℃; 225℃; 250℃; 300℃; 325℃; 및 이들의 임의의 조합. 이러한 점에서, 상기 증착 온도는 약 25℃ 내지 약 325℃, 25 내지 약 300℃, 100℃ 내지 250℃, 150℃ 내지 325℃ 또는 100℃ 내지 300℃, 또는 본 명세서에 설명된 온도 끝점의 임의의 조합의 범위일 수 있다.
상기 반응기 또는 증착 챔버의 압력은 약 0.1 Torr 내지 약 1000 Torr의 범위일 수 있다. 상기 전구체, 산소 공급원, 및/또는 다른 전구체, 공급원 가스, 및/또는 시약을 공급하는 각각의 단계는 결과의 유전체 막의 화학량론적 조성을 변화시키기 위해 그것들을 공급하는 시간을 변화시킴으로써 수행될 수 있다.
기재는 한정되는 것은 아니지만 플라즈마 처리, 화학적 처리, 자외선 노출, 전자 빔 노출 및/또는 막의 하나 또는 그 이상의 성질에 영향을 주는 다른 처리와 같은 사전 증착 처리에 노출될 수 있다. 예를 들어, IGZO 막을 N2O 또는 O2 또는 O3 플라즈마 처리 또는 O3 화학적 처리되도록 하여 IGZO의 완전한 산화를 보장하는 것이 유리할 수 있다. 이것은 반도체 특성이 막 증착 전에 보존 또는 개선되도록 한다.
결과의 막 또는 코팅은 한정되는 것은 아니지만, 플라즈마 처리, 화학적 처리, 자외선 노출, 전자빔 노광, 및/또는 막의 하나 또는 그 이상의 특성에 영향을 주는 다른 처리와 같은 증착 후 처리에 노출될 수 있다.
본 명세서에 설명된 방법에서, 본 명세서에 설명된 방법의 단계들은 다양한 순서로 수행될 수 있고, 연속하여 또는 동시에 (예를 들어, 또 다른 단계의 적어도 일부분 동안), 그리고 이들의 조합으로 수행될 수 있다는 것이 이해된다. 상기 전구체 및 질소 함유 공급원 가스를 공급하는 각각의 단계는 결과의 유전체 막의 화학량론적 조성을 변화시키기 위해 그것들을 공급하는 시간의 지속 시간을 변화시킴으로써 수행될 수 있다.
결과의 유전체 막 또는 코팅은 한정되는 것은 아니지만 플라즈마 처리, 화학적 처리, 자외선 노출, 전자 빔 노출, 및/또는 막의 하나 또는 그 이상의 특성에 영향을 주는 다른 처리와 같은 후-증착 처리에 노출될 수 있다.
특정 실시형태에서, 상부에서 하부로 그래디에이션 조성을 갖는 층, 예를 들어 한 층은 SiCO 또는 SiO2을 포함하고, 다른 층은 SiNC 또는 Si3N4을 포함하는 막을 증착하는 것이 유리할 수 있다. 이들 실시형태에서, 막은 실리콘 함유 전구체 및 산소 함유 전구체, 예를 들어 2ES 및 O2, 오존, 또는 N2O을 포함하고, 다음에 산소 함유 가스의 흐름이 질소 함유 가스, 예를 들어 N2, 암모니아, 또는 히드라진으로 치환된 제 1 시약 혼합물로부터 증착된다. 만약, 실리콘 함유 전구체가 이미 질소를 함유하면, 제 2 단계는 활성 가스 또는 수소만을 사용하여 수행될 수 있다. 산소의 질소 함유 가스 또는 활성 가스로의 변화는 점진적이거나 갑작스러울 수 있으며, 그 결과 그래디에이션 층 또는 이중층 구조 중 어느 하나가 된다. 이러한 이중층 또는 그래디에이션 층은 제한되는 일 없이 실리콘 함유 막에 대하여 금속 산화물 및 IGZO 계면에 필요한 다양한 적용 분야와 같은 일부 적용 분야에 유리하다.
상기한 것에 더하여, 실리콘 함유 박막은 컴퓨터 칩, 광학 소자, 자기 정보 저장, 지지 재료 또는 기재 상의 코팅, 미세 전자 기계 시스템 (MEMS), 나노 전자 기계 시스템, 박막 트랜지스터 (TFT) 및 액정 디스플레이 (LCD)를 포함하지만, 이것들로 한정되는 것은 아닌 적용 분야를 가진다.
다음의 실시예는 본 명세서에 설명된 실리콘 함유 막을 제조하는 방법을 설명하며, 어떠한 방식으로든 그것을 한정하고자 하는 것은 아니다.
실시예
일반적 증착 조건
다음의 실시예에서, 달리 명시되어 있지 않다면, 특성들은 매체 저항률 (8-12 Q㎝)의 단결정 실리콘 웨이퍼 기재 상에 증착된 샘플 막으로부터 얻어졌다. 모든 증착은 TEOS 공정 키트를 이용하여 Advanced Energy 2000 RF 발생기가 장착된 200 mm DXZ 챔버에서 Applied Materials Precision 5000 시스템 상에 수행하였다. PECVD 챔버는 직접 액체 주입 전달 기능을 구비하고 있다. 모든 전구체는 전구체의 끓는점에 따른 전달 온도를 갖는 액체이다. 달리 명시되어 있지 않다면, 일반적인 전구체 흐름 속도는 25-150 seem였고, 플라즈마 전력 밀도는 0.5 - 3 W/㎠였으며, 압력은 0.75 - 12 torr였다. 648nm에서의 두께 및 굴절률 (Rl)은 반사계에 의해 측정하였다. 유전 상수, 전기 파괴 전계 및 누설이 제시되는 모든 막 측정에 대하여는 수은 프로브를 이용하였다. X-선 광전자 분광법 (XPS) 및 러더포드 후방 산란 분광법 (RBS) /수소 전방 산란 (HFS)을 수행하여 막 조성을 알아냈다. 수소 전방 산란 (HFS)을 이용하여 막 중의 수소 함량을 정량하였다.
식각 시험은 6:1 BOE 용액에서 수행되었다. 예시적인 유전체 막을 HF 용액에 30초간 둔 다음, 탈이온수로 린스하고 건조한 다음, 식각 동안의 재료의 손실에 대해 다시 측정한다. 공정은 막이 완전히 식각될 때까지 반복된다. 다음, 식각 속도는 식각 시간 vs. 식각된 두께의 기울기로부터 계산된다.
질소 퍼지된 셀에서 Thermo Nicolet 750 시스템을 이용하여 웨이퍼 상에 FTIR 데이타를 수집하였다. 스펙트럼으로부터 CO2 및 물을 제거하기 위하여 백그라운드 스펙트럼을 동일한 매체 저항률의 웨이퍼 상에 수집하였다. 데이타는 해상도 4 ㎝-1로 32 스캔을 수집하여 4000 내지 400 ㎝-1의 범위에서 얻었다. OMNIC 소프트웨어 패키지를 사용하여 데이터를 가공하였다.
유전 상수 k는 MDC 수은 프로브로 측정되는 C-V 곡선으로부터 계산된다. 다음, 유전 상수는 식 k = 커패시턴스×접촉 면적/막의 두께로부터 계산된다.
밀도는 X-선 반사율 (XRR)에 의해 측정하였다. 공칭 두께 < 200nm을 갖는 모든 샘플들은 저해상도의 광학 (에러 바 +/- 0.01 g/㎤)을 이용하여 스캔하였다. 공칭 두께 > 200nm을 갖는 모든 샘플들은 고해상도의 광학 (에러 바 +/- 0.005 g/㎤)을 이용하여 스캔하였다. 샘플들은 스텝 사이즈 0.001 및 카운트 타임 1 s/스텝을 이용하여 0.2≤ 2 < 1 범위에 걸쳐 스캔하였다. 데이타는 Si로 정의된 기재 및 SiO2인 막을 갖는 2층 모델을 이용하여 분석하였다.
표 1은 연구된 전구체의 증착 성능을 비교하기 위하여 사용되는 3가지 상이한 공정 조건에 대한 요약을 제공한다. 이것들을 본 명세서에서는 BL-1 , BL-2 및 BL-3으로 라벨링한다.
표 1은 전구체 비교를 위해 이용되는 공정 조건을 요약한 것이다.
[표 1]
Figure pat00003
실시예 1 : 증착 온도 200℃, 250℃, 300℃, 350℃ 및 400℃에서 디에틸실란 (2ES) 및 트리에틸실란 ( 3ES )의 증착
실리콘 전구체 2ES로부터 실리콘 산화물 막을 증착하고, 상기에서 설명된 일반적인 증착 조건을 이용하여 상이한 온도 및 공정 조건에서 3ES SiO2 막을 증착하였다. BL-1 및 BL-2 조건은 전구체 흐름을 제외하고는 동일하다. BL-1 공정은 높은 전구체 흐름으로 인해 가장 높은 증착 속도를 가지지만, 게이트 절연층에 대한 가장 중요한 기준이 아니다. BL-3은 낮은 압력 조건이고, 일반적으로 불량한 막을 제공한다. 전구체들간의 동일한 양의 Si 공급량을 비교한 것을 사용하여 진정으로 더 나은 품질의 막이 제조될 수 있는지를 이해하였다. 도 1a 및 2a에서 보여지는 바와 같이 일반적으로 BL-2 공정 (> 2.2 g/cc)에 의해 >200nm 막에 대하여 더 높은 밀도가 얻어지고, 도 1b 및 도 2b에서 보여지는 바와 같이 BL-3 공정 (~ 2.2 g/cc)에 의해 약간 더 낮은 밀도가 얻어졌다. 밀도가 BL-2과 BL-3 공정 조건의 것들 사이에 있는 것으로 예상되기 때문에 BL-1 공정 조건에 대하여는 보다 상세히 분석하지 않았다.
도 1a는 3가지 온도 400℃, 300℃ 및 200℃에서 BL-2 공정 조건에 의해 증착된 2ES 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다. 도 1a를 참조하면, 막의 밀도는 놀랍게도 특히 300℃의 증착 조건에서 두께가 감소함에 따라 증가하였다. 도 1b는 3가지 온도 400℃, 300℃ 및 200℃에서 BL-3 공정 조건에 의해 증착된 2ES 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다. 도 1b를 참조하면, 막의 밀도는 놀랍게도 두께가 감소함에 따라 증가하였으며, 이는 특히 300℃의 증착 조건에서 분명하다.
도 2a는 3가지 온도 400℃, 300℃ 및 200℃에서 BL-2 공정 조건에 의해 증착된 3ES 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다. 놀랍게도 막의 밀도는 특히 200℃에서 두께가 감소함에 따라 증가하였다.
도 2b는 3가지 온도 400℃, 300℃ 및 200℃에서 BL-3 공정 조건에 의해 증착된 3ES 막에 대하여 측정된 밀도에 대한 막 두께의 효과를 보여준다. 놀랍게도 도 2a에서와 같이 막의 밀도는 특히 200℃에서 두께가 감소함에 따라 증가하였다.
도 3은 400℃에서 BL-2 조건에 의해 증착된 2ES 산화물의 박막 (76 나노미터 (nm)) 및 후막 (678 nm)의 FTIR 스펙트럼을 비교한 것을 제공한다. 상기 스펙트럼은 모든 막이 SiO2 뿐이라는 것을 나타낸다. 2ES-증착 막에 대한 FTIR 스펙트럼에서의 Si-H 또는 C-H 피크의 부재는 저온에서 조차의 증착 공정 동안에 전구체 분자의 우수한 분해를 나타낸다. 도 3을 다시 참조하면, 두께가 증가함에 따라 -1050 ㎝-1 피크의 피크 비에 대한 숄더 (shoulder) 사이의 차이는 스트레인 완화, 기하학적 영향, 인-시투 어닐링 효과 및 산소 결핍과 같은 다양한 메커니즘에 의해 설명되어 왔다. 이러한 효과는 열 성장한 고품질의 SiO2 막에서 관찰된다.
원자%이고, 증착 온도 350℃ 및 250℃에서 BL-1 공정 조건으로 증착된 DES 증착 막에 대하여 RBS로 측정한 H-함량은 각각 2.0% (밀도 2.25 g/㎤) 및 2.8% (밀도 2.26 g/㎤)였다. 이것은 모든 DES 증착 막이 RBS/HFS로 측정하였을 때 매우 낮은 전체 수소 함량 (< 5%)을 가졌다는 것을 보여준다. 이것은 또한 Si-H는 감지되지 않고, 아주 최소한의 Si-OH 결합을 보였던 이들 필름의 FTIR 분석에 의해 확인된다.
실시예 2: BL2 공정 조건을 이용하여 증착된 실리콘 산화물 막의 비교 및 테트라에톡시실란 ( TEOS ) vs. 디에틸실란 ( 2ES )
일반적인 증착 조건 및 표 1에서 상기에 설명된 공정 조건을 이용하여 SiO2 막을 증착하였다. 도 1c 및 1d에서, 다양한 두께를 갖는 TEOS 증착된 실리콘 산화물 막을 표 1에서 상기에 설명된 동일한 BL-2 및 BL-3 공정 조건에서 증착하였다. 도 1c를 참조하면, 동일한 증착 온도에서 BL-2를 이용하여 증착된 2ES 및 3ES 막 (도 1a 및 도 2a 참조)과 비교하면, 200℃와 같은 더 낮은 증착 온도에서, TEOS-증착 막은 일반적으로 2ES 또는 3ES 막 보다 더 낮은 밀도를 가졌다. 동일한 증착 온도에 대하여 도 1d의 데이터와, 도 1b 및 2b의 2ES 막 및 3ES 막에 대한 데이터를 비교하였을 때 유사한 효과가 관찰되었다. 상기 2ES 및 3ES 막은 일반적으로 더 얇은 막에 대하여 동일하거나 또는 더 높은 밀도를 나타냈다. 일반적으로 TEOS 막의 밀도는 모든 공정 조건에 대하여 < 200nm 막에 대하여 < 2.2 g/cc로 떨어진다.
도 4a는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 상기에서 설명된 BL-1 조건을 이용하여 증착된 TEOS-증착 막 및 2ES-증착 막의 유전 상수 ("K") 값을 비교한 것을 보여준다. 우수한 품질의 열 성장되거나 또는 통상적인 화학적 증기 증착된 SiO2의 유전 상수는 4.0이다. 400℃에서 증착된 PECVD 산화물의 경우, K 값은 공정 조건의 함수로서 변화한다. 우수한 품질의 400℃ PECVD SiO2 막에 대하여는 4.1 내지 4.3의 K 값을 얻기 위하여 공정을 최적화하는 것이 가능하다. 하지만, 점점 더 낮은 증착 온도에서, 불량한 막 밀도 및 수분을 흡수하는 막의 증가하는 능력에 의해 입증되는 바와 같이 막 품질은 일반적으로 저하되며, 그에 따라 K 값을 증가시킨다. 도 4a는 200℃ 및 300℃의 증착 온도에서 TEOS-증착 막보다 2ES-증착 막이 더 큰 K 값을 가진다는 것을 보여준다. 이것은 이들 막이 동일한 공정 조건에서 증착된 TEOS 막보다 더 조밀하고 우수한 품질이라는 것을 나타낸다. 유사한 거동이 BL-2 및 BL-3 공정 조건에 대해서도 보여졌다.
도 4b는 3가지 상이한 온도 400℃, 300℃ 및 200℃에서 상기에서 설명된 BL-1 조건을 이용하여 증착된 TEOS-증착 막 및 2ES-증착 막의 습식 식각 속도 (WER)를 비교한 것을 보여준다. 도 4b는 2ES 증착된 막은 모든 온도에서 TEOS 증착된 막 보다 더 낮은 WER을 가졌다는 것을 보여준다. 이것은 특정 적용분야에 대하여 2ES 막의 우수한 품질을 확인한다. 유사한 거동이 BL-2 및 BL-3 공정 조건에 대해서도 보여졌다.
도 5는 BL-3 공정 조건을 이용하여 300℃에서 증착된 TEOS 막 vs. DES-증착 막에 대한 누설 전류 vs. 전기장을 보여준다. DES-증착 막에 대한 누설 전류는 낮게 유지된 반면, TEOS-증착 막은 불량한 누설을 나타냈다. 모든 다른 증착 온도 및 공정 조건에 걸쳐서, DES는 TEOS보다 명백히 뛰어났다.
2ES 및 TEOS SiO2 막의 계면 및 벌크 전하는 도 6에서 플랫밴드 전압 (Vfb)을 추적하여 비교하였다. TEOS 막의 경우, 플랫밴드 전압는 막이 더 두꺼워짐에 따라 더욱 음이 되며, 이는 막에서의 벌크 전하 (예를 들어, 결함성 결합)가 더 크다는 것을 나타낸다. 대조적으로, 2ES 막은 계면 및 벌크 전하 모두 최소화하며 0V에 가까운 Vfb 값을 유지하는 능력을 보였다. 이러한 플롯에서, 전구체는 그들의 막 두께가 상이하여, Vfb에 영향을 주기 때문에 동일한 공정 조건에서 비교되지 않는다.
SiO2의 화학량론은 XPS에 의해 측정하였으며, O/Si 비는 200℃ 및 BL-1 조건에서 TEOS 산화물의 경우 2.17이고, 2ES 산화물의 경우 2.1인 것으로 밝혀졌다. 이론에 의해 한정되는 일 없이, 그것은 아마도 O/Si 비 > 2.0이 막의 Si-OH기 때문이라고 제안된다. 2ES는 화학양론으로부터 적은 편차를 가지고 있으며, 유전 상수 및 WER 데이타와 일치하는 것으로 나타나는 것을 알 수 있다.
이론에 의해 한정되는 일 없이, 본 명세서에 설명된 전구체는 이러한 표면 이동도 및 화학적 반응성 향상으로 인해 더 높은 품질의 박막 (예를 들어, 2nm 내지 200nm)을 증착하는 능력을 가진다. 이것은 더 얇은 DES 또는 3ES 막이 더 뛰어난 밀도를 가졌기 때문에 놀라운 것이다.
실시예 3: 3ES를 이용하여 고밀도 및 전기 특성을 갖는 SiO 2 박막의 증착
3ES 실리콘 산화물 막에 대한 공정 조건은 다음에 요약된 실험 계획법 (design of experiment, DOE) 방법론을 이용하여 확인하였다: 전구체 흐름 10 내지 200 seem; O2/He 흐름 100 내지 1000 seem, 압력 0.75 내지 10 torr; 저주파수 (LF) 전력 0 내지 100 W; 및 증착 온도 범위 25 내지 350℃. 상기 DOE 실험을 이용하여 어떤 공정 파라미터가 디스플레이 소자의 게이트 절연층으로서 사용을 위한 최적의 막을 제조하였는지를 알아냈다.
SiO2 막은 더 낮은 증착 온도, 예컨대 100℃, 125℃ 및 150℃에서 전구체를 이용하고, 이전의 실시예에서 상기에 설명된 것을 이용하여 증착하였다. 전구체 흐름, 챔버 압력 및 전력 밀도와 같은 공정 파라미터를 최적화함으로써, 고밀도의 SiO2 박막이 얻어진다. 표 2는 다양한 온도 100℃, 125℃ 및 150℃에서 증착된 3ES 막에 이용된 3가지 공정 조건 뿐만 아니라, 일반적인 증착 조건에서 본 명세서에서 설명된 방법을 이용하여 측정된 두께, k 값 및 밀도와 같은 특정한 막 특성을 요약한 것을 보여준다. 일반적으로, 3ES를 이용하여 증착된 막은 200nm보다 적은 두께, 4 내지 5의 k 값 및 2.2 g/㎤보다 큰 밀도를 가졌다.
도 8은 3가지 상이한 증착 온도에서 증착된 3ES 막에 대하여 누설 전류 vs. 전기장을 보여준다. 3ES-증착 막에 대한 누설 전류는 열 산화물 누설 전류와 비슷하다. 파괴 전압은 열 산화물과 비슷하거나 또는 열 산화물보다 훨씬 뛰어나다. 파괴 전압은 형성된 막이 전극들 사이에 위치하고, 전압이 적용되었을 때, 전기 전류가 흐르기 시작하는 전압을 의미한다. 실리콘 산화물 막과 같은 박막은 반도체 소자에서의 전하 흐름을 차단하는 역할을 하기 때문에, 파괴 전압은 박막의 전기적 특성으로서 매우 중요한 지표이다. 실리콘 산화물 막과 같은 막이 반도체 소자의 절연 재료로서 사용되도록 하기 위해서는, 상기 재료가 일반적으로 약 8-12 MV/㎝의 파괴 전압 (열 산화된 실리콘 산화물 막에 의해 나타나는 소위 고유 파괴 영역)을 가져야 한다. 만약 막에 어떤 약한 스폿이나 결함이 있다면, 파괴 전압은 감소한다. 도 8은 3ES-증착된 실리콘 산화물의 파괴 전압이 열 산화물과 비슷하거나 또는 열 산화물보다 훨씬 뛰어나다는 것을 보여준다.
이들 막에 대한 습식 식각 속도도 0.5% HF로 연구된 것 및 일반적인 증착 조건에서 상기에 설명된 방법을 이용하여 얻었다. 도 9는 표 2에 나타낸 공정 조건을 이용하여 100℃, 125℃ 및 150℃에서 증착된 3ES 막의 WER을 제공한다. 상기 막의 WER은 막이 더 낮은 증착 온도에서 증착되었을 때 현저히 큰 변화를 가지는 것으로 나타나지 않는다. 이것은 저온에서 3ES 막의 뛰어난 품질을 확인한다.
표 2는 상이한 온도 100℃, 125℃ 및 150℃에서 증착되는 3ES 막에 대하여 이용되는 공정 조건 및 막 특성을 요약한 것이다.
[표 2]
Figure pat00004
실시예 4: 2ES를 이용하여 고밀도 및 전기 특성을 갖는 SiO 2 박막의 증착
2ES 실리콘 산화물 막에 대한 공정 조건은 다음에 요약된 실험 계획법 (design of experiment, DOE) 방법론을 이용하여 T < 200℃에서 확인하였다: 일반적인 전구체 흐름 속도는 25-150 seem이었고, 플라즈마 전력 밀도는 0.5 - 3 W/㎠였으며, 압력은 0.75 - 12 torr였다.
증착 온도 100℃에서 2ES를 이용하여 SiO2 막도 증착하였다. 공정 파라미터, 예를 들어 전구체 흐름, 챔버 압력 및 전력 밀도, 그리고 다른 공정 조건들을 최적화함으로써, 고밀도의 SiO2 박막이 얻어진다. 표 3은 100℃에서 증착된 2ES 막에 이용된 공정 조건 뿐만 아니라, 본 명세서에서 설명된 방법을 이용하여 얻어진 두께, k 값 및 밀도와 같은 특정한 막 특성을 요약한 것을 보여준다. 상기 막은 200nm보다 적은 두께 및 2.2 g/cc보다 큰 밀도를 가졌다.
도 10은 표 3의 공정 조건을 이용하여 100℃에서 증착된 2ES 막에 대한 누설 전류 vs. 전기장을 보여준다. 2ES-증착 막에 대한 누설 전류는 열 산화물 누설 전류와 비슷하다. 도 10은 100℃에서 증착된 2ES 막에 대한 피괴 전압이 열 산화물과 비슷하거나 훨씬 뛰어나다는 것을 보여준다.
표 3은 100℃에서 증착되는 2ES-증착 SiO2 막에 대하여 이용되는 공정 조건 및 막 특성을 요약한 것이다.
[표 3]
Figure pat00005
실시예 5: 100℃에서 3ES를 이용하여 고밀도를 갖는 SiO 2 박막의 증착
본 실시예는 넓은 공정 창을 제공하는 3ES를 이용하여 고밀도의 SiO2 박막을 증착하는 것을 보여주기 위하여 이용된다. 표 4는 다양한 전구체 흐름 29 seem 및 68 seem에서 2개의 3ES 증착된 SiO2 막에 대한 공정 조건 및 막 특성을 제공한다. 상기 표는 넓은 범위의 증착 속도를 보여주지만, 고밀도 막이 얻어졌다.
표 4는 100℃에서 3ES 증착에 대한 공정 조건의 개요이다.
[표 4]
Figure pat00006
실시예 6: 100℃ 및 150℃에서 3ES를 이용하여 증착된 SiO 2 박막의 조성 데이타
XPS는 막의 탄소 농도를 시험하는데 사용된다. 상대 원자 퍼센트는 표면에서 50nm 스퍼터링 후에 측정한다. 표 5는 100℃ 및 150℃에서 증착된 2개의 3ES 막의 공정 조건 및 막 특성을 보여준다. 표 6은 막의 XPS 데이타를 제공한다. 벌크한 막에서 탄소는 검출되지 않았으며, 막의 O/Si 비는 2.0에 매우 가까웠고, 즉 화학량론적이었다.
표 5는 3ES 막의 공정 조건 및 막 특성을 요약한 것이다.
[표 5]
Figure pat00007
표 6은 표 5의 공정 조건을 이용하여 증착된 3ES 막의 XPS 데이타이다.
[표 6]
Figure pat00008
실시예 6: 3ES 안정도를 이용하여 증착된 SiO 2 박막의 안정도 분석
최적화된 저온 산화물은 표 7 및 8과 도 11에서 본 명세서에 나타낸 바와 같이 우수한 안정도를 가진다. 표 7 및 8은 공기 중에서 3주 후 3ES에 의해 증착된 몇 개의 SiO2 막의 k 값 변화를 보여준다. 표 7의 막은 3주 후 매우 안정적 (k 값이 2.5%보다 적게 변화됨)인 반면, 표 8의 막은 매우 안정적이지 않다 (k 값이 3-20% 변화됨)는 것을 볼 수 있다. 표 7의 막의 평균 밀도는 표 8에서 보다 높으며, 이는 안정도와 일치힌다. 따라서, 최적화된 막은 매우 얇음에도 불구하고 우수한 안정도를 가진다. 일반적으로, 밀도와 k 안정도의 관계는, 최고 밀도 (2.28 g/cc) 막은 k 값에 0% 변화를 보이고, < 2.23 g/㎤의 막은 k 값에 상당한 변화 (> 3 %)를 보이는 경향이 보여진다.
파괴 전기장 및 누설 전류 또한 3달 후 3ES SiO2 막에 대하여 측정되었다. 3ES-증착된 막에 대한 누설 전류 및 파괴 전기장은, 전기장 6 MV/㎝ 아래에서 10-7 A/㎠보다 적은 누설 전류 및 7 MV/㎝보다 큰 파괴 전압을 보이는 열 산화물과 비슷하다.
표 7a는 저온 산화물의 K 값의 안정도를 보여준다.
[표 7a]
Figure pat00009
표 7b는 저온 산화물의 K 값의 안정도를 보여준다.
[표 7b]
Figure pat00010
상기에 나열된 본 발명의 실시예 및 실시형태는 본 발명이 이루어질 수 있는 다양한 실시형태의 예시이다. 구체적으로 개시된 것들 이외의 수많은 물질이 만들어질 수 있다는 것이 고려된다. 수많은 다른 구성의 공정이 사용될 수도 있으며, 공정에 사용된 물질은 구체적으로 개시된 것들 이외의 수많은 물질로부터 선택될 수 있다.

Claims (26)

  1. 금속 산화물을 포함하는 소자의 적어도 한 표면에 실리콘 함유 막을 증착하는 방법으로서, 상기 방법은
    반응 챔버에 소자의 적어도 한 표면을 제공하는 단계;
    상기 반응 챔버에 식 R1R2R3SiH (상기 식에서, R1은 C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로 이루어진 군으로부터 선택되고; R2 및 R3은 독립적으로 수소; C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로부터 선택되며, 상기 R1과 R2 및 R3 중 어느 하나는, R2과 R3이 수소가 아닌 경우 연결되어서 고리를 형성할 수 있다)를 갖는 알킬실란 전구체를 도입하는 단계;
    상기 반응 챔버에 산소 공급원을 도입하는 단계; 및
    25℃ 내지 400℃ 범위의 하나 또는 그 이상의 반응 온도 범위에서 소자의 적어도 한 표면에, 약 2 나노미터 내지 약 200 나노미터 범위의 두께 및 약 2.2 g/㎤ 또는 그 이상의 밀도를 포함하는 실리콘 함유 막을 증착 공정에 의해 증착하는 단계를 포함하고,
    상기 증착 공정은 화학적 증기 증착 (CVD), 플라즈마 강화 화학적 증기 증착 (PECVD), 사이클릭 화학적 증기 증착 (CCVD), 플라즈마 강화 사이클릭 화학적 증기 증착 (PECCVD), 원자층 증착 (ALD) 및 플라즈마 강화 원자층 증착 (PEALD)으로 이루어진 군으로부터 선택되는 방법.
  2. 제 1 항에 있어서,
    상기 소자는 게이트 전극을 더 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 알킬실란 전구체는 디에틸실란, 디(3차-부틸)실란, 디(이소-프로필)실란, 디(2차-부틸)실란, 디(이소-부틸)실란, 디(3차-아밀)실란, 트리에틸실란, 트리(3차-부틸)실란, 트리(이소-프로필)실란, 트리(2차-부틸)실란, 트리(이소-부틸)실란, 트리(3차-아밀)실란, 3차-부틸디에틸실란, 3차-부틸디프로필실란, 디에틸이소프로필실란, 사이클로펜틸실란, 페닐실란 및 이들의 조합으로 이루어진 군으로부터 선택되는 방법.
  4. 제 1 항에 있어서,
    상기 산소 공급원은 물 (H2O), 산소 (O2), 산소 플라즈마, 오존 (O3), NO, N2O, 일산화 탄소 (CO), 이산화 탄소 (CO2) 및 이들의 조합으로 이루어진 군으로부터 선택되는 방법.
  5. 제 1 항에 있어서,
    상기 하나 또는 그 이상의 반응 온도 범위는 약 100℃ 내지 약 300℃인 방법.
  6. 제 1 항에 있어서,
    상기 증착 공정은 플라즈마 강화 화학적 증기 증착 (PECVD)인 방법.
  7. 제 1 항에 있어서,
    상기 증착 공정은 이중 RF 주파수 공급원을 이용하는 플라즈마 강화 화학적 증기 증착 (PECVD)인 방법.
  8. 약 2nm 내지 약 200nm의 두께; 및 약 2.2 g/㎤ 또는 그 이상의 밀도를 포함하는 실리콘 함유 막으로서,
    상기 실리콘 함유 박막은 화학적 증기 증착 (CVD), 플라즈마 강화 화학적 증기 증착 (PECVD), 사이클릭 화학적 증기 증착 (CCVD), 플라즈마 강화 사이클릭 화학적 증기 증착 (PECCVD), 원자층 증착 (ALD) 및 플라즈마 강화 원자층 증착 (PEALD)으로 이루어진 군으로부터 선택되는 증착 공정에 의해 증착되고,
    상기 증착 공정은 디에틸실란, 트리에틸실란 및 이들의 조합으로 이루어진 군으로부터 선택되는 알킬실란 전구체를 사용하여 약 25℃ 내지 약 400℃ 범위의 하나 또는 그 이상의 온도에서 수행되는 실리콘 함유 막.
  9. 제 8 항에 있어서,
    상기 하나 또는 그 이상의 반응 온도 범위는 약 150℃ 내지 약 325℃인 실리콘 함유 막.
  10. 제 8 항에 있어서,
    상기 증착 공정은 플라즈마 강화 화학적 증기 증착 (PECVD)인 실리콘 함유 막.
  11. 제 8 항에 있어서,
    상기 증착 공정은 이중 RF 주파수 공급원을 이용하는 플라즈마 강화 화학적 증기 증착 (PECVD)인 실리콘 함유 막.
  12. 제 8 항에 있어서,
    상기 알킬실란 전구체는 디에틸실란을 포함하는 실리콘 함유 막.
  13. 제 8 항에 있어서,
    상기 알킬실란 전구체는 트리에틸실란을 포함하는 실리콘 함유 막.
  14. 제 8 항에 있어서,
    상기 밀도는 적어도 2.25 g/㎤ 또는 그 이상인 실리콘 함유 막.
  15. 제 8 항에 있어서,
    약 5 원자% 또는 그 이하의 수소 함량을 포함하는 실리콘 함유 막.
  16. 제 8 항에 있어서,
    상기 실리콘 함유 막은 약 1.9 내지 약 2.1 범위의 O/Si 비를 가지는 실리콘 함유 막.
  17. 박막 트랜지스터 소자의 적어도 한 표면에 실리콘 함유 막을 증착하는 방법으로서, 상기 방법은
    반응 챔버에 박막 트랜지스터의 적어도 한 표면을 제공하는 단계;
    상기 반응 챔버에 식 R1R2R3SiH (상기 식에서, R1은 C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로 이루어진 군으로부터 선택되고; R2 및 R3은 독립적으로 수소; C1-10 선형 또는 분기형 알킬기; C4 내지 C10 사이클릭 알킬기; C3 내지 C12 알케닐기; C3 내지 C12 알키닐기; 및 C6 내지 C10 아릴기로부터 선택되며, 상기 R1과 R2 및 R3 중 어느 하나는, R2과 R3이 수소가 아닌 경우 연결되어서 고리를 형성할 수 있다)를 갖는 알킬실란 전구체를 도입하는 단계;
    상기 반응 챔버에 산소 공급원을 도입하는 단계; 및
    25℃ 내지 400℃ 범위의 하나 또는 그 이상의 반응 온도 범위에서 박막 트랜지스터 소자의 적어도 한 표면에, 약 2 나노미터 내지 약 200 나노미터 범위의 두께 및 약 2.2 g/㎤ 또는 그 이상의 밀도를 포함하는 실리콘 함유 막을 증착 공정을 통해 증착하는 단계를 포함하고,
    상기 증착 공정은 화학적 증기 증착 (CVD), 플라즈마 강화 화학적 증기 증착 (PECVD), 사이클릭 화학적 증기 증착 (CCVD), 플라즈마 강화 사이클릭 화학적 증기 증착 (PECCVD), 원자층 증착 (ALD) 및 플라즈마 강화 원자층 증착 (PEALD)으로 이루어진 군으로부터 선택되는 방법.
  18. 제 17 항에 있어서,
    상기 알킬실란 전구체는 디에틸실란, 디(3차-부틸)실란, 디(이소-프로필)실란, 디(2차-부틸)실란, 디(이소-부틸)실란, 디(3차-아밀)실란, 트리에틸실란, 트리(3차-부틸)실란, 트리(이소-프로필)실란, 트리(2차-부틸)실란, 트리(이소-부틸)실란, 트리(3차-아밀)실란, 3차-부틸디에틸실란, 3차-부틸디프로필실란, 디에틸이소프로필실란, 사이클로펜틸실란, 페닐실란 및 이들의 조합으로 이루어진 군으로부터 선택되는 방법.
  19. 제 17 항에 있어서,
    상기 산소 공급원은 물 (H2O), 산소 (O2), 산소 플라즈마, 오존 (O3), NO, N2O, 일산화 탄소 (CO), 이산화 탄소 (CO2) 및 이들의 조합으로 이루어진 군으로부터 선택되는 방법.
  20. 제 17 항에 있어서,
    상기 하나 또는 그 이상의 온도 범위는 약 100℃ 내지 325℃인 방법.
  21. 제 17 항에 있어서,
    상기 증착 공정은 플라즈마 강화 화학적 증기 증착 (PECVD)을 포함하는 방법.
  22. 제 21 항에 있어서,
    상기 증착 공정은 이중 RF 주파수 공급원을 이용하는 플라즈마 강화 화학적 증기 증착 (PECVD)을 포함하는 방법.
  23. 제 17 항에 있어서,
    상기 알킬실란 전구체는 디에틸실란, 트리에틸실란 및 이들의 조합으로 이루어진 군으로부터 선택되는 방법.
  24. 제 17 항에 있어서,
    상기 실리콘 함유 층은 박막 트랜지스터 소자의 게이트 절연층인 방법.
  25. 제 16 항에 있어서,
    상기 실리콘 함유 막은 전기장 6 MV/㎝ 아래에서 10-7 A/㎠ 보다 적은 누설 전류를 갖고, 파괴 전압은 7 MV/㎝ 보다 큰 방법.
  26. 제 17 항에 있어서,
    상기 실리콘 함유 막은 약 1.9 내지 약 2.1 범위의 O/Si 비를 가지는 방법.
KR1020177023846A 2012-03-09 2013-03-08 박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법 KR101996942B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261608955P 2012-03-09 2012-03-09
US61/608,955 2012-03-09
PCT/US2013/029900 WO2013134653A1 (en) 2012-03-09 2013-03-08 Methods for making silicon containing films on thin film transistor devices

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147028422A Division KR20140138276A (ko) 2012-03-09 2013-03-08 박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법

Publications (2)

Publication Number Publication Date
KR20170102369A true KR20170102369A (ko) 2017-09-08
KR101996942B1 KR101996942B1 (ko) 2019-07-05

Family

ID=47915349

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020177023846A KR101996942B1 (ko) 2012-03-09 2013-03-08 박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법
KR1020147028422A KR20140138276A (ko) 2012-03-09 2013-03-08 박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020147028422A KR20140138276A (ko) 2012-03-09 2013-03-08 박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법

Country Status (7)

Country Link
US (1) US11626279B2 (ko)
EP (1) EP2823083B1 (ko)
JP (3) JP6092902B2 (ko)
KR (2) KR101996942B1 (ko)
CN (1) CN104284997B (ko)
TW (1) TWI502645B (ko)
WO (1) WO2013134653A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171246B2 (en) 2018-12-19 2021-11-09 Lg Display Co., Ltd. Thin-film transistor, display device including the same, and method of manufacturing the same

Families Citing this family (339)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
FR3023654B1 (fr) * 2014-07-09 2016-08-26 Commissariat Energie Atomique Encapsulation d'un composant optoelectronique organique
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US9777025B2 (en) * 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
KR20220016293A (ko) * 2015-05-22 2022-02-08 나타 세미컨덕터 머티리얼스 컴퍼니, 리미티드 펜타클로로다이실란
CN104985177B (zh) * 2015-06-18 2017-05-17 南开大学 一种表面钝化的纳米锗颗粒的制备方法
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
KR102255727B1 (ko) * 2016-02-26 2021-05-26 버슘머트리얼즈 유에스, 엘엘씨 규소 함유 막의 증착을 위한 조성물, 및 이를 이용한 방법
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10658518B2 (en) * 2016-08-19 2020-05-19 Rutgers, The State University Of New Jersey Magnesium zinc oxide-based high voltage thin film transistor
KR102613349B1 (ko) 2016-08-25 2023-12-14 에이에스엠 아이피 홀딩 비.브이. 배기 장치 및 이를 이용한 기판 가공 장치와 박막 제조 방법
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR102700194B1 (ko) 2016-12-19 2024-08-28 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10176984B2 (en) 2017-02-14 2019-01-08 Lam Research Corporation Selective deposition of silicon oxide
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10242866B2 (en) 2017-03-08 2019-03-26 Lam Research Corporation Selective deposition of silicon nitride on silicon oxide using catalytic control
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
JP7249952B2 (ja) * 2017-05-05 2023-03-31 エーエスエム アイピー ホールディング ビー．ブイ． 酸素含有薄膜の制御された形成のためのプラズマ増強堆積プロセス
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10312055B2 (en) * 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US10460930B2 (en) * 2017-11-22 2019-10-29 Lam Research Corporation Selective growth of SiO2 on dielectric surfaces in the presence of copper
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
KR20200118504A (ko) 2018-03-02 2020-10-15 램 리써치 코포레이션 가수분해를 사용한 선택적인 증착
EP3762962A4 (en) 2018-03-09 2021-12-08 Applied Materials, Inc. HIGH PRESSURE ANNEALING PROCESS FOR METAL-BASED MATERIALS
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TWI811348B (zh) 2018-05-08 2023-08-11 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
KR20190129718A (ko) 2018-05-11 2019-11-20 에이에스엠 아이피 홀딩 비.브이. 기판 상에 피도핑 금속 탄화물 막을 형성하는 방법 및 관련 반도체 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 水氣降低的晶圓處置腔室
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
TWI815915B (zh) 2018-06-27 2023-09-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
JP2021529254A (ja) 2018-06-27 2021-10-28 エーエスエム・アイピー・ホールディング・ベー・フェー 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
KR102686758B1 (ko) 2018-06-29 2024-07-18 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
US20200098562A1 (en) * 2018-09-26 2020-03-26 Lam Research Corporation Dual frequency silane-based silicon dioxide deposition to minimize film instability
KR20200038184A (ko) 2018-10-01 2020-04-10 에이에스엠 아이피 홀딩 비.브이. 기판 유지 장치, 장치를 포함하는 시스템, 및 이를 이용하는 방법
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
CN109461767B (zh) * 2018-10-25 2022-03-29 深圳市金鑫城纸品有限公司 一种超结结构的制作方法
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
CN113366141A (zh) * 2018-12-21 2021-09-07 旭硝子欧洲玻璃公司 用于金属涂层的方法
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR20210127183A (ko) * 2019-02-15 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI845607B (zh) 2019-02-20 2024-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
CN109935519B (zh) * 2019-03-26 2020-11-03 深圳市华星光电技术有限公司 提高栅极绝缘层成膜均匀性的方法
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
KR20210010817A (ko) 2019-07-19 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
EP3997729A4 (en) * 2019-08-16 2023-07-12 Versum Materials US, LLC SILICON COMPOUNDS AND METHODS OF DEPOSITIONING FILMS USING THEM
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20220054439A (ko) * 2019-09-10 2022-05-02 어플라이드 머티어리얼스, 인코포레이티드 디스플레이 캡슐화 애플리케이션을 위한 고밀도 플라즈마 cvd
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TWI846966B (zh) 2019-10-10 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
US11482414B2 (en) * 2019-12-18 2022-10-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Ultra-low temperature ALD to form high-quality Si-containing film
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
TW202142733A (zh) 2020-01-06 2021-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 反應器系統、抬升銷、及處理方法
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
WO2021166940A1 (ja) * 2020-02-20 2021-08-26 株式会社ニコン トランジスタ、電子デバイス及びトランジスタの製造方法
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
CN111378968A (zh) * 2020-04-16 2020-07-07 深圳先进电子材料国际创新研究院 一种防腐蚀纳米涂层及其等离子体制备方法
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
TW202147543A (zh) 2020-05-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 半導體處理系統
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
TW202229601A (zh) 2020-08-27 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
US11658026B2 (en) * 2020-10-23 2023-05-23 Applied Materials, Inc. Conformal silicon oxide film deposition
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
CN114107939B (zh) * 2022-01-27 2022-05-17 上海陛通半导体能源科技股份有限公司 金属薄膜沉积方法
CN116497340B (zh) * 2023-06-21 2023-09-12 上海陛通半导体能源科技股份有限公司 一种形成低温碳氧化硅薄膜的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145074A (ja) * 1991-11-20 1993-06-11 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH0776426B2 (ja) * 1988-10-27 1995-08-16 エアー．プロダクツ．アンド．ケミカルス．インコーポレーテッド 酸化ケイ素膜の低温ｃｖｄ法
KR20060006015A (ko) * 2003-03-28 2006-01-18 도요 세이칸 가부시키가이샤 플라즈마 ｃｖｄ법에 의한 화학 증착막 및 그 형성 방법
JP2007048811A (ja) * 2005-08-08 2007-02-22 Asm Japan Kk 半導体装置の配線層間絶縁膜及びその製造方法
KR20110002405A (ko) * 2009-07-01 2011-01-07 네이셔널 치아오 텅 유니버시티 자가 정렬 박막 트랜지스터 및 이의 구조의 제조 방법
KR20110122830A (ko) * 2009-02-06 2011-11-11 도쿠리츠교세이호징 붓시쯔 자이료 겐큐키코 절연막 재료, 이 절연막 재료를 이용한 성막방법 및 절연막

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5040046A (en) 1990-10-09 1991-08-13 Micron Technology, Inc. Process for forming highly conformal dielectric coatings in the manufacture of integrated circuits and product produced thereby
JPH0697158A (ja) 1991-09-12 1994-04-08 Semiconductor Energy Lab Co Ltd 光気相反応方法
JP3149223B2 (ja) * 1991-10-07 2001-03-26 東京エレクトロン株式会社 成膜方法
JP3333401B2 (ja) 1996-09-18 2002-10-15 株式会社東芝 半導体装置の製造方法
AU8757198A (en) * 1997-07-07 1999-02-08 Penn State Research Foundation, The Low temperature, high quality silicon dioxide thin films deposited using tetramethylsilane (tms)
US6207590B1 (en) 1999-11-19 2001-03-27 Wafertech, Inc. Method for deposition of high stress silicon dioxide using silane based dual frequency PECVD process
US6902960B2 (en) * 2002-11-14 2005-06-07 Sharp Laboratories Of America, Inc. Oxide interface and a method for fabricating oxide thin films
JP2005191482A (ja) 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP4613587B2 (ja) 2004-08-11 2011-01-19 株式会社明電舎 酸化膜形成方法とその装置
JP4408816B2 (ja) 2005-01-07 2010-02-03 富士通株式会社 半導体装置の製造方法
JP2007235093A (ja) * 2006-01-31 2007-09-13 Toshiba Corp 半導体装置の製造方法
US7582574B2 (en) 2006-05-30 2009-09-01 Air Products And Chemicals, Inc. Diethylsilane as a silicon source in the deposition of metal silicate films
US20080139003A1 (en) * 2006-10-26 2008-06-12 Shahid Pirzada Barrier coating deposition for thin film devices using plasma enhanced chemical vapor deposition process
JP2010519773A (ja) * 2007-02-27 2010-06-03 シクストロン アドヴァンスド マテリアルズ、インコーポレイテッド 基板上に膜を形成するための方法
JP5200436B2 (ja) * 2007-07-18 2013-06-05 富士通セミコンダクター株式会社 半導体装置の製造方法
US7803722B2 (en) 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
CN101819363B (zh) * 2009-02-27 2011-12-28 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP5763876B2 (ja) 2009-05-08 2015-08-12 コニカミノルタ株式会社 薄膜トランジスタ、及びその製造方法
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8912353B2 (en) 2010-06-02 2014-12-16 Air Products And Chemicals, Inc. Organoaminosilane precursors and methods for depositing films comprising same
US10555514B2 (en) * 2016-03-22 2020-02-11 Scientific Anglers LLP Fly fishing line and method for manufacturing same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0776426B2 (ja) * 1988-10-27 1995-08-16 エアー．プロダクツ．アンド．ケミカルス．インコーポレーテッド 酸化ケイ素膜の低温ｃｖｄ法
JPH05145074A (ja) * 1991-11-20 1993-06-11 Toshiba Corp 薄膜トランジスタおよびその製造方法
KR20060006015A (ko) * 2003-03-28 2006-01-18 도요 세이칸 가부시키가이샤 플라즈마 ｃｖｄ법에 의한 화학 증착막 및 그 형성 방법
JP2007048811A (ja) * 2005-08-08 2007-02-22 Asm Japan Kk 半導体装置の配線層間絶縁膜及びその製造方法
KR20110122830A (ko) * 2009-02-06 2011-11-11 도쿠리츠교세이호징 붓시쯔 자이료 겐큐키코 절연막 재료, 이 절연막 재료를 이용한 성막방법 및 절연막
KR20110002405A (ko) * 2009-07-01 2011-01-07 네이셔널 치아오 텅 유니버시티 자가 정렬 박막 트랜지스터 및 이의 구조의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171246B2 (en) 2018-12-19 2021-11-09 Lg Display Co., Ltd. Thin-film transistor, display device including the same, and method of manufacturing the same
US11621356B2 (en) 2018-12-19 2023-04-04 Lg Display Co., Ltd. Thin-film transistor, display device including the same, and method of manufacturing the same
US11984509B2 (en) 2018-12-19 2024-05-14 Lg Display Co., Ltd. Thin-film transistor, display device including the same, and method of manufacturing the same

Also Published As

Publication number Publication date
JP2017103481A (ja) 2017-06-08
CN104284997A (zh) 2015-01-14
WO2013134653A1 (en) 2013-09-12
CN104284997B (zh) 2016-08-17
KR101996942B1 (ko) 2019-07-05
US11626279B2 (en) 2023-04-11
EP2823083B1 (en) 2023-10-04
EP2823083A1 (en) 2015-01-14
KR20140138276A (ko) 2014-12-03
TWI502645B (zh) 2015-10-01
TW201338040A (zh) 2013-09-16
JP2015517200A (ja) 2015-06-18
US20150014823A1 (en) 2015-01-15
JP2019117932A (ja) 2019-07-18
JP6092902B2 (ja) 2017-03-08

Similar Documents

Publication Publication Date Title
KR101996942B1 (ko) 박막 트랜지스터 소자 상에 실리콘 함유 막을 제조하는 방법
JP6298118B2 (ja) ディスプレイ・デバイスのためのバリア材料
KR101950952B1 (ko) 실리콘 함유 막을 제조하는 방법
KR101070953B1 (ko) 실리콘을 포함하는 유전 필름 및 이를 제조하는 방법
KR101640153B1 (ko) 무산소 함유 실리콘계 막 및 이의 형성 방법
KR20180125928A (ko) 3ｄ 소자를 제작하기 위한 장치 및 전구체
TWI738200B (zh) 摻雜碳的矽氧化物的沉積
EP2363512A1 (en) Methods to prepare silicon-containing films
US20230386825A1 (en) Alkoxydisiloxanes and dense organosilica films made therefrom
Domínguez et al. Spin-On Glass as low temperature gate insulator
Mallikarjunan et al. Precursor design and engineering for low-temperature deposition of gate dielectrics for thin film transistors

Legal Events

Date Code Title Description
A107 Divisional application of patent
AMND Amendment
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant