CN113206146A - 半导体器件终端结构、制造方法及半导体器件 - Google Patents
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- CN113206146A CN113206146A CN202110577656.XA CN202110577656A CN113206146A CN 113206146 A CN113206146 A CN 113206146A CN 202110577656 A CN202110577656 A CN 202110577656A CN 113206146 A CN113206146 A CN 113206146A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 79
- 239000000463 material Substances 0.000 claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 112
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 239000002356 single layer Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 4
- 238000009826 distribution Methods 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 1
- IYYIVELXUANFED-UHFFFAOYSA-N bromo(trimethyl)silane Chemical compound C[Si](C)(C)Br IYYIVELXUANFED-UHFFFAOYSA-N 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
本申请实施例提供一种半导体器件终端结构、制造方法及半导体器件，半导体器件终端结构包括：屏蔽栅沟槽，屏蔽栅沟槽内侧覆盖有第一绝缘氧化物层并设置有第一多晶硅；隔离沟槽，隔离沟槽中设置有第二绝缘氧化物层，隔离沟槽中的第一绝缘氧化物层与屏蔽栅沟槽中的第二绝缘氧化物层连通。通过在终端处相邻两个屏蔽栅沟槽之间设置填充有绝缘氧化材料的隔离沟槽，隔离沟槽将屏蔽栅沟槽界定出的外延层区隔离开，可以使靠近隔离沟槽的有源区内的外延层区和有源区深处的外延层区具有基本相同的电场分布，从而有效提高终端结构的最高耐压，并降低了芯片制造的工艺难度，可以提升芯片制造的效率。
Description
技术领域
本申请涉及半导体器件技术领域，具体而言，涉及一种半导体器件终端结构、制造方法及半导体器件。
背景技术
目前，在半导体器件技术中，沟槽结构的侧氧(Oxide-Bypassed OB)技术被广泛应用，被应用在中低压MOSFET以及沟槽肖特基(TMBS)等器件中，对于快回复二极管(Fastrecovery diode，FRD)、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)器件也有被采用，其中，如屏蔽栅MOSFET器件等是典型的量产产品。在这类半导体器件的终端结构中，如图1中终端处(图1所示A处)、栅PAD处(图1所示B处)位置，主要由沟槽及附在沟槽内表面的规定厚度的场氧化层以及深入其中多晶场板构成沟槽场板，沟槽场板在器件边缘排布形成器件终端结构。沟槽场板中场氧化层形成的工艺有从沟槽内壁通过热氧化方式形成，也有通过化学气相沉积(Chemical VaporDeposition，CVD)形成，或是通过热氧化和CVD组合方式形成。主流终端沟槽场板结构排布如图2A和图2B所示，该结构若要达到最高的耐电压值，在终端处有源区的沟槽与边缘沟槽弯曲90°后的沟槽围成的外延层区6宽度b与有源区的沟槽分隔的外延层区6宽度a之间存在一个最佳比例，偏离这个比例，耐电压值就会降低。但实际工艺中因光刻CD、沟槽中场氧化层形成工艺、以及沟槽刻蚀宽度的均匀性等因素都会影响这个优化比例，使器件电压很难达到最高耐压。
发明内容
为了克服上述技术背景中所提及的技术问题，本申请实施例提供一种半导体器件终端结构，所述半导体器件终端结构包括：
形成于外延层上的至少两个平行的屏蔽栅沟槽，所述屏蔽栅沟槽内侧覆盖有第一绝缘氧化物层并设置有第一多晶硅；
位于相邻两个所述屏蔽栅沟槽之间、靠近所述屏蔽栅沟槽端部位置的隔离沟槽，所述隔离沟槽中设置有第二绝缘氧化物层，所述隔离沟槽中的第一绝缘氧化物层与所述屏蔽栅沟槽中的第二绝缘氧化物层连通。
在一种可能的实现方式中，所述隔离沟槽被所述第二绝缘氧化物层完全填充。
在一种可能的实现方式中，所述屏蔽栅沟槽内侧覆盖的第一绝缘氧化物层的单层厚度为第一材料厚度，所述隔离沟槽在垂直于至少所述屏蔽栅沟槽的排列方向上的宽度大于所述第一材料厚度且小于所述第一材料厚度的2倍。
在一种可能的实现方式中，所述隔离沟槽中还包括被所述第二绝缘氧化物层包裹的第二多晶硅。
在一种可能的实现方式中，所述屏蔽栅沟槽内侧覆盖的第一绝缘氧化物层的单层厚度为第一材料厚度，所述第二多晶硅和所述第一多晶硅之间的最短距离大于所述第一材料厚度且小于所述第一材料厚度的2倍。
在一种可能的实现方式中，所述半导体器件终端结构还包括：
形成于所述外延层上的至少一段边缘沟槽，所述边缘沟槽平行于至少两个所述屏蔽栅沟槽的排列方向，所述边缘沟槽内侧覆盖有第一绝缘氧化物层并设置有第三多晶硅。
本申请还提供一种半导体器件终端结构的制造方法，所述方法包括：
在外延层上通过刻蚀形成至少两个平行的屏蔽栅沟槽及位于相邻两个所述屏蔽栅沟槽之间的隔离沟槽；
在所述屏蔽栅沟槽内侧形成第一绝缘氧化物层，并在所述隔离沟槽中形成第二绝缘氧化物层，使所述第一绝缘氧化物层和所述第二绝缘氧化物层连通；
在所述屏蔽栅沟槽中填充第一多晶硅。
在一种可能的实现方式中，所述在外延层上通过刻蚀形成至少两个平行的屏蔽栅沟槽及位于相邻两个所述屏蔽栅沟槽之间的隔离沟槽的步骤，包括：
在所述外延层上形成通过刻蚀形成至少两个平行屏蔽栅沟槽，并通过刻蚀形成位于相邻两个所述屏蔽栅沟槽之间且连通所述两个所述屏蔽栅沟槽的隔离沟槽；在与至少两个所述屏蔽栅沟槽排列方向平行的方向上，所述屏蔽栅沟槽的宽度为第一宽度；在与至少两个所述屏蔽栅沟槽排列方向垂直的方向上，所述隔离沟槽的宽度为第二宽度；所述第一宽度大于所述第二宽度的2倍；
所述在所述屏蔽栅沟槽内侧形成第一绝缘氧化物层及所述隔离沟槽中形成第二绝缘氧化物层的步骤，包括：
通过化学气相沉积法在所述屏蔽栅沟槽第一材料厚度的第一绝缘氧化物层，并在所述隔离沟槽内第二绝缘氧化物层将所述隔离沟槽填充满，所述第二宽度大于所述第一材料厚度且小于所述第一材料厚度的2倍。
在一种可能的实现方式中，所述在外延层上通过刻蚀形成至少两个平行的屏蔽栅沟槽及位于相邻两个所述屏蔽栅沟槽之间的隔离沟槽的步骤，包括：
在所述外延层上形成通过刻蚀形成至少两个平行屏蔽栅沟槽，并通过刻蚀形成位于相邻两个所述屏蔽栅沟槽之间且与所述两个所述屏蔽栅沟槽存在间隔的隔离沟槽；在与至少两个所述屏蔽栅沟槽的排列方向垂直的方向上，所述隔离沟槽的宽度为第三宽度；在与至少两个所述屏蔽栅沟槽的排列方向平行的方向上，所述隔离沟槽与所述屏蔽栅沟槽之间的间隔为第四宽度；所述第三宽度大于所述第四宽度；
所述在所述屏蔽栅沟槽内侧形成第一绝缘氧化物层及所述隔离沟槽中形成第二绝缘氧化物层的步骤，包括：
通过硅热氧化处理在所述屏蔽栅沟槽内侧进行形成第一绝缘氧化物层，并在所述隔离沟槽内侧进行形成第二绝缘氧化物层，所述硅热氧化处理所消耗掉的硅的厚度为第一材料厚度，所述第一材料厚度的两倍大于所述第四宽度；
所述在所述屏蔽栅沟槽中填充第一多晶硅的步骤，包括：
在所述屏蔽栅沟槽中填充第一多晶硅，并在所述隔离沟槽中填充第二多晶硅。
本申请还提供一种半导体器件，所述半导体器件包括本申请提供的所述半导体器件终端结构。
本申请实施例提供的半导体器件终端结构、制造方法及半导体器件，通过在终端处相邻两个屏蔽栅沟槽之间设置填充有绝缘氧化材料的隔离沟槽，隔离沟槽将屏蔽栅沟槽界定出的外延层区隔离开，可以使靠近隔离沟槽的有源区内的外延层区和有源区深处的外延层区具有基本相同的电场分布，从而有效提高终端结构的最高耐压，并且不受实际工艺中光刻、沟槽中场氧化层形成工艺、以及沟槽刻蚀宽度的均匀性等因素产生影响，降低了芯片制造的工艺难度，可以提升芯片制造的效率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为沟槽场板的示意图；
图2为现有技术中终端沟槽场板结构排布示意图；
图3A和图3B为本申请实施例提供的半导体器件终端结构的示意图之一；
图4A和图4B为本申请实施例提供的半导体器件终端结构的示意图之二；
图5为本申请实施例提供的半导体器件终端结构的制造方法的流程示意图；
图6A、图6B和图6C为本申请实施例提供的半导体器件终端结构的制作过程示意图之一；
图7A、图7B和图7C为本申请实施例提供的半导体器件终端结构的制作过程示意图之二；
图8A、图8B和图8C为本申请实施例提供的半导体器件终端结构的制作过程示意图之三；
图9A、图9B和图9C为本申请实施例提供的半导体器件终端结构的制作过程示意图之四。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本申请的实施例中的不同特征之间可以相互结合。
请参照图3A和图3B，图3A和图3B为本实施例提供的半导体器件终端结构的示意图，所述半导体器件终端结构包括至少两个屏蔽栅沟槽及隔离沟槽。
所述至少两个屏蔽栅沟槽形成于外延层上且相互平行，所述至少两个屏蔽栅沟槽可以位于芯片的有源区内，由所述至少两个屏蔽栅沟槽分割形成JFET区。
所述屏蔽栅沟槽内侧覆盖有第一绝缘氧化物层1并设置有第一多晶硅2。例如，在屏蔽栅沟槽内设置有由第一绝缘氧化物层1包裹的第一多晶硅2，第一多晶硅2不与屏蔽栅沟槽的内壁接触。可选地，第一绝缘氧化物层1可以为场氧层。
所述隔离沟槽位于相邻两个所述屏蔽栅沟槽之间且靠近所述屏蔽栅沟槽端部位置。所述隔离沟槽中设置有第二绝缘氧化物层3，所述隔离沟槽中的第二绝缘氧化物层3与所述屏蔽栅沟槽中的第一绝缘氧化物层1连通。其中，所述第二绝缘氧化物层3和所述第一绝缘氧化物层1可以是相同的材料，或者由相同的工艺形成。
在一种可能的实现方式中，请再次参照图3A和图3B，所述隔离沟槽被所述第二绝缘氧化物层3完全填充。
进一步地，在这种实现方式中，所述屏蔽栅沟槽内侧覆盖的第一绝缘氧化物层1的单层厚度为第一材料厚度，所述隔离沟槽在垂直于至少所述屏蔽栅沟槽的排列方向上的宽度大于所述第一材料厚度且小于所述第一材料厚度的2倍。也就是说，所述隔离沟槽在沿所述屏蔽栅沟槽的延伸方向上的宽度大于所述第一材料厚度且小于所述第一材料厚度的2倍。
在另一种可能的实现方式中，请参照图4A和图4B，所述隔离沟槽中还可以设置有被所述第二绝缘氧化物层3包裹的第二多晶硅4。所述第二多晶硅4不与所述隔离沟槽内壁接触，且不与所述第一多晶硅2接触，也不与任何电极接触。其中，所述第二多晶硅4和所述第一多晶硅2可以为相同的材料，或者有相同的工艺形成。
进一步地，在这种实现方式中，所述屏蔽栅沟槽内侧覆盖的第一绝缘氧化物层1的单层厚度为第一材料厚度，所述第二多晶硅4和所述第一多晶硅2之间的最短距离大于所述第一材料厚度且小于所述第一材料厚度的2倍。
可选地，请再次参照图3A、图3B、图4A和图4B，所述半导体器件终端结构还可以包括边缘沟槽，所述边缘沟槽平行于至少两个所述屏蔽栅沟槽的排列方向，所述边缘沟槽内侧覆盖有第一绝缘氧化物层1并设置有第三多晶硅5。所述第三多晶硅5和所述第一多晶硅2可以为相同的材料，或者有相同的工艺形成。
请参照图5，图5为本实施例提供的一种半导体器件终端结构的制造方法，下面对该方法的各个步骤进行详细阐述。
步骤S110，在外延层上通过刻蚀形成至少两个平行的屏蔽栅沟槽100及位于相邻两个所述屏蔽栅沟槽100之间的隔离沟槽200。
在本实施例中，可以通过使用掩膜的光刻工艺在预先形成的外延层上刻蚀形成所述屏蔽栅沟槽100及所述隔离沟槽200。其中，所述至少两个屏蔽栅沟槽100相互平行，所述隔离沟槽200位于相邻两个所述屏蔽栅沟槽100之间且靠近所述屏蔽栅沟槽100端部位置。
步骤S120，在所述屏蔽栅沟槽100内侧形成第一绝缘氧化物层1，并在所述隔离沟槽200中形成第二绝缘氧化物层3，使所述第一绝缘氧化物层1和所述第二绝缘氧化物层3连通。
在本实施例中，所述第二绝缘氧化物层3和所述第一绝缘氧化物层1可以是相同的材料，或者由相同的工艺形成。例如，通过化学气相沉积工艺或者硅热氧化工艺同时在所述屏蔽栅沟槽100和所述隔离沟槽200内侧分别形成所述第一绝缘氧化物层1和所述第二绝缘氧化物层3。
步骤S130，在所述屏蔽栅沟槽100中填充第一多晶硅2。
在本实施例中，在所述屏蔽栅沟槽100中形成第一绝缘氧化物层1后，所述屏蔽栅沟槽100中还可以存在一定的空间，然后可以在该空间内填充第一多晶硅2，使所述第一多晶硅2被所述第一绝缘氧化物层1包裹。
在一种可能的实现方式中，请参照图6A和图6B，在步骤S110中，可以在所述外延层上形成通过刻蚀形成至少两个平行屏蔽栅沟槽100，并通过刻蚀形成位于相邻两个所述屏蔽栅沟槽100之间且连通所述两个所述屏蔽栅沟槽100的隔离沟槽200。
请参照图6C，图6C为图6A和图6B在AA’和BB’方向上的剖面图，在与至少两个所述屏蔽栅沟槽100排列方向平行的方向上，所述屏蔽栅沟槽100的宽度为第一宽度w1；在与至少两个所述屏蔽栅沟槽100排列方向垂直的方向上，所述隔离沟槽200的宽度为第二宽度h1。所述第一宽度w1大于所述第二宽度h1的2倍。
请参照图7A和图7B，在步骤S120中，可以通过化学气相沉积法在所述屏蔽栅沟槽100第一材料厚度w2的第一绝缘氧化物层1，并在所述隔离沟槽200内第二绝缘氧化物层3将所述隔离沟槽200填充满。可选地，所述第一绝缘氧化物层1及第二绝缘氧化物层3可以完全化学气相沉积法形成；或者，所述第一绝缘氧化物层1及所述第二绝缘氧化物层3也可以部分由化学气相沉积法形成，例如，首先在所述屏蔽栅沟槽100和所述隔离沟槽200的内壁通过热氧化工艺形成一层比较薄的氧化层，再通过形成所述第一绝缘氧化物层1及第二绝缘氧化物层3。
请参照图7C，图7C为图7A和图7B在AA’和BB’方向上的剖面图，所述第二宽度h1大于所述第一材料厚度w2且小于所述第一材料厚度w2的2倍。例如，隔离沟槽200的第二宽度h1可以为第一绝缘氧化物层1的第一材料厚度w2的1.5倍。
在另一种可能的实现方式中，请参照图8A和图8B，在步骤S110中，可以在所述外延层上形成通过刻蚀形成至少两个平行屏蔽栅沟槽100，并通过刻蚀形成位于相邻两个所述屏蔽栅沟槽100之间且与所述两个所述屏蔽栅沟槽100存在间隔的隔离沟槽200。
请参照图8C，图8C为图8A和图8B在AA’和BB’方向上的剖面图，在与至少两个所述屏蔽栅沟槽100的排列方向垂直的方向上，所述隔离沟槽200的宽度为第三宽度h2；在与至少两个所述屏蔽栅沟槽100的排列方向平行的方向上，所述隔离沟槽200与所述屏蔽栅沟槽100之间的间隔为第四宽度g1；所述第三宽度h2大于所述第四宽度g1，
请参照图9A和图9B，在步骤S120中，可以通过硅热氧化处理在所述屏蔽栅沟槽100内侧进行形成第一绝缘氧化物层1，并在所述隔离沟槽200内侧进行形成第二绝缘氧化物层3。请参照图8C，图8C为图8A和图8B在AA’和BB’方向上的剖面图，所述硅热氧化处理所消耗掉的硅的厚度为第一材料厚度w2，所述第一材料厚度w2的两倍大于所述第四宽度g1。例如，所述第一材料厚度w2的为所述第四宽度g1的1.5倍。换句话说，隔离沟槽200壁的硅在第四宽度对应的位置上，从两侧被所述硅热氧化处理所完全消耗掉，形成第四宽度g1绝缘氧化物。
在步骤S130中，可以在所述屏蔽栅沟槽100中填充第一多晶硅2，并在所述隔离沟槽200中填充第二多晶硅4。请再次参照图4，在填充第一多晶硅2和第二多晶硅4后，第一多晶硅2被第一绝缘氧化绝缘材料层包裹，第二多晶硅4被第二绝缘氧化物层3包裹。
可选地，在本实施例中，在步骤S110中形成所述屏蔽栅沟槽100和所述隔离沟槽200时，还可以同时形成所述边缘沟槽，所述边缘沟槽平行于至少两个所述屏蔽栅沟槽100的排列方向。在步骤S120中，在所述屏蔽栅沟槽100中形成所述第一绝缘氧化物层1时，还可以在所述边缘沟槽中同时形成第一绝缘氧化物层1。在步骤S130中，在形成所述第一多晶硅2时，还可以在所述边缘沟槽中形成所述第三多晶硅5。
本实施例还提供一种半导体器件，该半导体器件可以包括本实施例提供的半导体器件终端结构。
本申请实施例提供的半导体器件终端结构、制造方法及半导体器件，通过在终端处相邻两个屏蔽栅沟槽之间设置填充有绝缘氧化材料的隔离沟槽，隔离沟槽将屏蔽栅沟槽界定出的外延层区隔离开，可以使靠近隔离沟槽的有源区内的外延层区和有源区深处的外延层区具有基本相同的电场分布，从而有效提高终端结构的最高耐压，并且不受实际工艺中光刻、沟槽中场氧化层形成工艺、以及沟槽刻蚀宽度的均匀性等因素产生影响，降低了芯片制造的工艺难度，可以提升芯片制造的效率。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件终端结构，其特征在于，所述半导体器件终端结构包括：
形成于外延层上的至少两个平行的屏蔽栅沟槽，所述屏蔽栅沟槽内侧覆盖有第一绝缘氧化物层并设置有第一多晶硅；
位于相邻两个所述屏蔽栅沟槽之间、靠近所述屏蔽栅沟槽端部位置的隔离沟槽，所述隔离沟槽中设置有第二绝缘氧化物层，所述隔离沟槽中的第一绝缘氧化物层与所述屏蔽栅沟槽中的第二绝缘氧化物层连通。
2.根据权利要求1所述的半导体器件终端结构，其特征在于，所述隔离沟槽被所述第二绝缘氧化物层完全填充。
3.根据权利要求2所述的半导体器件终端结构，其特征在于，所述屏蔽栅沟槽内侧覆盖的第一绝缘氧化物层的单层厚度为第一材料厚度，所述隔离沟槽在垂直于至少所述屏蔽栅沟槽的排列方向上的宽度大于所述第一材料厚度且小于所述第一材料厚度的2倍。
4.根据权利要求1所述的半导体器件终端结构，其特征在于，所述隔离沟槽中还包括被所述第二绝缘氧化物层包裹的第二多晶硅。
5.根据权利要求4所述的半导体器件终端结构，其特征在于，所述屏蔽栅沟槽内侧覆盖的第一绝缘氧化物层的单层厚度为第一材料厚度，所述第二多晶硅和所述第一多晶硅之间的最短距离大于所述第一材料厚度且小于所述第一材料厚度的2倍。
6.根据权利要求1-5任意一项所述的半导体器件终端结构，其特征在于，所述半导体器件终端结构还包括：
形成于所述外延层上的至少一段边缘沟槽，所述边缘沟槽平行于至少两个所述屏蔽栅沟槽的排列方向，所述边缘沟槽内侧覆盖有第一绝缘氧化物层并设置有第三多晶硅。
7.一种半导体器件终端结构的制造方法，其特征在于，所述方法包括：
在外延层上通过刻蚀形成至少两个平行的屏蔽栅沟槽及位于相邻两个所述屏蔽栅沟槽之间的隔离沟槽；
在所述屏蔽栅沟槽内侧形成第一绝缘氧化物层，并在所述隔离沟槽中形成第二绝缘氧化物层，使所述第一绝缘氧化物层和所述第二绝缘氧化物层连通；
在所述屏蔽栅沟槽中填充第一多晶硅。
8.根据权利要求7所述的方法，其特征在于，所述在外延层上通过刻蚀形成至少两个平行的屏蔽栅沟槽及位于相邻两个所述屏蔽栅沟槽之间的隔离沟槽的步骤，包括：
在所述外延层上形成通过刻蚀形成至少两个平行屏蔽栅沟槽，并通过刻蚀形成位于相邻两个所述屏蔽栅沟槽之间且连通所述两个所述屏蔽栅沟槽的隔离沟槽；在与至少两个所述屏蔽栅沟槽排列方向平行的方向上，所述屏蔽栅沟槽的宽度为第一宽度；在与至少两个所述屏蔽栅沟槽排列方向垂直的方向上，所述隔离沟槽的宽度为第二宽度；所述第一宽度大于所述第二宽度的2倍；
所述在所述屏蔽栅沟槽内侧形成第一绝缘氧化物层及所述隔离沟槽中形成第二绝缘氧化物层的步骤，包括：
通过化学气相沉积法在所述屏蔽栅沟槽第一材料厚度的第一绝缘氧化物层，并在所述隔离沟槽内第二绝缘氧化物层将所述隔离沟槽填充满，所述第二宽度大于所述第一材料厚度且小于所述第一材料厚度的2倍。
9.根据权利要求7所述的方法，其特征在于，所述在外延层上通过刻蚀形成至少两个平行的屏蔽栅沟槽及位于相邻两个所述屏蔽栅沟槽之间的隔离沟槽的步骤，包括：
在所述外延层上形成通过刻蚀形成至少两个平行屏蔽栅沟槽，并通过刻蚀形成位于相邻两个所述屏蔽栅沟槽之间且与所述两个所述屏蔽栅沟槽存在间隔的隔离沟槽；在与至少两个所述屏蔽栅沟槽的排列方向垂直的方向上，所述隔离沟槽的宽度为第三宽度；在与至少两个所述屏蔽栅沟槽的排列方向平行的方向上，所述隔离沟槽与所述屏蔽栅沟槽之间的间隔为第四宽度；所述第三宽度大于所述第四宽度；
所述在所述屏蔽栅沟槽内侧形成第一绝缘氧化物层及所述隔离沟槽中形成第二绝缘氧化物层的步骤，包括：
通过硅热氧化处理在所述屏蔽栅沟槽内侧进行形成第一绝缘氧化物层，并在所述隔离沟槽内侧进行形成第二绝缘氧化物层，所述硅热氧化处理所消耗掉的硅的厚度为第一材料厚度，所述第一材料厚度的两倍大于所述第四宽度；
所述在所述屏蔽栅沟槽中填充第一多晶硅的步骤，包括：
在所述屏蔽栅沟槽中填充第一多晶硅，并在所述隔离沟槽中填充第二多晶硅。
10.一种半导体器件，其特征在于，所述半导体器件包括权利要求1-6任意一项所述半导体器件终端结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110577656.XA CN113206146B (zh) | 2021-05-26 | 2021-05-26 | 半导体器件终端结构、制造方法及半导体器件 |
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Publications (2)
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|---|---|
| CN113206146A true CN113206146A (zh) | 2021-08-03 |
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| CN202110577656.XA Active CN113206146B (zh) | 2021-05-26 | 2021-05-26 | 半导体器件终端结构、制造方法及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113206146B (zh) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093545A (ja) * | 2004-09-27 | 2006-04-06 | Nissan Motor Co Ltd | 半導体装置 |
| US20060209887A1 (en) * | 2005-02-11 | 2006-09-21 | Alpha & Omega Semiconductor, Ltd | Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact |
| US20090267136A1 (en) * | 2003-10-02 | 2009-10-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US20110254071A1 (en) * | 2009-11-20 | 2011-10-20 | Force Mos Technology Co. Ltd. | Shielded trench mosfet with multiple trenched floating gates as termination |
| US20110309470A1 (en) * | 2010-06-18 | 2011-12-22 | Grebs Thomas E | Trench MOS Barrier Schottky Rectifier With A Planar Surface Using CMP Techniques |
| WO2016173394A1 (zh) * | 2015-04-30 | 2016-11-03 | 苏州东微半导体有限公司 | 一种半导体超级结功率器件及其制造方法 |
| CN109216175A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | 半导体器件的栅极结构及其制造方法 |
| US20190348510A1 (en) * | 2018-05-08 | 2019-11-14 | Ipower Semiconductor | Shielded trench devices |
| CN110620146A (zh) * | 2019-09-24 | 2019-12-27 | 吉林华微电子股份有限公司 | 场板结构及半导体器件 |
| US20200105890A1 (en) * | 2018-09-27 | 2020-04-02 | Force Mos Technology Co., Ltd. | Shielded Gate MOSFET and Fabricating Method Thereof |
| CN112038408A (zh) * | 2020-09-04 | 2020-12-04 | 西安电子科技大学 | 基于碳化硅衬底的垂直氮化铝金属氧化物半导体场效应晶体管及制备方法 |
| CN112509980A (zh) * | 2020-11-30 | 2021-03-16 | 中芯集成电路制造(绍兴)有限公司 | 具有屏蔽栅沟槽结构的半导体器件及其制造方法 |
-
2021
- 2021-05-26 CN CN202110577656.XA patent/CN113206146B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090267136A1 (en) * | 2003-10-02 | 2009-10-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| JP2006093545A (ja) * | 2004-09-27 | 2006-04-06 | Nissan Motor Co Ltd | 半導体装置 |
| US20060209887A1 (en) * | 2005-02-11 | 2006-09-21 | Alpha & Omega Semiconductor, Ltd | Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact |
| US20110254071A1 (en) * | 2009-11-20 | 2011-10-20 | Force Mos Technology Co. Ltd. | Shielded trench mosfet with multiple trenched floating gates as termination |
| US20110309470A1 (en) * | 2010-06-18 | 2011-12-22 | Grebs Thomas E | Trench MOS Barrier Schottky Rectifier With A Planar Surface Using CMP Techniques |
| WO2016173394A1 (zh) * | 2015-04-30 | 2016-11-03 | 苏州东微半导体有限公司 | 一种半导体超级结功率器件及其制造方法 |
| CN109216175A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | 半导体器件的栅极结构及其制造方法 |
| US20190348510A1 (en) * | 2018-05-08 | 2019-11-14 | Ipower Semiconductor | Shielded trench devices |
| US20200105890A1 (en) * | 2018-09-27 | 2020-04-02 | Force Mos Technology Co., Ltd. | Shielded Gate MOSFET and Fabricating Method Thereof |
| CN110620146A (zh) * | 2019-09-24 | 2019-12-27 | 吉林华微电子股份有限公司 | 场板结构及半导体器件 |
| CN112038408A (zh) * | 2020-09-04 | 2020-12-04 | 西安电子科技大学 | 基于碳化硅衬底的垂直氮化铝金属氧化物半导体场效应晶体管及制备方法 |
| CN112509980A (zh) * | 2020-11-30 | 2021-03-16 | 中芯集成电路制造(绍兴)有限公司 | 具有屏蔽栅沟槽结构的半导体器件及其制造方法 |
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