JP2001196602A - 静電誘導トランジスタ - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】オンオフ制御に要するゲートパワーが低減され
た優れたスッチング特性を有し、超低損失の高耐圧の静
電誘導トランジスタの提供にある。 【解決手段】比較的高濃度で薄いｎ層（ｎコラム層）３
１と、ｐ層（ｐコラム層）３２とが交互に隣接して配列
されたドリフト層（電圧保持領域）の一端に沿って比較
的高濃度のｎ型バッファ層３３を設置し、その表面部分
にｐゲート層４１を具備することにより該ｐゲート層と
ｐコラム層との間にｎ型バッファ層を介在させ、該ｎ型
バッファ層によってゲート層とｐコラム層を電気的に分
離する。また、該ｎ型バッファ層の中にソース層と共に
ソース電極に低抵抗接続されるｐ型埋め込み層を具備
し、該ｐ型埋込み層とｐゲート層との間をチャネル領域
とする。
た優れたスッチング特性を有し、超低損失の高耐圧の静
電誘導トランジスタの提供にある。 【解決手段】比較的高濃度で薄いｎ層（ｎコラム層）３
１と、ｐ層（ｐコラム層）３２とが交互に隣接して配列
されたドリフト層（電圧保持領域）の一端に沿って比較
的高濃度のｎ型バッファ層３３を設置し、その表面部分
にｐゲート層４１を具備することにより該ｐゲート層と
ｐコラム層との間にｎ型バッファ層を介在させ、該ｎ型
バッファ層によってゲート層とｐコラム層を電気的に分
離する。また、該ｎ型バッファ層の中にソース層と共に
ソース電極に低抵抗接続されるｐ型埋め込み層を具備
し、該ｐ型埋込み層とｐゲート層との間をチャネル領域
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ワイドギャップ半
導体の高耐圧静電誘導トランジスタに係わり、特に、導
通損の著しく低減された静電誘導トランジスタに関す
る。
導体の高耐圧静電誘導トランジスタに係わり、特に、導
通損の著しく低減された静電誘導トランジスタに関す
る。
【０００２】
【従来の技術】半導体スイッチング素子を使って電力を
変換する装置や電流遮断装置などでは、半導体素子の高
性能化に伴なって変換容量や動作の高周波化が進めら
れ、それと共に半導体素子にも単に電流や電圧が大きい
だけでなく、低損失、かつ、高速で動作するスイッチン
グ素子が要求されている。
変換する装置や電流遮断装置などでは、半導体素子の高
性能化に伴なって変換容量や動作の高周波化が進めら
れ、それと共に半導体素子にも単に電流や電圧が大きい
だけでなく、低損失、かつ、高速で動作するスイッチン
グ素子が要求されている。
【０００３】こうした要求に応えるため、従来のシリコ
ンに代わってシリコンカーバイト単結晶を素材としたス
イッチング素子が提案されている。例えば、ＩＥＥＥ
Ｅlectron Ｄevices Ｌetters，Ｖol.１９，Ｎo.１２，
pp.４８７〜４８９（１９９８）“Ｈigh−Ｖoltage Ａc
cumulation−Ｌayer ＵＭＯＳＦＥＴ'ｓ in ４Ｈ−Ｓｉ
Ｃ”や、ＩＥＥＥ Ｔransactions on Ｅlectron Ｄevic
es，Ｖol.４６，Ｎｏ.３，pp.５４２〜５４５（１９９
９）“Ａn １８００Ｖ Ｔriple Ｉmplanted Ｖertical
６Ｈ−ＳｉＣ ＭＯＳＦＥＴ”に記載されるようなパワ
ーＭＯＳＦＥＴが検討されている。
ンに代わってシリコンカーバイト単結晶を素材としたス
イッチング素子が提案されている。例えば、ＩＥＥＥ
Ｅlectron Ｄevices Ｌetters，Ｖol.１９，Ｎo.１２，
pp.４８７〜４８９（１９９８）“Ｈigh−Ｖoltage Ａc
cumulation−Ｌayer ＵＭＯＳＦＥＴ'ｓ in ４Ｈ−Ｓｉ
Ｃ”や、ＩＥＥＥ Ｔransactions on Ｅlectron Ｄevic
es，Ｖol.４６，Ｎｏ.３，pp.５４２〜５４５（１９９
９）“Ａn １８００Ｖ Ｔriple Ｉmplanted Ｖertical
６Ｈ−ＳｉＣ ＭＯＳＦＥＴ”に記載されるようなパワ
ーＭＯＳＦＥＴが検討されている。
【０００４】しかし、電流の通路となるチャネル層に、
キャリアの移動度の低い反転層が使われているのでオン
電圧が高くなると云う問題の他、ゲート絶縁膜として使
われるシリコン酸化膜の高温における絶縁破壊頻度の増
加によって、長期的高温動作の信頼性が著しく低下する
と云う解決困難な問題がある。
キャリアの移動度の低い反転層が使われているのでオン
電圧が高くなると云う問題の他、ゲート絶縁膜として使
われるシリコン酸化膜の高温における絶縁破壊頻度の増
加によって、長期的高温動作の信頼性が著しく低下する
と云う解決困難な問題がある。
【０００５】この問題を回避するため、チャネル層とし
て反転層を使用せずにキャリア移動度の高い半導体バル
ク層を使用し、また、ゲート・ソース間の絶縁にシリコ
ン酸化膜を使用しないで、半導体バルク内に形成される
ｐｎ接合を使用した静電誘導トランジスタが検討されて
いる。
て反転層を使用せずにキャリア移動度の高い半導体バル
ク層を使用し、また、ゲート・ソース間の絶縁にシリコ
ン酸化膜を使用しないで、半導体バルク内に形成される
ｐｎ接合を使用した静電誘導トランジスタが検討されて
いる。
【０００６】図８は、静電誘導トランジスタの基本セグ
メントの断面構造を示す。この半導体基体１は、ｎ＋型
領域２とｎ−型領域３とｐ型領域４からなり、ソース電
極７と、ドレイン電極６と、ゲート電極８が設けられて
いる。
メントの断面構造を示す。この半導体基体１は、ｎ＋型
領域２とｎ−型領域３とｐ型領域４からなり、ソース電
極７と、ドレイン電極６と、ゲート電極８が設けられて
いる。
【０００７】ソースに対して、ゲートの電位を低くする
ことにより、相隣り合うｐ型領域４の間、いわゆるチャ
ネルと呼ばれる領域に空乏層を広げ、ドレイン電極６と
ソース電極７を流れる電流をオフすることができる。
ことにより、相隣り合うｐ型領域４の間、いわゆるチャ
ネルと呼ばれる領域に空乏層を広げ、ドレイン電極６と
ソース電極７を流れる電流をオフすることができる。
【０００８】チャネル領域には、ＳｉＣのバルク半導体
を使用しているので極めて低いオン抵抗が実現できる可
能性が、例えば、Ｉnternational Ｃonference on Ｓil
iconＣarbide，III−Ｎitrides and Ｒelated Ｍateria
ls−１９９７，Ａbstract pp.443(1997)“Ｅlectrical
Ｃharacteristics of Ａ Ｎovel Ｇate Ｓtructure４Ｈ
−ＳｉＣ Ｐower Ｓtatic Ｉnduction Ｔransistor”で
報告されている。
を使用しているので極めて低いオン抵抗が実現できる可
能性が、例えば、Ｉnternational Ｃonference on Ｓil
iconＣarbide，III−Ｎitrides and Ｒelated Ｍateria
ls−１９９７，Ａbstract pp.443(1997)“Ｅlectrical
Ｃharacteristics of Ａ Ｎovel Ｇate Ｓtructure４Ｈ
−ＳｉＣ Ｐower Ｓtatic Ｉnduction Ｔransistor”で
報告されている。
【０００９】図９は、かかる静電誘導トランジスタ（以
下、ＳＩＴと称す）の素子の耐電圧と、単位面積当たり
のオン抵抗Ｒon.sとの関係を示したものである（ＳｉＣ
−Ｓtd.）。
下、ＳＩＴと称す）の素子の耐電圧と、単位面積当たり
のオン抵抗Ｒon.sとの関係を示したものである（ＳｉＣ
−Ｓtd.）。
【００１０】Ｒon.sは、チャネル抵抗が理想的に小さい
と仮定した場合の値である。比較のために、半導体素材
としてシリコンを使用したときの値も併記する（Ｓｉ−
Ｓtd.）。
と仮定した場合の値である。比較のために、半導体素材
としてシリコンを使用したときの値も併記する（Ｓｉ−
Ｓtd.）。
【００１１】図から明らかなように、半導体素材をシリ
コンからシリコンカーバイトに切り替えることによっ
て、ＳＩＴのＲon.sは約３００分の１に減少する。具体
例を挙げれば、１００ＶのシリコンのＳＩＴと同等のオ
ン抵抗を有する１,０００Ｖの高耐圧のＳＩＴを、シリ
コンカーバイトで実現できる訳けである。即ち、従来の
シリコンでは実現不可能な高耐圧、低損失、かつ、高速
のユニポーラ型パワーデバイスが実現できることにな
る。
コンからシリコンカーバイトに切り替えることによっ
て、ＳＩＴのＲon.sは約３００分の１に減少する。具体
例を挙げれば、１００ＶのシリコンのＳＩＴと同等のオ
ン抵抗を有する１,０００Ｖの高耐圧のＳＩＴを、シリ
コンカーバイトで実現できる訳けである。即ち、従来の
シリコンでは実現不可能な高耐圧、低損失、かつ、高速
のユニポーラ型パワーデバイスが実現できることにな
る。
【００１２】しかしながら、シリコンカーバイトを使用
しても素子の耐電圧が２,５００Ｖを超えると、オン抵
抗が１０ｍΩ・ｃｍ2以上となり、５,０００Ｖ級の高耐
圧素子では４０〜５０ｍΩ・ｃｍ2の値にも及び、電流
導通時の素子内部の電圧降下は、従来のシリコンを素材
としたサイリスタ等のバイポーラ型パワーデバイスに比
べて著しく大きくなる。これは、少数キャリアの注入に
よるドリフト層（前記ｎ−型領域３）の伝導度変調が起
こらないからである。
しても素子の耐電圧が２,５００Ｖを超えると、オン抵
抗が１０ｍΩ・ｃｍ2以上となり、５,０００Ｖ級の高耐
圧素子では４０〜５０ｍΩ・ｃｍ2の値にも及び、電流
導通時の素子内部の電圧降下は、従来のシリコンを素材
としたサイリスタ等のバイポーラ型パワーデバイスに比
べて著しく大きくなる。これは、少数キャリアの注入に
よるドリフト層（前記ｎ−型領域３）の伝導度変調が起
こらないからである。
【００１３】従って、電流通電時の発生損失を小さくす
るためには、素子の面積を大きくして電流密度を下げな
ければならない。このことは素子の大型化、高価格化を
もたらし、ひいてはこれらの素子を使用する電力変換装
置や電流遮断装置も大型化し、高価格化を招くことにな
る。
るためには、素子の面積を大きくして電流密度を下げな
ければならない。このことは素子の大型化、高価格化を
もたらし、ひいてはこれらの素子を使用する電力変換装
置や電流遮断装置も大型化し、高価格化を招くことにな
る。
【００１４】これに対し、特開昭５７−１２４４６９号
公報および米国特許第４,７５４,３１０号において、
「半導体本体と、少なくとも装置が高電圧動作モードの
時、この半導体本体の一部を貫いて空乏層を形成する手
段とを備えている半導体装置において、該半導体本体が
ｎ型の第１領域を複数個備え、これらの第１領域の間に
ｐ型の第２領域を挟み込み、これらの第１および第２の
領域の総数を少なくとも４つとし、該第１および第２の
領域の厚さに対して垂直の方向の長さ（幅）を、少なく
とも前記装置の高電圧動作モードにて前記半導体本体部
内に広がる空乏層により自由電荷キャリアが排除された
とき、この半導体本体部間にて１００Ｖ以上の電圧を担
うのに十分な長さとし、少なくとも前記第１領域が少な
くとも前記装置の一つの動作モードで前記半導体本体部
を経て延在する電気的に並列な電流経路を形成し、前記
第１および第２の領域のそれぞれの厚さおよびドーピン
グ濃度の値を、前記自由電荷キャリアが排除されて、前
記１００Ｖ以上の電圧を担う時に前記第１および第２の
領域が正および負の空間電荷領域が交互に並ぶ形とな
り、この交互に積層された領域のそれぞれにおける単位
面積当りの空間電荷が、該空間電荷による電界がこれを
超えるとアバランシェ降伏を前記半導体本体部に生じし
得る臨界強度より低くなる程度に平衡が保たれるような
値とすることにより、低損失化と高耐圧化を同時に実現
する半導体装置」が提案されている。
公報および米国特許第４,７５４,３１０号において、
「半導体本体と、少なくとも装置が高電圧動作モードの
時、この半導体本体の一部を貫いて空乏層を形成する手
段とを備えている半導体装置において、該半導体本体が
ｎ型の第１領域を複数個備え、これらの第１領域の間に
ｐ型の第２領域を挟み込み、これらの第１および第２の
領域の総数を少なくとも４つとし、該第１および第２の
領域の厚さに対して垂直の方向の長さ（幅）を、少なく
とも前記装置の高電圧動作モードにて前記半導体本体部
内に広がる空乏層により自由電荷キャリアが排除された
とき、この半導体本体部間にて１００Ｖ以上の電圧を担
うのに十分な長さとし、少なくとも前記第１領域が少な
くとも前記装置の一つの動作モードで前記半導体本体部
を経て延在する電気的に並列な電流経路を形成し、前記
第１および第２の領域のそれぞれの厚さおよびドーピン
グ濃度の値を、前記自由電荷キャリアが排除されて、前
記１００Ｖ以上の電圧を担う時に前記第１および第２の
領域が正および負の空間電荷領域が交互に並ぶ形とな
り、この交互に積層された領域のそれぞれにおける単位
面積当りの空間電荷が、該空間電荷による電界がこれを
超えるとアバランシェ降伏を前記半導体本体部に生じし
得る臨界強度より低くなる程度に平衡が保たれるような
値とすることにより、低損失化と高耐圧化を同時に実現
する半導体装置」が提案されている。
【００１５】いわゆるスパージャンクションと云われる
主接合の構造（以下、ＳＪ構造と称す）である。
主接合の構造（以下、ＳＪ構造と称す）である。
【００１６】かかるＳＪ構造を、ＳＩＴに適用すれば電
流通電経路となる前記第１もしくは第２領域のドーピン
グ濃度を、従来のドリフト層領域の濃度より大幅に高く
できるので、「本体部の電圧降下は前述の従来技術の半
導体装置のように、所望の降伏電圧の２乗に比例するの
ではなく、所望の降伏電圧の１乗に比例して高くなるだ
けですむ」ことになり、その結果、従来より導通損失の
著しく低減された高耐圧ＳＩＴが実現でき、一層、高電
圧の電源回路や電力変換回路に適用できる。
流通電経路となる前記第１もしくは第２領域のドーピン
グ濃度を、従来のドリフト層領域の濃度より大幅に高く
できるので、「本体部の電圧降下は前述の従来技術の半
導体装置のように、所望の降伏電圧の２乗に比例するの
ではなく、所望の降伏電圧の１乗に比例して高くなるだ
けですむ」ことになり、その結果、従来より導通損失の
著しく低減された高耐圧ＳＩＴが実現でき、一層、高電
圧の電源回路や電力変換回路に適用できる。
【００１７】図１０は、ＳＪ構造を適用した縦形の電界
効果トランジスタの基本構造を示す。例えば、Ｊpn．
Ｊ．Ａppl．Ｐhys．Ｖol.３６（１９９７）pp.６２５〜
６２６２，Ｐart １，Ｎo.１０，Ｏctober １９９７，
“Ｔheory of ＳemiconductorＳuperjunction Ｄevice
s”に記載されている。
効果トランジスタの基本構造を示す。例えば、Ｊpn．
Ｊ．Ａppl．Ｐhys．Ｖol.３６（１９９７）pp.６２５〜
６２６２，Ｐart １，Ｎo.１０，Ｏctober １９９７，
“Ｔheory of ＳemiconductorＳuperjunction Ｄevice
s”に記載されている。
【００１８】複数個のｎ型の前記第１領域のそれぞれの
一方端にドレイン（Ｄ）の電極リード、他方端にソース
（Ｓ）の電極リードが、そして、該ｎ型の第１領域の間
の挟み込まれた前記ｐ型の第２領域のソース側の他方端
にゲート（Ｇ）の電極リードがそれぞれ接続されてお
り、Ｄ−Ｓ間に流れる電流のオン・オフが、Ｇ−Ｓ間に
印加されるゲート電圧によって制御されるもので、Ｇ−
Ｓ間がｐｎ接合になっているので接合型電界効果トラン
ジスタ、即ち、ＳＩＴの基本構成に該当する。
一方端にドレイン（Ｄ）の電極リード、他方端にソース
（Ｓ）の電極リードが、そして、該ｎ型の第１領域の間
の挟み込まれた前記ｐ型の第２領域のソース側の他方端
にゲート（Ｇ）の電極リードがそれぞれ接続されてお
り、Ｄ−Ｓ間に流れる電流のオン・オフが、Ｇ−Ｓ間に
印加されるゲート電圧によって制御されるもので、Ｇ−
Ｓ間がｐｎ接合になっているので接合型電界効果トラン
ジスタ、即ち、ＳＩＴの基本構成に該当する。
【００１９】しかしながら、かかるＳＪ構造を従来公知
のＳＩＴにそのまま適用すると、電圧阻止特性やオン・
オフ制御特性などの性能面、並びに、製作歩留まりにお
いて著しく悪くなると云う問題がある。
のＳＩＴにそのまま適用すると、電圧阻止特性やオン・
オフ制御特性などの性能面、並びに、製作歩留まりにお
いて著しく悪くなると云う問題がある。
【００２０】
【発明が解決しようとする課題】図１１は、ＳＪ構造を
そのまま従来のＳＩＴに適用した場合の基本セグメント
の断面構造を示す。これは図８と図１０を組み合わせた
もので、図８のｎ−型領域３のドリフト層が、図１０に
記載した比較的高いドーピング濃度のｎ型の第１領域３
１と、該ｎ型の第１領域を挟む同じく高いドーピング濃
度のｐ型の第２領域３２とで構成されており、図１０の
基本構造に倣って、該ｐ型の第２領域は、ゲート層とな
るｐ型領域４と基体内で連結されている。
そのまま従来のＳＩＴに適用した場合の基本セグメント
の断面構造を示す。これは図８と図１０を組み合わせた
もので、図８のｎ−型領域３のドリフト層が、図１０に
記載した比較的高いドーピング濃度のｎ型の第１領域３
１と、該ｎ型の第１領域を挟む同じく高いドーピング濃
度のｐ型の第２領域３２とで構成されており、図１０の
基本構造に倣って、該ｐ型の第２領域は、ゲート層とな
るｐ型領域４と基体内で連結されている。
【００２１】比較的低いドーピング濃度で一つの導電型
の従来構造のドリフト層（図８ではｎ−型領域３）と、
比較的高い濃度で幅の狭いｎ型層とｐ型層とが交互に並
置されるＳＪ構造のドリフト層（図１１では第１と第２
の領域）とを明確に区別するため、以下では、ＳＪ構造
のドリフト層を構成するｎ型の第１領域３１、および、
ｐ型の第２領域３２を、それぞれｎ型コラム層およびｐ
型コラム層、または単に、ｎコラムおよびｐコラムと呼
ぶことにする。
の従来構造のドリフト層（図８ではｎ−型領域３）と、
比較的高い濃度で幅の狭いｎ型層とｐ型層とが交互に並
置されるＳＪ構造のドリフト層（図１１では第１と第２
の領域）とを明確に区別するため、以下では、ＳＪ構造
のドリフト層を構成するｎ型の第１領域３１、および、
ｐ型の第２領域３２を、それぞれｎ型コラム層およびｐ
型コラム層、または単に、ｎコラムおよびｐコラムと呼
ぶことにする。
【００２２】図１１をもとにＳＪ構造をそのまま従来構
造のＳＩＴに適用した場合の問題点について以下に述べ
る。
造のＳＩＴに適用した場合の問題点について以下に述べ
る。
【００２３】第一の問題点は、入力容量の増大によるゲ
ートドライブ電力が著しく増大することである。
ートドライブ電力が著しく増大することである。
【００２４】即ち、ゲート層４とｐ型コラム層３２とが
半導体基体１の内部で電気的に連結されているので、ゲ
ート・ソース間およびゲート・ドレイン間には、極めて
広い面積のｐｎ接合が介在する。
半導体基体１の内部で電気的に連結されているので、ゲ
ート・ソース間およびゲート・ドレイン間には、極めて
広い面積のｐｎ接合が介在する。
【００２５】さらに、これらの接合を構成するｎ型コラ
ム層３１およびｐ型コラム層３２のドーピング濃度が、
従来構造のドリフト層より２桁以上高い。そのためゲー
ト・ソース間の接合容量（Ｃgs）およびゲート・ドレイ
ン間の接合容量（Ｃgd）が極めて大きくなる。
ム層３１およびｐ型コラム層３２のドーピング濃度が、
従来構造のドリフト層より２桁以上高い。そのためゲー
ト・ソース間の接合容量（Ｃgs）およびゲート・ドレイ
ン間の接合容量（Ｃgd）が極めて大きくなる。
【００２６】ｐｎ接合間に印加される電圧が高くなる
と、空乏層の広がりによってこれらの接合容量は急速に
減少するけれども、ＳＪ構造の場合には、空乏層の広が
る単位接合面積当りの接合容量が大きいので、Ｃgsおよ
びＣgdの減少は少ない。
と、空乏層の広がりによってこれらの接合容量は急速に
減少するけれども、ＳＪ構造の場合には、空乏層の広が
る単位接合面積当りの接合容量が大きいので、Ｃgsおよ
びＣgdの減少は少ない。
【００２７】ＣgsおよびＣgdは、トランジスタの入力容
量となる。とりわけゲート・ドレイン間の帰還容量Ｃgd
が大きいと、それを充放電するためのゲート電流が極め
て大きくなり、トランジスタをオン・オフ制御するに要
するゲートドライブ電力の著しい増大をもたらすのみな
らず、ゲートの充放電に要する時間の増加によって、ト
ランジスタのスイッチング損失が増加すると云う問題も
発生する。
量となる。とりわけゲート・ドレイン間の帰還容量Ｃgd
が大きいと、それを充放電するためのゲート電流が極め
て大きくなり、トランジスタをオン・オフ制御するに要
するゲートドライブ電力の著しい増大をもたらすのみな
らず、ゲートの充放電に要する時間の増加によって、ト
ランジスタのスイッチング損失が増加すると云う問題も
発生する。
【００２８】第二の問題点は、ドリフト層のドーピング
濃度の増加によるピンチオフゲート電圧の増大に伴っ
て、ゲートオフ・ゲインが低下することである。
濃度の増加によるピンチオフゲート電圧の増大に伴っ
て、ゲートオフ・ゲインが低下することである。
【００２９】図１１において、オン状態からオフ状態へ
の移行には、ソース電極７に対して負電位の電圧をゲー
ト電極８に投入し、隣合った二つのｐ型領域４から広が
る空乏層が重なることによって、その間のチャネル領域
を全域にわたって空乏化する（これをチャネル領域のピ
ンチオフと呼ぶ）。そのあとゲート電圧が印加されてい
る間、ドレイン・ソース間は阻止状態が保持される。
の移行には、ソース電極７に対して負電位の電圧をゲー
ト電極８に投入し、隣合った二つのｐ型領域４から広が
る空乏層が重なることによって、その間のチャネル領域
を全域にわたって空乏化する（これをチャネル領域のピ
ンチオフと呼ぶ）。そのあとゲート電圧が印加されてい
る間、ドレイン・ソース間は阻止状態が保持される。
【００３０】このピンチオフを起こすゲート電圧はでき
るだけ低い方が好ましい。ドレイン・ソース間の電圧
を、低いゲート電圧で阻止できるので高いゲート・オフ
・ゲインが得られるからである。高いオフ・ゲインは高
耐圧のトランジスタにとっては不可欠な要件である。
るだけ低い方が好ましい。ドレイン・ソース間の電圧
を、低いゲート電圧で阻止できるので高いゲート・オフ
・ゲインが得られるからである。高いオフ・ゲインは高
耐圧のトランジスタにとっては不可欠な要件である。
【００３１】しかし、図１１ではチャネル領域は、従来
構造のドリフト層より数十倍高いドーピング濃度のｎコ
ラム層３１となっているので、空乏層は広がりにくくな
り、従来構造と同程度のチャネル領域の幅では、ピンチ
オフに要するゲート電圧は従来より数ないし数十倍高く
なる。その結果、オフ・ゲインが著しく低下し、従来と
同程度のゲート・ソース間接合の耐電圧の場合には、ド
レイン・ソース間の阻止電圧が大幅に低下することにな
る。
構造のドリフト層より数十倍高いドーピング濃度のｎコ
ラム層３１となっているので、空乏層は広がりにくくな
り、従来構造と同程度のチャネル領域の幅では、ピンチ
オフに要するゲート電圧は従来より数ないし数十倍高く
なる。その結果、オフ・ゲインが著しく低下し、従来と
同程度のゲート・ソース間接合の耐電圧の場合には、ド
レイン・ソース間の阻止電圧が大幅に低下することにな
る。
【００３２】第三の問題点は、コラム層とチャネル領域
との位置合わせによる製造歩留まりが低下することであ
る。
との位置合わせによる製造歩留まりが低下することであ
る。
【００３３】チャネル領域を流れる多数キャリアが、同
じ電導型のコラム層に無駄なく流れ込むようにするため
には、広くても数ミクロン程度の狭い幅で繰り返し並置
されるコラム層に、チャネル領域を位置合わせする高い
加工精度が必要である。精度が不十分の場合には位置ず
れによる特性不良が発生する。
じ電導型のコラム層に無駄なく流れ込むようにするため
には、広くても数ミクロン程度の狭い幅で繰り返し並置
されるコラム層に、チャネル領域を位置合わせする高い
加工精度が必要である。精度が不十分の場合には位置ず
れによる特性不良が発生する。
【００３４】前記の通り、シリコンカーバイトを素材と
した静電誘導トランジスタ（ＳＩＴ）の２.５ｋＶ以上
での高耐圧領域のオン抵抗を低減するため、従来公知の
スパージャンクション（ＳＪ）構造を従来のＳＩＴにそ
のまま適用したのでは、ゲート入力容量の著しい増加に
よって、ゲート制御パワーの著しい増加を来すのみなら
ず、スイッチング損失の増加、さらにはオフ・ゲインの
低下など性能上の新たな課題が発生すると共に、パター
ン合わせに極めて高い精度が要求されるので、特性の一
定したトランジスタを高歩留まりで製造できないと云う
課題がある。
した静電誘導トランジスタ（ＳＩＴ）の２.５ｋＶ以上
での高耐圧領域のオン抵抗を低減するため、従来公知の
スパージャンクション（ＳＪ）構造を従来のＳＩＴにそ
のまま適用したのでは、ゲート入力容量の著しい増加に
よって、ゲート制御パワーの著しい増加を来すのみなら
ず、スイッチング損失の増加、さらにはオフ・ゲインの
低下など性能上の新たな課題が発生すると共に、パター
ン合わせに極めて高い精度が要求されるので、特性の一
定したトランジスタを高歩留まりで製造できないと云う
課題がある。
【００３５】本発明の目的は、オンオフ制御に要するゲ
ートパワーが低減されて優れたスッチング特性を有す
る、著しく低損失の高耐圧の静電誘導トランジスタを提
供することにある。
ートパワーが低減されて優れたスッチング特性を有す
る、著しく低損失の高耐圧の静電誘導トランジスタを提
供することにある。
【００３６】本発明の他の目的は、高オフゲインを有す
る低損失・高耐圧の静電誘導トランジスタを提供するこ
とにある。
る低損失・高耐圧の静電誘導トランジスタを提供するこ
とにある。
【００３７】本発明の他の目的は、高歩留まりで製造で
きる上記の低損失・高耐圧の静電誘導トランジスタの構
造を提供することにある。
きる上記の低損失・高耐圧の静電誘導トランジスタの構
造を提供することにある。
【００３８】また、本発明の他の目的は、上記の低損失
・高耐圧静電誘導トランジスタを用いた高効率の電力変
換装置あるいは電力遮断装置を提供することにある。
・高耐圧静電誘導トランジスタを用いた高効率の電力変
換装置あるいは電力遮断装置を提供することにある。
【００３９】
【課題を解決するための手段】上記目的を達成する本発
明の要旨は、価電子バンドと伝導電子バンド間のバンド
ギャップエネルギーが２.０ｅＶ以上の半導体単結晶を
基材とし、一対の主表面を有する半導体基体の一方の主
表面には第１導電型の低抵抗基板、他方の主表面には第
１導電型の第１バッファ層がそれぞれ隣接し、前記低抵
抗基板と第１バッファ層との間に前記一対の主表面にほ
ぼ垂直な方向に長く延びる第１導電型の第１ドリフト領
域と、該第１ドリフト領域に隣接する第２導電型の第２
ドリフト領域がそれぞれ複数個交互に並行配列したドリ
フト領域を有し、前記第１バッファ層が形成された前記
他方の主表面から、第１導電型の高濃度ソース層、前記
第２ドリフト領域に達する深さであって該第２ドリフト
層に電気的に接合された第２導電型の第２バッファ層、
および、第２導電型のゲート層がそれぞれ設けられ、前
記高濃度ソース層および第２バッファ層にはソース電極
が、前記ゲート層にはゲート電極が、前記低抵抗基板に
はドレイン電極がそれぞれ表面露出部に低抵抗接続さ
れ、前記ドレイン電極とソース電極間で高電圧を阻止す
る動作モードのときには前記第１ドリフト領域と前記第
２ドリフト領域に正および負の空間電荷領域が交互に並
ぶ形となり、該空間電荷領域で電極間に印加された電圧
の半分以上を支える静電誘導トランジスタにおいて、前
記第２導電型のゲート層が、半導体基体の一対の主表面
を透視する方向の投影が前記第２ドリフト層と重なり合
う部分を有し、かつ、半導体基体の他方の主表面より前
記第２ドリフト層との間に第１導電型の前記第１バッフ
ァ層の部分が介在する深さに設定された静電誘導トラン
ジスタにある。
明の要旨は、価電子バンドと伝導電子バンド間のバンド
ギャップエネルギーが２.０ｅＶ以上の半導体単結晶を
基材とし、一対の主表面を有する半導体基体の一方の主
表面には第１導電型の低抵抗基板、他方の主表面には第
１導電型の第１バッファ層がそれぞれ隣接し、前記低抵
抗基板と第１バッファ層との間に前記一対の主表面にほ
ぼ垂直な方向に長く延びる第１導電型の第１ドリフト領
域と、該第１ドリフト領域に隣接する第２導電型の第２
ドリフト領域がそれぞれ複数個交互に並行配列したドリ
フト領域を有し、前記第１バッファ層が形成された前記
他方の主表面から、第１導電型の高濃度ソース層、前記
第２ドリフト領域に達する深さであって該第２ドリフト
層に電気的に接合された第２導電型の第２バッファ層、
および、第２導電型のゲート層がそれぞれ設けられ、前
記高濃度ソース層および第２バッファ層にはソース電極
が、前記ゲート層にはゲート電極が、前記低抵抗基板に
はドレイン電極がそれぞれ表面露出部に低抵抗接続さ
れ、前記ドレイン電極とソース電極間で高電圧を阻止す
る動作モードのときには前記第１ドリフト領域と前記第
２ドリフト領域に正および負の空間電荷領域が交互に並
ぶ形となり、該空間電荷領域で電極間に印加された電圧
の半分以上を支える静電誘導トランジスタにおいて、前
記第２導電型のゲート層が、半導体基体の一対の主表面
を透視する方向の投影が前記第２ドリフト層と重なり合
う部分を有し、かつ、半導体基体の他方の主表面より前
記第２ドリフト層との間に第１導電型の前記第１バッフ
ァ層の部分が介在する深さに設定された静電誘導トラン
ジスタにある。
【００４０】即ち、比較的高濃度で薄いｎ層（ｎコラム
層）とｐ層（ｐコラム層）が交互に隣接して配列された
ドリフト層（電圧保持領域）の一端に沿って比較的高濃
度のｎ型バッファ層を設置し、その表面部分にｐゲート
層を具備することにより該ｐゲート層とｐコラム層との
間にｎ型バッファ層を介在させ、該介在するｎ型バッフ
ァ層によってゲート層とｐコラム層を電気的に分離す
る。
層）とｐ層（ｐコラム層）が交互に隣接して配列された
ドリフト層（電圧保持領域）の一端に沿って比較的高濃
度のｎ型バッファ層を設置し、その表面部分にｐゲート
層を具備することにより該ｐゲート層とｐコラム層との
間にｎ型バッファ層を介在させ、該介在するｎ型バッフ
ァ層によってゲート層とｐコラム層を電気的に分離す
る。
【００４１】また、該ｎ型バッファ層の中にソース層と
共にソース電極に低抵抗の接続されるｐ型埋め込み層を
具備し、該ｐ型埋込み層とｐゲート層との間をチャネル
領域とする。
共にソース電極に低抵抗の接続されるｐ型埋め込み層を
具備し、該ｐ型埋込み層とｐゲート層との間をチャネル
領域とする。
【００４２】さらに、ドレイン・ソース間が電圧阻止状
態において、前記ｐ型埋め込み層とｐコラム層が電気的
に連結されるようにする。
態において、前記ｐ型埋め込み層とｐコラム層が電気的
に連結されるようにする。
【００４３】上記により、ゲート制御電極が接続される
ｐ型ゲート層がｐコラム層と分離されて設けられるの
で、ゲート・ソース間およびゲート・ドレイン間の接合
容量は小さく制限される。その結果、入力容量の増大に
伴なうゲート電流の増加はなくなる。
ｐ型ゲート層がｐコラム層と分離されて設けられるの
で、ゲート・ソース間およびゲート・ドレイン間の接合
容量は小さく制限される。その結果、入力容量の増大に
伴なうゲート電流の増加はなくなる。
【００４４】また、ｐ型埋め込み層を具備したことによ
り、ゲート層と該埋め込み層間のチャネル領域の間隔を
微細化することができるので、ゲート・オフ・ゲインを
高い値にすることができる。
り、ゲート層と該埋め込み層間のチャネル領域の間隔を
微細化することができるので、ゲート・オフ・ゲインを
高い値にすることができる。
【００４５】また、ｐ型埋め込み層とｐコラム層とが電
気的に連結された部分を有し、かつ、ｐゲート層と前記
ｐコラム層とが電気的に分離されるので、両層の間には
ｎ型コラム層もしくは新たに具備されたｎ型層が介在さ
れることになり、チャネル領域とコラム層とのパターン
合わせをしなくても電流経路を形成することができる。
気的に連結された部分を有し、かつ、ｐゲート層と前記
ｐコラム層とが電気的に分離されるので、両層の間には
ｎ型コラム層もしくは新たに具備されたｎ型層が介在さ
れることになり、チャネル領域とコラム層とのパターン
合わせをしなくても電流経路を形成することができる。
【００４６】
【発明の実施の形態】以下、本発明を実施例に基づき具
体的に説明する。
体的に説明する。
【００４７】〔実施例 １〕図１は本発明の一実施例の
静電誘導トランジスタの半導体装置の基本セグメントの
断面図である。
静電誘導トランジスタの半導体装置の基本セグメントの
断面図である。
【００４８】図１において、本半導体装置はほぼ方形の
平面形状をなし、上下に主表面を有する平行平板状のシ
リコンカーバイト素材の半導体基体１であり、その一方
の主表面にドレイン電極６、他方の主表面にソース電極
７およびゲート電極８が具備され、ドレイン電極６とソ
ース電極７間に電圧が印加されたときに、半導体基体１
の一部を貫いて空乏層を形成することにより、前記ドレ
イン電極６とソース電極７間の電流通電を阻止する手段
を具えている半導体装置である。
平面形状をなし、上下に主表面を有する平行平板状のシ
リコンカーバイト素材の半導体基体１であり、その一方
の主表面にドレイン電極６、他方の主表面にソース電極
７およびゲート電極８が具備され、ドレイン電極６とソ
ース電極７間に電圧が印加されたときに、半導体基体１
の一部を貫いて空乏層を形成することにより、前記ドレ
イン電極６とソース電極７間の電流通電を阻止する手段
を具えている半導体装置である。
【００４９】半導体基体１の一方の主表面側には、ドー
ピング濃度の最も高い低抵抗のｎ型基盤（ｎ＋＋）２、
該ｎ型基盤２と他方の主表面のソース電極７との間に、
前記したドーピング濃度の比較的高いｎ型の第１領域３
１（ｎコラム層）とほぼ同じ濃度のｐ型の第２領域３２
（ｐコラム層）が、交互に隣接して配列した電圧保持領
域がある。
ピング濃度の最も高い低抵抗のｎ型基盤（ｎ＋＋）２、
該ｎ型基盤２と他方の主表面のソース電極７との間に、
前記したドーピング濃度の比較的高いｎ型の第１領域３
１（ｎコラム層）とほぼ同じ濃度のｐ型の第２領域３２
（ｐコラム層）が、交互に隣接して配列した電圧保持領
域がある。
【００５０】この電圧保持領域は、前記のドレイン電極
６とソース電極７間に、電流通電を阻止する向きの電圧
が印加されたときには、該ｎ型の第１領域３１およびｐ
型の第２領域３２に、それぞれ正および負の空間電荷が
広がり、それらが交互に並ぶ形となってマクロなスケー
ルで見て中性状態となり、実効的に高抵抗率の真性半導
体材料からなるように振る舞い、この領域の長さを適当
に増せば降伏電圧を一層高くすることができる。
６とソース電極７間に、電流通電を阻止する向きの電圧
が印加されたときには、該ｎ型の第１領域３１およびｐ
型の第２領域３２に、それぞれ正および負の空間電荷が
広がり、それらが交互に並ぶ形となってマクロなスケー
ルで見て中性状態となり、実効的に高抵抗率の真性半導
体材料からなるように振る舞い、この領域の長さを適当
に増せば降伏電圧を一層高くすることができる。
【００５１】一方、電極間に電流が流れる向きの電圧が
印加されたときには、電子電流が前記したドーピング濃
度の比較的高いｎ型の第１領域３１に流れるので、この
電圧保持領域のオン抵抗を著しく低くすることができ
る。
印加されたときには、電子電流が前記したドーピング濃
度の比較的高いｎ型の第１領域３１に流れるので、この
電圧保持領域のオン抵抗を著しく低くすることができ
る。
【００５２】この実施例では、最もドーピング濃度の高
いｎ型シリコンカーバイト基盤（ｎ＋＋）２は窒素のド
ーピング濃度が２×１０19、厚さが約２００μｍ、抵抗
率が約０.１ｍΩ・ｃｍの低抵抗基盤である。
いｎ型シリコンカーバイト基盤（ｎ＋＋）２は窒素のド
ーピング濃度が２×１０19、厚さが約２００μｍ、抵抗
率が約０.１ｍΩ・ｃｍの低抵抗基盤である。
【００５３】ドーピング濃度の比較的高いｎ型の第１領
域３１（ｎコラム層）とほぼ同じ濃度のｐ型の第２領域
３２（ｐコラム層）が、交互に隣接してストライブ構造
に配列した電圧保持領域の長さは約５０μｍであって、
構成要素となる前記の第１および第２領域は、そのドー
ピング濃度および幅が両領域ともほぼ同じであって、そ
れぞれ２.５×１０15および１０μｍである。
域３１（ｎコラム層）とほぼ同じ濃度のｐ型の第２領域
３２（ｐコラム層）が、交互に隣接してストライブ構造
に配列した電圧保持領域の長さは約５０μｍであって、
構成要素となる前記の第１および第２領域は、そのドー
ピング濃度および幅が両領域ともほぼ同じであって、そ
れぞれ２.５×１０15および１０μｍである。
【００５４】上記第１および第２領域の一方の主表面側
には厚さが約５μｍ、ドーピング濃度が前記ｎコラム層
とほぼ同じ２.５×１０15のｎ型層（３１）が前記ｎ型
基盤２との間に形成される。
には厚さが約５μｍ、ドーピング濃度が前記ｎコラム層
とほぼ同じ２.５×１０15のｎ型層（３１）が前記ｎ型
基盤２との間に形成される。
【００５５】この第１の実施例の新規な点は、半導体基
体１の前記ｎおよびｐコラム層よりなる電圧保持領域に
隣接して、その他方の表面側に形成されたｎ型バッファ
層３３にある。
体１の前記ｎおよびｐコラム層よりなる電圧保持領域に
隣接して、その他方の表面側に形成されたｎ型バッファ
層３３にある。
【００５６】該ｎ型バッファ層３３は、ドーピング濃度
および厚さは１×１０17および約２μｍと、前記ｎコラ
ム層より高濃度で薄く設定される。該ｎ型バッファ層３
３の表面から、ｎ＋ソース層５１、Ｐ＋バッファ層４２
およびＰ＋ゲート層４１がそれぞれ設けられ、ｎ＋ソー
ス層５１およびＰ＋ゲート層４１の表面には、ソース電
極７が、Ｐ＋ゲート層４１の表面には、ゲート電極８が
それぞれ低抵抗接続される。
および厚さは１×１０17および約２μｍと、前記ｎコラ
ム層より高濃度で薄く設定される。該ｎ型バッファ層３
３の表面から、ｎ＋ソース層５１、Ｐ＋バッファ層４２
およびＰ＋ゲート層４１がそれぞれ設けられ、ｎ＋ソー
ス層５１およびＰ＋ゲート層４１の表面には、ソース電
極７が、Ｐ＋ゲート層４１の表面には、ゲート電極８が
それぞれ低抵抗接続される。
【００５７】これらの層のうち、Ｐ＋バッファ層４２
は、ｐコラム層３２に達する深さであって、該コラム層
に電気的に接合されており、また、Ｐ＋ゲート層４１
は、前記表面より前記ｐコラム層３２との間に、前記ｎ
＋バッファ層３３の部分が介在するような深さに設定さ
れ、半導体基体１の二つの主表面を透視する厚さ方向の
投影が、前記ｐコラム層３２と重なり合う部分を有して
いる。
は、ｐコラム層３２に達する深さであって、該コラム層
に電気的に接合されており、また、Ｐ＋ゲート層４１
は、前記表面より前記ｐコラム層３２との間に、前記ｎ
＋バッファ層３３の部分が介在するような深さに設定さ
れ、半導体基体１の二つの主表面を透視する厚さ方向の
投影が、前記ｐコラム層３２と重なり合う部分を有して
いる。
【００５８】以下に本実施例のＳＩＴの動作を説明する
中で、これらの各層の作用を述べることにする。
中で、これらの各層の作用を述べることにする。
【００５９】ドレイン・ソース電極間が、オフ状態なら
びにオン状態にある時の各部の動作については前述の通
りである。ゲート信号が印加されないゲート開放の間、
このＳＩＴは、いわゆるノーマリ・オンの特性を示し、
オン状態を持続する。この状態からオフ状態への移行
は、ゲート電極８に、ソース電極７に対して負電位の電
圧信号が投入されて開始する。
びにオン状態にある時の各部の動作については前述の通
りである。ゲート信号が印加されないゲート開放の間、
このＳＩＴは、いわゆるノーマリ・オンの特性を示し、
オン状態を持続する。この状態からオフ状態への移行
は、ゲート電極８に、ソース電極７に対して負電位の電
圧信号が投入されて開始する。
【００６０】ゲート電圧によってＰ＋ゲート層４１とｎ
＋バッファ層３３とで構成されるｐｎ接合が逆バイアス
され、空乏層が主としてｎ＋バッファ層３３内に広がり
始める。そのため、Ｐ＋ゲート層４１とｐコラム層３２
の間のｎ＋バッファ層３３を、ｎ＋ソース層５１からｎ
コラム層３１に向って横方向に流れているキャリア（電
子）の通電路の幅が狭まる。
＋バッファ層３３とで構成されるｐｎ接合が逆バイアス
され、空乏層が主としてｎ＋バッファ層３３内に広がり
始める。そのため、Ｐ＋ゲート層４１とｐコラム層３２
の間のｎ＋バッファ層３３を、ｎ＋ソース層５１からｎ
コラム層３１に向って横方向に流れているキャリア（電
子）の通電路の幅が狭まる。
【００６１】ゲート電圧が十分高く、電圧に応じて拡大
する空乏層が通電路対岸のｐコラム層３２に到達する
と、通電路は完全に遮蔽された、いわゆる、ピンチオフ
状態となる。電子の流れがこの部分で遮断されると、ｎ
コラム層３１とｐコラム層３２で構成されるｐｎ接合１
０２が逆バイアスされ、それぞれの領域内に空乏層が広
がって、正および負の空間電荷領域が交互に形成されて
所定の電圧を阻止する。阻止電圧は、電圧保持領域の長
さとゲート・オフ・ゲインによって決まる。
する空乏層が通電路対岸のｐコラム層３２に到達する
と、通電路は完全に遮蔽された、いわゆる、ピンチオフ
状態となる。電子の流れがこの部分で遮断されると、ｎ
コラム層３１とｐコラム層３２で構成されるｐｎ接合１
０２が逆バイアスされ、それぞれの領域内に空乏層が広
がって、正および負の空間電荷領域が交互に形成されて
所定の電圧を阻止する。阻止電圧は、電圧保持領域の長
さとゲート・オフ・ゲインによって決まる。
【００６２】この実施例では、電圧保持領域の長さが約
５０μｍである。また、実質的なチャネルの幅となる前
記ｐ＋ゲート層４１と、前記ｐコラム層３２の間に介在
するｎ＋バッファ層３３の部分の幅が約１μｍと極めて
狭いので、ゲインが２００以上の高ゲート・オフ・ゲイ
ンが得られる。
５０μｍである。また、実質的なチャネルの幅となる前
記ｐ＋ゲート層４１と、前記ｐコラム層３２の間に介在
するｎ＋バッファ層３３の部分の幅が約１μｍと極めて
狭いので、ゲインが２００以上の高ゲート・オフ・ゲイ
ンが得られる。
【００６３】オフゲート電圧として２５Ｖの電圧を印加
した場合、約５,０００Ｖの耐電圧を有する。また、オ
フ状態からオン状態への移行には、ゲート・ソース間に
印加していたゲート電圧信号を取り去るか、もしくはゲ
ート電極８を僅か（２.０Ｖ以下）に正電位とする電圧
を投入する。これによって、前記Ｐ＋ゲート層４１とｐ
コラム層３２との互いに投影方向に重なる部分での空乏
層によるピンチオフ状態が解け、この部分のｎ＋バッフ
ァ層３３の電子の通電路が開路となり、ソース電極７、
ｎ＋＋ソース層５１、ｎ＋バッファ層３３（チャネル領
域）、ｎコラム層３１、ｎ＋＋基盤２、そしてドレイン
電極６の経路で電子が流れ、オン状態となる。
した場合、約５,０００Ｖの耐電圧を有する。また、オ
フ状態からオン状態への移行には、ゲート・ソース間に
印加していたゲート電圧信号を取り去るか、もしくはゲ
ート電極８を僅か（２.０Ｖ以下）に正電位とする電圧
を投入する。これによって、前記Ｐ＋ゲート層４１とｐ
コラム層３２との互いに投影方向に重なる部分での空乏
層によるピンチオフ状態が解け、この部分のｎ＋バッフ
ァ層３３の電子の通電路が開路となり、ソース電極７、
ｎ＋＋ソース層５１、ｎ＋バッファ層３３（チャネル領
域）、ｎコラム層３１、ｎ＋＋基盤２、そしてドレイン
電極６の経路で電子が流れ、オン状態となる。
【００６４】以上に述べたスイッチング動作において、
ゲート信号はゲート・ソース間に投入される電圧信号で
ある。
ゲート信号はゲート・ソース間に投入される電圧信号で
ある。
【００６５】ゲート・ソース間の入力容量や、ゲート・
ドレイン間の帰還容量が大きいと、これらの容量を充放
電するために要するゲート電流が、増大すると云う問題
があることを先に述べたが、本実施例では、これらの容
量成分は、前記のｐ＋ゲート層４１とｎ＋バッファ層３
３とで構成されるｐｎ接合の接合容量のみである。その
ため、高々１,０００ｐＦ／ｃｍ2程度の総入力容量であ
り、ゲート電流の増加によるゲートパワーが増加すると
云う従来のＳＪ構造ＳＩＴの問題を解消することができ
た。
ドレイン間の帰還容量が大きいと、これらの容量を充放
電するために要するゲート電流が、増大すると云う問題
があることを先に述べたが、本実施例では、これらの容
量成分は、前記のｐ＋ゲート層４１とｎ＋バッファ層３
３とで構成されるｐｎ接合の接合容量のみである。その
ため、高々１,０００ｐＦ／ｃｍ2程度の総入力容量であ
り、ゲート電流の増加によるゲートパワーが増加すると
云う従来のＳＪ構造ＳＩＴの問題を解消することができ
た。
【００６６】また、チャネル領域を狭くできる構造にし
たのでオフ・ゲインが低下することはなく、２００以上
のゲインが得られた。
たのでオフ・ゲインが低下することはなく、２００以上
のゲインが得られた。
【００６７】上記の実施例１では、耐電圧が５,０００
ＶのシリコンカーバイトのＳＩＴに適用し例であるが、
本実施例のオン抵抗Ｒon.sは、図９のＳｉＣ−ＳＪ（ｄ
＝１０μｍ）の曲線から求められる通り、約４ｍΩ.ｃ
ｍ2であり、シリコンを素材とした従来構造のＳＩＴの
約２０Ω.ｃｍ2、および、シリコンカーバイトを素材と
した従来構造のＳＩＴの４０ｍΩ.ｃｍ2の値に対して、
それぞれ、約５,０００分の１と、１０分の１のオン抵
抗に低減することができた。
ＶのシリコンカーバイトのＳＩＴに適用し例であるが、
本実施例のオン抵抗Ｒon.sは、図９のＳｉＣ−ＳＪ（ｄ
＝１０μｍ）の曲線から求められる通り、約４ｍΩ.ｃ
ｍ2であり、シリコンを素材とした従来構造のＳＩＴの
約２０Ω.ｃｍ2、および、シリコンカーバイトを素材と
した従来構造のＳＩＴの４０ｍΩ.ｃｍ2の値に対して、
それぞれ、約５,０００分の１と、１０分の１のオン抵
抗に低減することができた。
【００６８】本実施例の図１には断面構造だけを開示し
たが、この二次元配列としては、ｎコラム層３１および
ｐコラム層３２が、ストライブ状に並置された構造、お
よび、両層がモザイク状または格子状の配列構造にする
ことができる。
たが、この二次元配列としては、ｎコラム層３１および
ｐコラム層３２が、ストライブ状に並置された構造、お
よび、両層がモザイク状または格子状の配列構造にする
ことができる。
【００６９】〔実施例 ２〕図２は、本発明の一実施例
を静電誘導トランジスタの半導体装置の一部分を示す斜
視図である。
を静電誘導トランジスタの半導体装置の一部分を示す斜
視図である。
【００７０】図中の各部に付した符号が、図１に示した
ものと同じものは、その構造，導電型、並びに、作用が
等しい部分を指す。
ものと同じものは、その構造，導電型、並びに、作用が
等しい部分を指す。
【００７１】本実施例が実施例１と異なるところは、前
記Ｐ＋バッファ層４２の構造と配置である。本実施例に
おいて前記Ｐ＋バッファ層４２は、前記ｎ＋バッファ層
３３の内部に設けられてソース電極７とｐコラム層３２
の間を電気的に連結する作用を担っている所は実施例１
と同じであるが、前記ｎ＋バッファ層３３の表面より深
い位置で、左右横方向に広がった部分を有する逆Ｔ字型
の形状になっている。
記Ｐ＋バッファ層４２の構造と配置である。本実施例に
おいて前記Ｐ＋バッファ層４２は、前記ｎ＋バッファ層
３３の内部に設けられてソース電極７とｐコラム層３２
の間を電気的に連結する作用を担っている所は実施例１
と同じであるが、前記ｎ＋バッファ層３３の表面より深
い位置で、左右横方向に広がった部分を有する逆Ｔ字型
の形状になっている。
【００７２】この左右に広がった部分において、半導体
基体１の二つの主表面を透視する厚さ方向の投影が、前
記ｐゲート層４１と重なり合う部分を有している点が特
徴であり、実施例１（図１）で規定されていたＰ＋ゲー
ト層４１とｐコラム層３２との、互いに投影方向に重な
る要件に代わる役割を持つ。即ち、本実施例では前記の
ｐ＋ゲート層４１とｐ＋バッファ層４２が投影方向に重
なり合う部分のｎ＋バッファ層３３がチャネル領域とし
て動作する。
基体１の二つの主表面を透視する厚さ方向の投影が、前
記ｐゲート層４１と重なり合う部分を有している点が特
徴であり、実施例１（図１）で規定されていたＰ＋ゲー
ト層４１とｐコラム層３２との、互いに投影方向に重な
る要件に代わる役割を持つ。即ち、本実施例では前記の
ｐ＋ゲート層４１とｐ＋バッファ層４２が投影方向に重
なり合う部分のｎ＋バッファ層３３がチャネル領域とし
て動作する。
【００７３】本実施例が、前記実施例１よりも優れた点
は、ｎ＋バッファ層３３の中に形成されるｐ＋ゲート層
４１、ｐ＋バッファ層４２およびｎ＋＋ソース層５１の
横方向の位置が、半導体基体１内においてｎ型バッファ
層３３に隣接して設けられる前記の電圧保持領域の、前
記ｎコラム層３１およびｐコラム層３２の配列に無関係
に形成できることである。即ち、ｐ＋ゲート層４１、ｐ
＋バッファ層４２およびｎ＋＋ソース層５１を形成する
に際して、ｎ＋バッファ層３３の背後に隠れているｎコ
ラム層３１や、ｐコラム層３２の配列構造に無関係に、
つまりアライメントなしで形成できると云う製作上の容
易性にある。
は、ｎ＋バッファ層３３の中に形成されるｐ＋ゲート層
４１、ｐ＋バッファ層４２およびｎ＋＋ソース層５１の
横方向の位置が、半導体基体１内においてｎ型バッファ
層３３に隣接して設けられる前記の電圧保持領域の、前
記ｎコラム層３１およびｐコラム層３２の配列に無関係
に形成できることである。即ち、ｐ＋ゲート層４１、ｐ
＋バッファ層４２およびｎ＋＋ソース層５１を形成する
に際して、ｎ＋バッファ層３３の背後に隠れているｎコ
ラム層３１や、ｐコラム層３２の配列構造に無関係に、
つまりアライメントなしで形成できると云う製作上の容
易性にある。
【００７４】〔実施例 ３〕図３は本発明の一実施例を
示す静電誘導トランジスタの半導体装置の一部分を示す
断面図である。
示す静電誘導トランジスタの半導体装置の一部分を示す
断面図である。
【００７５】図中の各部に付した構成部分の番号が図２
に示したものと同じ部分はその構造、導電型および作用
が等しい部分を指す。基本的な構成は先の図２に示した
第２の実施例と相違しなが、ｎ＋バッファ層３３の中に
形成されるｐ＋ゲート層４１、ｐ＋バッファ層４２およ
びｎ＋＋ソース層５１の横方向の位置が、前記の電圧保
持領域の前記ｎコラム層３１およびｐコラム層３２の配
列に無関係に形成できるとする実施例２の展開例であ
る。
に示したものと同じ部分はその構造、導電型および作用
が等しい部分を指す。基本的な構成は先の図２に示した
第２の実施例と相違しなが、ｎ＋バッファ層３３の中に
形成されるｐ＋ゲート層４１、ｐ＋バッファ層４２およ
びｎ＋＋ソース層５１の横方向の位置が、前記の電圧保
持領域の前記ｎコラム層３１およびｐコラム層３２の配
列に無関係に形成できるとする実施例２の展開例であ
る。
【００７６】即ち、この例ではｎ＋バッファ層３３の中
に形成されるｐ＋ゲート層４１、ｐ＋バッファ層４２お
よびｎ＋＋ソース層５１の構造や寸法を、実施例２と同
じにしたまま、ｎコラム層３１およびｐコラム層３２の
幅を実施例２の約１／２、即ち、約５μｍとし、ドーピ
ング濃度をより高くしたものである。この場合にはオン
抵抗はさらに低減される。
に形成されるｐ＋ゲート層４１、ｐ＋バッファ層４２お
よびｎ＋＋ソース層５１の構造や寸法を、実施例２と同
じにしたまま、ｎコラム層３１およびｐコラム層３２の
幅を実施例２の約１／２、即ち、約５μｍとし、ドーピ
ング濃度をより高くしたものである。この場合にはオン
抵抗はさらに低減される。
【００７７】〔実施例 ４〕図４は、本発明の一実施例
を示す静電誘導トランジスタの半導体装置の一部分を示
す断面図である。
を示す静電誘導トランジスタの半導体装置の一部分を示
す断面図である。
【００７８】図中の各部の符号が図３に示したものと同
じ部分はその構造，導電型および作用が等しい部分を指
す。基本的な構成は実施例２（図２）と相違しないが、
ｎ＋バッファ層３３の中に形成されるｐ＋ゲート層４
１、ｐ＋バッファ層４２およびｎ＋＋ソース層５１の横
方向の位置が、前記の電圧保持領域の前記ｎコラム層３
１およびｐコラム層３２の配列に無関係に形成できると
する実施例２の他の展開例である。
じ部分はその構造，導電型および作用が等しい部分を指
す。基本的な構成は実施例２（図２）と相違しないが、
ｎ＋バッファ層３３の中に形成されるｐ＋ゲート層４
１、ｐ＋バッファ層４２およびｎ＋＋ソース層５１の横
方向の位置が、前記の電圧保持領域の前記ｎコラム層３
１およびｐコラム層３２の配列に無関係に形成できると
する実施例２の他の展開例である。
【００７９】本実施例が先の実施例と異なるところは、
ｎ＋バッファ層３３の中にストライブ形状に並行配置さ
れるｐ＋ゲート層４１、ｐ＋バッファ層４２およびｎ＋
＋ソース層５１の配列方向が、同じく並行配列されるｎ
コラム層３１およびｐコラム層３２の配列方向に対して
ほぼ直角の相互関係に形成された例であり、アライメン
トなしで形成できると云う実施例２の製作の容易性を示
す例である。
ｎ＋バッファ層３３の中にストライブ形状に並行配置さ
れるｐ＋ゲート層４１、ｐ＋バッファ層４２およびｎ＋
＋ソース層５１の配列方向が、同じく並行配列されるｎ
コラム層３１およびｐコラム層３２の配列方向に対して
ほぼ直角の相互関係に形成された例であり、アライメン
トなしで形成できると云う実施例２の製作の容易性を示
す例である。
【００８０】〔実施例 ５〕図５は本発明の一実施例の
静電誘導トランジスタの半導体装置の一部分を示す断面
図である。図中の各部の符号が図３に示したものと同じ
部分は、その構造，導電型および作用が等しい部分を指
す。
静電誘導トランジスタの半導体装置の一部分を示す断面
図である。図中の各部の符号が図３に示したものと同じ
部分は、その構造，導電型および作用が等しい部分を指
す。
【００８１】実施例３と相違するところは、ｐ＋バッフ
ァ層４２がｐコラム層３２と直接に電気的に連結されな
いで、間にｎ＋バッファ層の一部分３４が介在されてい
ることである。これによって、低いバイアス状態でのソ
ース・ドレイン間の接合容量が小さくなり、ＳＩＴのス
イッチング時間を一層短縮できる効果がある。
ァ層４２がｐコラム層３２と直接に電気的に連結されな
いで、間にｎ＋バッファ層の一部分３４が介在されてい
ることである。これによって、低いバイアス状態でのソ
ース・ドレイン間の接合容量が小さくなり、ＳＩＴのス
イッチング時間を一層短縮できる効果がある。
【００８２】〔実施例 ６〕図６は、本発明の一実施例
である静電誘導トランジスタの半導体装置の一部分を示
す断面図である。
である静電誘導トランジスタの半導体装置の一部分を示
す断面図である。
【００８３】前記実施例１〜４の部分的な変形例であ
り、図中の各部に付した符号が同じ部分は、その構造，
導電型および作用が等しい部分を指す。
り、図中の各部に付した符号が同じ部分は、その構造，
導電型および作用が等しい部分を指す。
【００８４】先の実施例と相違するところは、ｎ＋＋ソ
ース層５１とｐ＋ゲート層４１ならびに同じくｎ＋＋ソ
ース層５１とｐ＋バッファ層４２との関係にある。即
ち、本実施例では、ｎ＋＋ソース層５１とｐ＋ゲート層
４１とが直に接している。先の実施例のように、表面に
ｎ＋バッファ層３３の一部が介在しなくとも、ゲート・
ソース間のｐｎ接合に所定の耐電圧が確保されればよ
い。両層の位置合わせに高い精度が不要になり、製作の
容易性が改善される。
ース層５１とｐ＋ゲート層４１ならびに同じくｎ＋＋ソ
ース層５１とｐ＋バッファ層４２との関係にある。即
ち、本実施例では、ｎ＋＋ソース層５１とｐ＋ゲート層
４１とが直に接している。先の実施例のように、表面に
ｎ＋バッファ層３３の一部が介在しなくとも、ゲート・
ソース間のｐｎ接合に所定の耐電圧が確保されればよ
い。両層の位置合わせに高い精度が不要になり、製作の
容易性が改善される。
【００８５】また、先の実施例では、半導体基体の他の
表面のｎ＋＋ソース層５１の間にｐ＋バッファ層４２の
一部が露出し、そこで該ｐ＋バッファ層４２とソース電
極７が低抵抗接続されていたが、電極との接続部分は必
ずしも基体の表面である必要がなく、本実施例のよう
に、基体の表面より該ｐ＋バッファ層４２に届く深さの
溝を設け、その底部でソース電極７が低抵抗接続されて
もよい。これによっても製作の容易性が改善される。さ
らに、これら２つの変形構造を同時に適用する必要はな
く、個別に実素子に適用してもよい。
表面のｎ＋＋ソース層５１の間にｐ＋バッファ層４２の
一部が露出し、そこで該ｐ＋バッファ層４２とソース電
極７が低抵抗接続されていたが、電極との接続部分は必
ずしも基体の表面である必要がなく、本実施例のよう
に、基体の表面より該ｐ＋バッファ層４２に届く深さの
溝を設け、その底部でソース電極７が低抵抗接続されて
もよい。これによっても製作の容易性が改善される。さ
らに、これら２つの変形構造を同時に適用する必要はな
く、個別に実素子に適用してもよい。
【００８６】〔実施例 ７〕図７は、本発明の一実施例
の静電誘導トランジスタの半導体装置の一部分を示す断
面図である。図中の各部の符号が図１〜図４に示したも
のと同じ部分は、その構造，導電型および作用が等しい
部分を指す。
の静電誘導トランジスタの半導体装置の一部分を示す断
面図である。図中の各部の符号が図１〜図４に示したも
のと同じ部分は、その構造，導電型および作用が等しい
部分を指す。
【００８７】先の実施例と相違するところは、ｐ＋ゲー
ト層４１の構造とその配置にある。即ち、該ｐ＋ゲート
層４１は前記のｐコラム層３２と電気的に分離されて、
ｎ＋バッファ層３３の内に設けられているところは、実
施例１〜４と同じであるが、本実施例では、該ｐ＋ゲー
ト層４１が相隣合う２つのｐ＋バッファ層４２の中間の
位置に設けられているのが特徴である。つまり、先の例
のように、前記ｐゲート層４１の半導体基体１の二つの
主表面を透視する厚さ方向の投影が、前記ｐ＋バッファ
層４２、もしくは、前記ｐコラム層３２と重なり合う部
分を有していない。
ト層４１の構造とその配置にある。即ち、該ｐ＋ゲート
層４１は前記のｐコラム層３２と電気的に分離されて、
ｎ＋バッファ層３３の内に設けられているところは、実
施例１〜４と同じであるが、本実施例では、該ｐ＋ゲー
ト層４１が相隣合う２つのｐ＋バッファ層４２の中間の
位置に設けられているのが特徴である。つまり、先の例
のように、前記ｐゲート層４１の半導体基体１の二つの
主表面を透視する厚さ方向の投影が、前記ｐ＋バッファ
層４２、もしくは、前記ｐコラム層３２と重なり合う部
分を有していない。
【００８８】前記ｐゲート層４１と該ｐ＋バッファ層４
２に挟まれた部分が前述のチャネル領域となってオン・
オフ制御される。
２に挟まれた部分が前述のチャネル領域となってオン・
オフ制御される。
【００８９】〔実施例 ８〕図１２は、本発明の静電誘
導トランジスタを用いたインバータ装置を構成する１ア
ームの基本回路構成を示す。
導トランジスタを用いたインバータ装置を構成する１ア
ームの基本回路構成を示す。
【００９０】コンデンサ７０の直流電源を制御して、交
流負荷７５の交流出力をコントロールするインバータ回
路の１相部分を示している。上下アームに本発明の高速
・低損失のＳＩＴ７１，７２が使用され、ＳＩＴのそれ
ぞれに高速の整流ダイオード７３，７４が並列に接続さ
れている。
流負荷７５の交流出力をコントロールするインバータ回
路の１相部分を示している。上下アームに本発明の高速
・低損失のＳＩＴ７１，７２が使用され、ＳＩＴのそれ
ぞれに高速の整流ダイオード７３，７４が並列に接続さ
れている。
【００９１】実際のインバータでは、この１アームを２
相または３相組み合わせて単相また三相インバータとし
て機能する。リカバリー電流が無く、低損失で、かつ、
高速に動作する本発明のＳＩＴを使用することによっ
て、電源電圧が２ｋＶ以上の高電圧インバータが構成さ
れ、トランスレスで高電圧の交流・直流の直接変換に適
用できる。
相または３相組み合わせて単相また三相インバータとし
て機能する。リカバリー電流が無く、低損失で、かつ、
高速に動作する本発明のＳＩＴを使用することによっ
て、電源電圧が２ｋＶ以上の高電圧インバータが構成さ
れ、トランスレスで高電圧の交流・直流の直接変換に適
用できる。
【００９２】〔実施例 ９〕図１３は、本発明の高耐圧
静電誘導トランジスタを用いた半導体電流遮断器の基本
回路構成を示す。
静電誘導トランジスタを用いた半導体電流遮断器の基本
回路構成を示す。
【００９３】遮断器の主端子６０，６１間には本発明の
ＳＩＴ７１が接続され、これに並列にコンデンサ７６お
よび抵抗７７からなるスナバー回路が接続されており、
電流遮断時の電圧の跳ね上がりをクランプする。５ｋＶ
の耐電圧を有しながら、１００Ａ／ｃｍ2の電流通電時
の内部電圧降下が、０.４Ｖ以下と云う極めてオン損失
の小さい半導体遮断器が実現できる。
ＳＩＴ７１が接続され、これに並列にコンデンサ７６お
よび抵抗７７からなるスナバー回路が接続されており、
電流遮断時の電圧の跳ね上がりをクランプする。５ｋＶ
の耐電圧を有しながら、１００Ａ／ｃｍ2の電流通電時
の内部電圧降下が、０.４Ｖ以下と云う極めてオン損失
の小さい半導体遮断器が実現できる。
【００９４】
【発明の効果】本発明によれば、シリコンカーバイトを
素材とした高耐圧静電誘導トランジスタのドリフト層の
抵抗を、従来の１／１０に低減でき、かつ、ゲートとソ
ース間ならびにゲートとドレイン間の接合容量を、大幅
に小さくしてトランジスタをオン・オフ制御するのに必
要な、ゲートパワーの著しい増加が防止された制御性の
優れた超低損失、高耐圧の半導体トランジスタを実現で
きると云う効果がある。
素材とした高耐圧静電誘導トランジスタのドリフト層の
抵抗を、従来の１／１０に低減でき、かつ、ゲートとソ
ース間ならびにゲートとドレイン間の接合容量を、大幅
に小さくしてトランジスタをオン・オフ制御するのに必
要な、ゲートパワーの著しい増加が防止された制御性の
優れた超低損失、高耐圧の半導体トランジスタを実現で
きると云う効果がある。
【００９５】具体的には、耐電圧が５,０００Ｖのシリ
コンカーバイトの静電誘導トランジスタに適用した場
合、本発明のオン抵抗Ｒon.sは約４ｍΩ.ｃｍ2であり、
シリコンを素材とした従来構造の静電誘導トランジスタ
の２０Ω.ｃｍ2、および、シリコンカーバイトを素材と
した従来構造の静電誘導トランジスタの４０ｍΩ.ｃｍ2
と云う値に対して、それぞれ、約５,０００分の１、１
０分の１のオン抵抗に低減でき、１００Ａ／ｃｍ2の電
流密度の電流を通電したときの内部電圧降下を０.４Ｖ
と云う極めて低損失の高耐圧スイッチング素子を得るこ
とができる。
コンカーバイトの静電誘導トランジスタに適用した場
合、本発明のオン抵抗Ｒon.sは約４ｍΩ.ｃｍ2であり、
シリコンを素材とした従来構造の静電誘導トランジスタ
の２０Ω.ｃｍ2、および、シリコンカーバイトを素材と
した従来構造の静電誘導トランジスタの４０ｍΩ.ｃｍ2
と云う値に対して、それぞれ、約５,０００分の１、１
０分の１のオン抵抗に低減でき、１００Ａ／ｃｍ2の電
流密度の電流を通電したときの内部電圧降下を０.４Ｖ
と云う極めて低損失の高耐圧スイッチング素子を得るこ
とができる。
【００９６】さらに、導通損失とゲートパワーが、共に
低減された高耐圧トランジスタが実現できるので、これ
を電源電圧２５００Ｖ以上の高電圧の電力変換装置の半
導体スイッチング素子として使用することによって、ト
ランスを使用せずに高い電圧の電力変換ができ、高効率
でコンパクトな小型・高機能の高電圧の電力変換装置を
得ることができる。
低減された高耐圧トランジスタが実現できるので、これ
を電源電圧２５００Ｖ以上の高電圧の電力変換装置の半
導体スイッチング素子として使用することによって、ト
ランスを使用せずに高い電圧の電力変換ができ、高効率
でコンパクトな小型・高機能の高電圧の電力変換装置を
得ることができる。
【００９７】さらにまた、導通損失が極めて低減された
高耐圧半導体スイッチング素子が実現でき、これを２,
５００Ｖ以上の高電圧の電流遮断装置に用いることによ
って、低損失で高速度の半導体遮断器を得ることができ
る。
高耐圧半導体スイッチング素子が実現でき、これを２,
５００Ｖ以上の高電圧の電流遮断装置に用いることによ
って、低損失で高速度の半導体遮断器を得ることができ
る。
【図１】実施例１の静電誘導トランジスタの半導体装置
の基本セグメントの断面図である。
の基本セグメントの断面図である。
【図２】実施例２の静電誘導トランジスタの半導体装置
の一部分を示す斜視図である。
の一部分を示す斜視図である。
【図３】実施例３の静電誘導トランジスタの半導体装置
の一部分を示す断面図である。
の一部分を示す断面図である。
【図４】実施例４の静電誘導トランジスタの半導体装置
の一部分を示す斜視図である。
の一部分を示す斜視図である。
【図５】実施例５の静電誘導トランジスタの半導体装置
の一部分を示す断面図である。
の一部分を示す断面図である。
【図６】実施例６の静電誘導トランジスタの半導体装置
の一部分を示す断面図である。
の一部分を示す断面図である。
【図７】実施例７の静電誘導トランジスタの半導体装置
の一部分を示す断面図である。
の一部分を示す断面図である。
【図８】従来構造の静電誘導トランジスタの半導体装置
の基本セグメントの断面図である。
の基本セグメントの断面図である。
【図９】静電誘導トランジスタの耐電圧とオン抵抗の関
係を示すグラフである。
係を示すグラフである。
【図１０】スーパージャンクション構造を適用した縦形
の電界効果トランジスタの基本構造である。
の電界効果トランジスタの基本構造である。
【図１１】スーパージャンクション構造を適用した従来
構造の縦形の電界効果トランジスタの基本セグメントの
断面図である。
構造の縦形の電界効果トランジスタの基本セグメントの
断面図である。
【図１２】本発明の静電誘導トランジスタを使用したイ
ンバータ装置を構成する１アームの基本構成回路を示す
図である。
ンバータ装置を構成する１アームの基本構成回路を示す
図である。
【図１３】本発明の高耐圧静電誘導トランジスタを用い
た半導体電流遮断装置の基本回路構成を示す図である。
た半導体電流遮断装置の基本回路構成を示す図である。
１…半導体基体、２…高濃度ｎ型基盤、３…比較的低濃
度のｎ型ドリフト層、４…比較的高濃度のｐ型ゲート
層、５…比較的高濃度のｎ型ソース層、６…ドレイン電
極（アノード電極）、７…ソース電極（カソード電
極）、８…ゲート電極、３１…比較的高濃度のｎ型ドリ
フト層（ｎコラム層）、３２…比較的高濃度のｐ型ドリ
フト層（ｐコラム層）、３３…比較的高濃度のｎ型層
（ｎ型バッファ層）、３４…比較的高濃度のｎ型層（ｎ
型バッファ層）、４１…比較的高濃度のｐ型層（ｐ型ゲ
ート層）、４２…比較的高濃度のｐ型層（ｐ型バッファ
層，ｐ型埋め込み層）、５１…比較的高濃度のｎ型層
（ｎ型ソース層）、７０…直流コンデンサ、７１，７２
…本発明の静電誘導トランジスタ、７３，７４…高速整
流ダイオード、７５…負荷、６０，６１…主端子、７６
…交流コンデンサ、７７…抵抗、７８…ゲート回路。
度のｎ型ドリフト層、４…比較的高濃度のｐ型ゲート
層、５…比較的高濃度のｎ型ソース層、６…ドレイン電
極（アノード電極）、７…ソース電極（カソード電
極）、８…ゲート電極、３１…比較的高濃度のｎ型ドリ
フト層（ｎコラム層）、３２…比較的高濃度のｐ型ドリ
フト層（ｐコラム層）、３３…比較的高濃度のｎ型層
（ｎ型バッファ層）、３４…比較的高濃度のｎ型層（ｎ
型バッファ層）、４１…比較的高濃度のｐ型層（ｐ型ゲ
ート層）、４２…比較的高濃度のｐ型層（ｐ型バッファ
層，ｐ型埋め込み層）、５１…比較的高濃度のｎ型層
（ｎ型ソース層）、７０…直流コンデンサ、７１，７２
…本発明の静電誘導トランジスタ、７３，７４…高速整
流ダイオード、７５…負荷、６０，６１…主端子、７６
…交流コンデンサ、７７…抵抗、７８…ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 及川 三郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 安田 俊夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F102 FA01 FA03 FB01 GB04 GC05 GC07 GC08 GD04 GJ02 GR07
Claims (9)
- 【請求項１】 価電子バンドと伝導電子バンド間のバン
ドギャップエネルギーが２.０ｅＶ以上の半導体単結晶
を基材とし、一対の主表面を有する半導体基体の一方の
主表面には第１導電型の低抵抗基板、他方の主表面には
第１導電型の第１バッファ層がそれぞれ隣接し、前記低
抵抗基板と第１バッファ層との間に前記一対の主表面に
ほぼ垂直な方向に長く延びる第１導電型の第１ドリフト
領域と、該第１ドリフト領域に隣接する第２導電型の第
２ドリフト領域がそれぞれ複数個交互に並行配列したド
リフト領域を有し、前記第１バッファ層が形成された前
記他方の主表面から、第１導電型の高濃度ソース層、前
記第２ドリフト領域に達する深さであって該第２ドリフ
ト層に電気的に接合された第２導電型の第２バッファ
層、および、第２導電型のゲート層がそれぞれ設けら
れ、前記高濃度ソース層および第２バッファ層にはソー
ス電極が、前記ゲート層にはゲート電極が、前記低抵抗
基板にはドレイン電極がそれぞれ表面露出部に低抵抗接
続され、前記ドレイン電極とソース電極間で高電圧を阻
止する動作モードのときには前記第１ドリフト領域と前
記第２ドリフト領域に正および負の空間電荷領域が交互
に並ぶ形となり、該空間電荷領域で電極間に印加された
電圧の半分以上を支える静電誘導トランジスタにおい
て、 前記第２導電型のゲート層が、半導体基体の一対の主表
面を透視する方向の投影が前記第２ドリフト層と重なり
合う部分を有し、かつ、半導体基体の他方の主表面より
前記第２ドリフト層との間に第１導電型の前記第１バッ
ファ層の部分が介在する深さに設定されたことを特徴と
する静電誘導トランジスタ。 - 【請求項２】 価電子バンドと伝導電子バンド間のバン
ドギャップエネルギーが２.０ｅＶ以上の半導体単結晶
を基材とし、一対の主表面を有する半導体基体の一方の
主表面には第１導電型の低抵抗基板、他方の主表面には
第１導電型の第１バッファ層がそれぞれ隣接し、前記低
抵抗基板と第１バッファ層との間に前記一対の主表面に
ほぼ垂直な方向に長く延びる第１導電型の第１ドリフト
領域と、該第１ドリフト領域に隣接する第２導電型の第
２ドリフト領域がそれぞれ複数個交互に並行配列したド
リフト領域を有し、前記第１バッファ層が形成された前
記他方の表面から、第１導電型の高濃度ソース層、第２
導電型の第２バッファ層、および、第２導電型のゲート
層がそれぞれ設けられ、前記高濃度ソース層および第２
バッファ層にはソース電極が、前記ゲート層にはゲート
電極が、前記低抵抗基板にはドレイン電極がそれぞれの
表面露出部に低抵抗接続され、前記ドレイン電極とソー
ス電極間で高電圧を阻止する動作モードのときには前記
第１ドリフト領域と前記第２ドリフト領域に正および負
の空間電荷領域が交互に並ぶ形となり、該空間電荷領域
で電極間に印加された電圧の半分以上を支える静電誘導
トランジスタにおいて、 前記第２導電型の第２バッファ層は前記第１バッファ層
の表面より深い位置で横方向に広がった領域を有すると
共に、前記第２導電型のゲート層が半導体基体の一対の
主表面を透視する方向の投影が前記第２バッファ層の横
方向に広がった領域と重なり合う部分を有し、かつ、該
領域において前記第２バッファ層との間に前記第１バッ
ファ層の部分が介在する深さに設定されたことを特徴と
する静電誘導トランジスタ。 - 【請求項３】 請求項２において、前記第２導電型の第
２バッファ層が、前記第２ドリフト領域に達する深さで
あって、該第２ドリフト層に電気的に接合された部分を
有する静電誘導トランジスタ。 - 【請求項４】 請求項２において、前記第２導電型の第
２バッファ層が、前記第２導電型の第２ドリフト領域に
達しない深さであって、該第２ドリフト層との間に前記
第１導電型の第１バッファ層が介在し、該第１バッファ
層の間隔が、前記ドレイン電極と前記ソース電極間で電
圧を阻止する動作モードのときに、前記第２バッファ層
および前記第２ドリフト層のそれぞれから広がる空乏層
が比較的低い印加電圧において電気的に連結する間隔で
ある静電誘導トランジスタ。 - 【請求項５】 請求項１〜４のいずれかにおいて、前記
高濃度ソース層、前記第２バッファ層、前記ゲート層、
並びに、前記ソース電極および前記ゲート電極がそれぞ
れほぼ並行に配列され、これらの配列方向が前記半導体
基体内において並行配列した前記第１ドリフト層と前記
第２ドリフト層の配列方向にほぼ並行する静電誘導トラ
ンジスタ。 - 【請求項６】 請求項２，３または４において、前記高
濃度ソース層、前記第２バッファ層、前記ゲート層なら
びに前記ソース電極、および、前記ゲート電極がそれぞ
れほぼ並行に配列され、これらの配列方向が前記半導体
基体内において並行配列された前記第１ドリフト層およ
び前記第２ドリフト層の配列方向にほぼ直交する静電誘
導トランジスタ。 - 【請求項７】 価電子バンドと伝導電子バンド間のバン
ドギャップエネルギーが２.０ｅＶ以上の半導体単結晶
を基材とし、一対の主表面を有する半導体基体、該半導
体基体の一方の主表面には第１導電型の低抵抗基板、他
方の主表面には第１導電型の第１バッファ層がそれぞれ
隣接し、該低抵抗基板と第１バッファ層との間に前記一
対の主表面にほぼ垂直な方向に長く延びる第１導電型の
第１ドリフト領域と、該第１ドリフト領域に隣接する第
２導電型の第２ドリフト領域がそれぞれ複数個交互に並
行配列されたドリフト領域を有し、前記第１バッファ層
が形成された前記他方の主表面から、第１導電型の高濃
度ソース層、第２導電型の第２バッファ層、および、第
２導電型のゲート層がそれぞれ設けられ、該高濃度ソー
ス層と第２バッファ層にはソース電極が、前記ゲート層
にはゲート電極が、前記低抵抗基板にはドレイン電極が
それぞれの表面露出部に低抵抗接続され、前記ドレイン
電極とソース電極間で高電圧を阻止する動作モードのと
きには前記第１ドリフト領域と前記第２ドリフト領域に
正および負の空間電荷領域が交互に並ぶ形となり、該空
間電荷領域で電極間に印加された電圧の半分以上を支え
る静電誘導トランジスタにおいて、 前記第２導電型の第２バッファ層は前記第１導電型の第
１バッファ層の表面より深い位置で横方向に広がった領
域を有し、前記第２導電型のゲート層が相隣合う２つの
前記第２バッファ層の横方向に広がった領域間に介在さ
れていることを特徴とする静電誘導トランジスタ。 - 【請求項８】 請求項１または２において、前記第１導
電型の第１バッファ領域のドーピング濃度が、前記第１
ドリフト領域と同等以上である静電誘導トランジスタ。 - 【請求項９】 請求項１，２または７において、価電子
バンドと伝導電子バンド間のバンドギャップエネルギー
が２.０ｅＶ以上の半導体単結晶として、シリコンカー
バイトを基材とする静電誘導トランジスタ。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| WO2021090944A1 (ja) * | 2019-11-08 | 2021-05-14 | 新日本無線株式会社 | 半導体装置 |
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-
2000
- 2000-01-12 JP JP2000006319A patent/JP3284120B2/ja not_active Expired - Fee Related
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