KR20140034568A - 반도체 장치 - Google Patents

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Abstract

본 발명은 보다 정전기에 내부회로를 효과적으로 보호할 수 있는 정전기 보호소자를 구비한 반도체 장치를 제공한다. 이를 위해 본 발명은 기판에 정전기 보호를 위해 구비되는 회로영역에 배치된 제1 타입의 제1 웰; 상기 제1 타입의 웰내에 배치된 제1 타입의 제2 웰; 상기 제1 타입의 웰내에 배치되며, 상기 제2 웰과 소정 간격 떨어져 배치된 제2 타입의 제3웰; 상기 제2 웰의 내부에 배치되며, 정전기 보호회로의 애노드 전극역할을 수행하는 제2 타입의 제1 정션; 상기 제3웰의 내부에 배치되며, 제1 타입의 제2 정션; 상기 제3웰의 내부에 배치되며, 상기 제2 정션과 이웃하여 배치되는 제 타입의 제3 정션; 및상기 제3웰과, 상기 제1 웰에 결쳐서 배치되는 게이트 패턴을 구비하며, 상기 제2 졍션, 상기 제3 졍션 및 상기 게이트 패턴이 캐소드 전격역할을 하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 고전압 특성을 구현하는 회로상에서 정전기 보호소자를 구비하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 외부 시스템과 인터페이스를 위하여 패드가 구성되며, 정전기 전류로부터 내부회로를 보호하기 위해 패드와 인접되게 정전기 방전 보호 소자를 구비한다. 최근의 반도체 장치는 고속 동작을 위해 패드에 인가되는 캐패시턴스의 규격(specification)을 점점 작게하고 있으며, 패키지와 칩을 연결하는 트레이스(trace)의 길이 차 등으로 인해 각 패드마다 서로 다른 값을 가지는 캐패시턴스(pincapacitance)를 줄이기 위한 노력을 지속하고 있다. 이와 같은 상황에서 고전압 특성을 구현하는 회로상에서 정전기 보호소자를 구비하는 반도체 장치의 개발이 필요해지고 있다.
정전기 방전은 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 말한다. 따라서 정전기에 의한 전류가 통상 내부 회로의 파괴전압 이하의 전원에 적합하게 그리고, 랫치업 현상 방지를 위해 홀딩전압을 동작최대 전압 이상으로 설계되어 있는 반도체 장치의 내부 회로를 통해서 흐르면 각 회로 장치들의 치명적인 손상(내부 회로의 절연막 파괴나 접합 파괴 등)이 우려된다. 정전기에 의한 전류가 반도체 칩의 내부 회로를 파괴하지 않고 흐를 수 있는 경로를 마련할 필요가 있다. 이러한 정전기에 의한 전류가 흐를 수 있는 경로는 전하를 빠른 시간 내에 효과적으로 방전시킬 수 있어야 한다.
정전기 방전은 전하가 방전되는 방향에 따라 두 가지로 나누어 볼 수 있는데, 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 높은 경우이고, 다른 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 낮은 경우이다. 전자의 경우에 정전 방전에 의한 전류는 외부 물체로부터 반도체 칩으로 흐르고, 후자인 경우에 정전 방전에 의한 전류는 반도체 칩에서 외부 물체로 흐르게 된다. 한편, 반도체 칩의 정전 방전 현상은 대개 다음과 같이 이루어진다. 사람이나 장비 등이 반도체 장치와 접촉이 일어날 때, 반도체 장치의 입력 핀 또는 출력 핀을 통해 많은 양의 전하가 순간적으로 반도체 장치로 흐르는 경우와, 내부에 전하가 축척된 반도체 장치가 인쇄 회로 기판 등에 장착되거나 또는 운송 과정에서 핀이 외부 물체에 접촉할 때 내부에 축척된 많은 양의 전하가 외부로 방전되는 경우가 있다.
통상적으로, 이러한 정전기 방전에 관한 여러 현상을 HBM(Human Body Model), MM(Machine Model), 그리고 CDM(Charged Device Model)으로 모델링하고 있다. HBM은 인체에서 발생된 정전기가 순간적으로 반도체 칩을 통해 방전되는 모델이다. MM은 대전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 반도체 칩을 통해 방전되는 모델이다. 또한, CDM은 반도체 칩 내에 하전되어 있던 전하가 어느 순간에 외부로 방전되는 모델이다. 대전된 인체나 기계에 반도체 집적회로(IC)가 접촉하면 인체나 기계에 대전되어 있던 정전기(Electrostatic Discharge, ESD)가 집적회로의 외부 핀을 통해 패드(PAD)를 거쳐 반도체 내부로 방전되면서 큰 에너지를 가진 과도전류로 인해 반도체 내부회로에 큰 손상이 발생하게 된다. 반대로, 반도체 집적회로 내부에 대전되어 있던 정전기가 인체나 기계와의 접촉으로 인해 인체 또는 기계를 통해 흘러나오면서 반도체 내부회로에 손상이 발생 하기도 한다.
대부분의 반도체 집적회로는 정전기에 기인한 손상으로부터 주요 회로를 보호하고자 패드와 반도체 내부회로 사이에 정전기 방전 보호 장치를 설치하고 있다.
본 발명은 보다 정전기에 내부회로를 효과적으로 보호할 수 있는 정전기 보호소자를 구비한 반도체 장치를 제공한다.
본 발명은 기판에 정전기 보호를 위해 구비되는 회로영역에 배치된 제1 타입의 제1 웰; 상기 제1 타입의 웰내에 배치된 제1 타입의 제2 웰; 상기 제1 타입의 웰내에 배치되며, 상기 제2 웰과 소정 간격 떨어져 배치된 제2 타입의 제3웰; 상기 제2 웰의 내부에 배치되며, 정전기 보호회로의 애노드 전극역할을 수행하는 제2 타입의 제1 정션; 상기 제3웰의 내부에 배치되며, 제1 타입의 제2 정션; 상기 제3웰의 내부에 배치되며, 상기 제2 정션과 이웃하여 배치되는 제 타입의 제3 정션; 및상기 제3웰과, 상기 제1 웰에 결쳐서 배치되는 게이트 패턴을 구비하며, 상기 제2 졍션, 상기 제3 졍션 및 상기 게이트 패턴이 캐소드 전격역할을 하는 반도체 장치를 제공한다.
또한, 본 발명은 상기 애노드단자와 캐소드 단자 사이에 회로가 싸이리스터(SCR)로 동작하기 위한 동작전압을 낮추기 위해, 상기 게이트 패턴에 연결되는 RC 회로를 더 구비하는 것을 특징으로 한다.
본 실시예에 따른 반도체 장치가 구비하게 되는 정전기 보호소자는 높은 홀딩 전압을 유지할 수 있고, 면적대비 고효율로 동작할 수 있다.
도1은 본 발명을 설명하기 위한 반도체 장치를 나타내는 단면도.
도2는 본 발명의 실시예에 따른 반도체 장치를 나타내는 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 고전압 특성을 구현하는 반도체 장치에서 정전기가 발생했을 때에 내부회로를 효율적으로 보호하기 위해 높은 홀딩(Holding) 전압을 구현할 수 있는 구조를 제시한다.
도1은 본 발명을 설명하기 위한 반도체 장치를 나타내는 단면도이다.
도1을 참조하여 살펴보면, 반도체 장치는 정전기를 보호하기 위해 기판에 형성된 피웰(100) 안에 정션영역(101A,101B,102,105)이 각각 패드(105,106)에 연결되도록 구비되어 있다.
도1은 고전압 앤모스 트랜지스터 소자로 정전기 보호소자를 구현한 경우이다.
보통 고전압 정전기 보호소자는 피웰(104)과 저농도 도핑된 정션영역(102)의 농도와 길이를 조절하여, 반도체 장치의 동작 전압 보다 높은 전압에서 정션 브레이크 다운(Junction Breakdown)이 발생하도록 한다.
브레이크 다운 이후의 가장 낮은 전압인 홀딩 전압(holding Voltage)을 'Vh'로 하고 브레이크 다운 전압을 Vt1 으로 하면, Vh, Vt1 은 정전기 보호소자의 동작 범위 특성중 중요한 파라미터가 된다.
고전압 정전기 보호소자의 특성이 반도체 장치의 내부 회로들의 동작에 영향을 미치지 않도록 구성하기 위해서는 이 두 파라미터가 가지는 전압값이 전원전압보다 높아야 하며, 반도체 제조공정, 전압특성 및 온도특성등의 변수에도 영향을 받지 않기 위해서는 어느 정도의 동작 마진을 가지고 있어야 한다.
도1에 도시된 정전기 보호소자를 반도체 장치의 정전기 보호소자로 적용할 경우에, 홀딩 전압이 동작전압에 비해 너무 작은 문제점을 가지고 있다. 정전기 보소소자는 정전기 전류가 인가가 되면 정전기 보호소자의 앤모스 트랜지스터의 소스, 드레인을 콜렉터/에미터로 하고, 피웰을 베이스로 하는 기생 바이폴라 트랜지스터로 동작한다.
고전압 앤모스 트랜지스터의 경우 게이트(104)의 아래 피웰(100)의 표면을 베이스 단자로 갖는 수평 기생 바이폴라 트랜지스터와, N-드리프트(Drift) 아래의 피웰(100)을 베이스로 갖는 수직 기생 바이폴라 트랜지스터가 동시에 동작할 수 있는 상황을 가정해야 한다.
수평 기생 바이폴라 트랜지스터의 게이트 길이로 정의되는 짧은 베이스 폭으로 인해, 전류증폭률(beta)이 수직 기생 바이폴라 트랜지스터 보다 높아 홀딩 전압이 낮은 특성을 가진다. 정전기 보호소자의 표류 전류를 감소 시키기 위해 정전기 보호소자가 배치된 영역의 소자분리막을 로코스(LOCOS) 형태로 형성하는 시도도 있다. 하지만, 최근의 반도체 장치는 고집적화에 따라 소자분리막이 대부분 트랜치(Trench)나 얕은 트랜치(STI) 타입으로 구현되기 때문에, 정전기 보호소자가 배치되는 영역에만 국부적으로 소자분리막을 로코스 타입으로 적용하는 것은 매우 어렵다.
본 발명에서는 전술하 문제점을 해결하기 위해, 단순하고 적은 면적으로 구현이 가능하며, 추가적인 로코스 공정이 필요없는 정전기보호소자를 제안한다. 본 발명에서 제시하는 정전기 보호소자는 LIGBT(Lateral Insulated Gate Bipolar Transistor) 구조를 변형한 형태이다. LIGBT 타입의 정전기 보호소자는 높은 홀딩 전압 특성을 가짐에도 높은 트리거(Trigger) 전압 특성으로 인하여 널리 사용하지 못하는 문제점이 있었다. 정전기 보호소자가 높은 트리거 전압을 가지게 되면, 정전기 발생시 정전기 보호소자가 동작하기 전에 이미 내부회로에 과도 전압/전류가 인가되어 내부회로의 파괴로 이어지기 때문에, 신뢰성있게 사용하기 어려운 면이 있다. 본 발명에서 제시하는 정전기 보호소자는 이를 해결한 것이다.
도2는 본 발명의 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 정전기 보호회로를 구비하며, 정전기 보호회로는 제1 앤웰(201), 제2 앤웰(202), 피웰(203), P타입 정션(204), N타입 정션(205), P타입 정션(206) 및 모스트랜지스터의 게이트 패턴(207)을 구비한다.
이를 자세히 살펴보면, 고전압(예를 들어 7V 이상)에서 사용되며, 소자격리를 위한 제1 앤웰(201)과, 로직용 트랜지스터의 배치를 위해 사용되는 제2 앤웰(202), 피웰(203)를 구비하고, 제2 앤웰(202)안에 배치되며, 고농도 피타입으로 도핑된 정션(204)와, 피웰(203)안에 존재하는 고농도 앤타입 정션(205)와, 피타입 정션(206)을 포함한다.
회로적으로 연결은 제2 앤월(202) 안에 배치된 고농도 피타입 졍션(204)에 애노드 노드(Anode node)가 연결되며, 피웰(203)안에 배치되는 고농도 피타입 정셩(205)과 앤타입 졍션(206) 및 피웰(203)과 제1 앤웰(201)에 걸쳐 배치되는 게이트 패턴(207)에 캐소드 노드(Cathode node)가 연결된다. 여기서 애노드 노드와 캐소드 노드는 정전기 보호소자가 정전기 전류를 흐르게 할 때에 결국 다이오드 형태로 동작하기 때문에 붙여진 가상의 노드이다.
계속해서 동작을 살펴보면, 먼저, 제2 앤웰(202)에 배치된 고농도 피타입 앤웰(202)에 정전기 파형이 인가되면, 애노드(Anode) 전극의 전압이 상승하면서 고농도 피타입 정션(204), 제2 앤웰(202), 제1 앤웰(201), 피웰(203), 및 고농도 피타입 졍션(206)으로 이루어진 PNP 기생 바이폴라 트랜지스터가 동작하기 시작한다.
베이스 단자 역할을 하게 되는 제2 앤웰(202) 영역에 베이스 전류가 유입되기 위해서는 제2 앤웰(202)과 제1 앤웰(201)의 큰 저항을 거치게 되어 있으므로 높은 전압까지 동작을 하지 않고, 낮은 전류이득 특성을 가질 수 있다.
전술한 기생 PNP 바이폴라 트랜지스터의 임계전압 이상으로 정전기 파형이 인가되면, 기생 PNP PNP 바이폴라 트랜지스터가 동작하게 되고 피웰(203)의 바이어스가 상승함에 따라, 피웰(203) 안에 배치된 고농도 앤타입 정션영역(205), 피웰(203), 제1 앤웰(201) 및 제2 앤웰(202)로 구성되는 기생 NPN 바이폴라 트랜지스터가 동작하기 시작한다. 이는 곧 SCR(Silicon-Controlled Rectifier) 회로의 동작이 시작됨을 의미한다. 이때 이루어지는 기생 NPN 바이폴라 트랜지스터의 베이스 단자는 피웰(203)에 의하여 정의되기 때문에 넓은 폭을 자지면서 전류 이득(beta) 가 굉장히 낮은 특성을 보인다.
본 실시예에 따른 정전기 보호소자의 NPN/PNP 기생 바이폴라의 낮은 전류 이득 특성은 트리거링 이후 가장 낮은 전압으로 정의되는 홀팅 전압 특성을 높일 수 있는 역할을 하게 된다. 이는 피웰(203)과 제2 앤웰(202) 사이 거리에 따라 홀딩 전압이 정해지며, 이를 제어하는 것이 가능하다. 또한, 피웰(203)과 제2 앤웰(202)의 거리는 PNP 기생 바이폴라 트랜지스터의 전류 이득 특성을 감소 시키는 역할을 할 수 있다.
또한, 본 실시예에 따른 정전기 보호소자가 일단 정전기 발생시 동작을 수행하게 되면, 파지티브 피드백(Positive Feedback)에 의한 SCR 동작을 하기 때문에, 큰 감내(robustness) 특성과 낮은 유지저항 특성을 얻을 수 있는 장점을 가질 수 있다.
또한, 앞에서 설명한 본 실시예에서 엔웰(201,202)과 피웰(203)에 배치된 게이트 노드의 경우 트리거링 전압을 줄이기 위해, RC 회로(저항과 캐패시터를 구비한 회로)를 더 구비시킬 수 있다. 또한, 엔웰(201,202)과 피웰(203)을 웰로 구성하지 않고, 낮은 도핑으로 형성되는 정션영역으로 구현할 수도 있다.
지금까지 살펴본 바와 같이, 본 실시예에 따른 반도체 장치가 구비하게 되는 정전기 보호소자는 높은 홀딩 전압을 유지할 수 있고, 면적대비 고효율로 동작할 수 있다. 기존 다이오드/앤모스 트랜지스터를 이용한 정전기 보호소자보다는 최소 50% 이상 면적 감소가 가능하다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (5)

  1. 기판에 정전기 보호를 위해 구비되는 회로영역에 배치된 제1 타입의 제1 웰;
    상기 제1 타입의 제1 웰내에 배치된 제1 타입의 제2 웰;
    상기 제1 타입의 제1 웰내에 배치되며, 상기 제2 웰과 소정 간격 떨어져 배치된 제2 타입의 제3웰;
    상기 제2 웰의 내부에 배치되며, 정전기 보호회로의 애노드 전극역할을 수행하는 제2 타입의 제1 정션;
    상기 제3웰의 내부에 배치되며, 제1 타입의 제2 정션;
    상기 제3웰의 내부에 배치되며, 상기 제2 정션과 이웃하여 배치되는 제 타입의 제3 정션; 및
    상기 제3웰과, 상기 제1 웰에 결쳐서 배치되는 게이트 패턴을 구비하며,
    상기 제2 졍션, 상기 제3 졍션 및 상기 게이트 패턴이 캐소드 전격역할을 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 웰은 9V 이상의 브레이크 다운 전압을 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제2 졍션, 상기 제3 졍션 및 상기 게이트 패턴을 연결하는 메탈 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 애노드단자와 캐소드 단자 사이에 회로가 싸이리스터(SCR)로 동작하기 위한 동작전압을 낮추기 위해, 상기 게이트 패턴에 연결되는 RC 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제2웰과 제3웰은 상기 제1 웰보다 브레이크 다운 전압이 낮도록 구현되는 것을 특징으로 하는 반도체 장치.
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