CN102396064A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种具有P型Si基板(101)和ESD保护元件(1A)和被保护元件(1B)的半导体装置(1)，ESD保护元件(1A)具有源极N型扩散区域(107A)和高浓度P型扩散区域(103)，该高浓度P型扩散区域覆盖源极N型扩散区域(107A)，从源极N型扩散区域(107A)的下方一直形成到栅极电极(106A)的下方，并且P型杂质浓度高于P型Si基板(101)的基本区域，被保护元件(1B)具有漏极N型扩散区域(108B)和与漏极N型扩散区域(108B)相接的低浓度P型扩散区域(104)，ESD保护元件(1A)的漏极电极(112A)和被保护元件(1B)的漏极电极(112B)相连接，高浓度P型扩散区域(103)的P型杂质浓度高于低浓度P型扩散区域(104)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，尤其涉及安装了针对静电放电(ESD：Electrostatic Discharge)的保护电路的半导体装置及其制造方法。
背景技术
半导体装置通常由于起因于来自外部的静电放电(ESD)等的浪涌(surge)，内部电路的半导体元件容易损坏，因而在许多半导体装置中内置有保护电路。
作为ESD保护电路的代表性类型，可以列举二极管型及晶体管型、晶闸管型等。它们各自的用途，根据作为保护电路的响应速度及放电能力、以及在半导体芯片上的占用面积等的制约而有各种各样的用途。其中，MOS晶体管型的ESD保护电路在MOS晶体管的制造工艺中能够在同一工艺流程中形成，并且在占用面积及放电能力方面比较有利，因而被通常采用。
下面，作为现有示例，对专利文献1公开的ESD保护电路的结构和动作进行说明。
图12是构成ESD保护电路的MOS晶体管型保护元件的剖面示意图。在记载于该图中的MOS晶体管型保护元件中，在P型的半导体基板901上隔着栅极绝缘膜902形成有栅极电极903。并且，在半导体基板901内，在栅极电极903的两侧形成有源极N型扩散区域904A和漏极N型扩散区域904B。另外，在漏极N型扩散区域904B的下部，与漏极N型扩散区域904B相接地形成有高浓度的P型扩散区域905。并且，在源极N型扩散区域904A和漏极N型扩散区域904B的上面，分别形成有硅化物层906A和906B。并且，通过在形成于半导体基板901上的层间绝缘膜907内设置的连接孔，形成有源极连接布线908A和漏极连接布线908B。
在这样构成的MOS晶体管型保护元件中，在对与漏极连接布线908B连接的外部连接用焊盘施加浪涌电压时，表面由于硅化物层906A而低电阻化的漏极N型扩散区域904B的电位急剧上升。由此，借助漏极N型扩散区域904B与P型扩散区域905之间的PN结部的碰撞电离(impact ionization)现象而生成电子-空穴对。此处生成的空穴流入P型半导体基板901而成为放电电流。该放电电流借助半导体基板901固有的有限的电阻而带来半导体基板901内部的电位上升。结果，由漏极N型扩散区域904B、半导体基板901和源极N型扩散区域904A构成的横向寄生双极晶体管导通(conductive)。因此，从漏极连接布线908B向源极连接布线908A流过较大的电流，能够将浪涌电压作为电流向接地线释放。
图13是表示ESD保护电路的放电特性的曲线图。在记载于该图的曲线图中，横轴表示ESD保护电路的漏极端子电压，纵轴表示从ESD保护电路的漏极流向源极的漏极电流。并且，在这种电路结构中，漏极端子与被保护元件(内部电路的构成要素)的外部输入输出端子连接，因而上述漏极端子电压也相当于施加给被保护元件的端子的电压。下面，说明ESD保护电路的动作与记载于图13中的曲线图的关系。
在从外部向ESD保护电路的漏极端子施加浪涌电压时，漏极端子电压急剧上升，在达到保护动作开始电压(下面称为Vt1)时，记载于图12中的横向寄生双极晶体管导通。此时，从漏极端子朝向源极端子流过电流，漏极端子电压借助骤回(snapback)现象而降低到产生于漏极-源极之间的电压的最小值即保持电压(下面称为Vh)。以后过渡为主放电动作，从而能够保护与漏极端子连接的内部电路的被保护元件。记载于图13中的特性R1(虚线)表示上述动作。
在专利文献1记载的现有的ESD保护电路中，在浪涌电压进入的漏极端子和漏极N型扩散区域904B的正下方形成有高浓度的P型扩散区域905。因此，在漏极N型扩散区域904B与P型扩散区域905之间的界面中形成有面积较大的陡峭的PN结。因此，随着浪涌电压的进入而容易产生雪崩击穿，因而寄生双极晶体管以更低的漏极电压而高效导通。即，进行了这样的研究，即上述ESD保护电路通过沿记载于图13中的箭头S的方向减小Vt1，从而针对来自外部的浪涌施加，能够在短时间内以尽可能低的电压完成内部电路的保护。记载于图13中的特性R2(实线)表示上述动作。
现有技术文献
专利文献
专利文献1：日本特开2007-5825号公报
发明概要
发明要解决的问题
但是，专利文献1记载的现有的ESD保护电路构成为以具有与内部电路同等的漏极耐压的MOS型晶体管为基本构造，尽可能减小保护动作开始电压(Vt1)。
另一方面，在实际的电路结构中，即使没有施加来自外部的浪涌电压，根据在内部电路(被保护元件或其它电路)的通常动作过程中基板电流或电源噪声的偶发性组合，保护元件附近的基板电位有时上升。如果进入这种状态，则即使保护元件的漏极端子电压没有达到Vt1，也会导致保护元件所包含的横向寄生双极晶体管导通。因此，不仅在施加浪涌电压时，即使在通常动作时，内部电路的电源电压也会沿着记载于图13中的特性R3那样的路径而明显下降。这种电源电压的下降等有时成为电路误动作的原因。
发明内容
本发明就是鉴于上述问题而提出的，其第一目的在于，提供一种具有不会诱发内部电路的误动作的保护电路的半导体装置。另外，本发明的第二目的在于，提供一种半导体装置的结构及其制造方法，用于针对来自外部的浪涌适当地保护内部电路，同时以更低的成本高效地实现该半导体装置。
用于解决问题的手段
为了解决上述问题，本发明的一个方式的半导体装置具有：第2导电型的半导体基板；由使用所述半导体基板的晶体管元件构成的内部电路；以及保护电路，该保护电路是使用所述半导体基板的晶体管元件，并且针对静电放电来保护所述内部电路，所述保护电路具有：形成于所述半导体基板上并被接地的第1栅极电极；以及在所述半导体基板上在所述第1栅极电极的两侧分离地形成的第1电极和被接地的第2电极，所述保护电路包括：第1扩散区域，在所述半导体基板内与所述第2电极相接，并且是与第2导电型为相反导电型的第1导电型；以及第2扩散区域，在所述半导体基板内覆盖所述第1扩散区域，从所述第1扩散区域的下方一直形成到至少所述第1栅极电极的下方的一部分，并且第2导电型的杂质浓度高于所述半导体基板的基本区域，并被接地成为与所述第1扩散区域相同的电平，所述内部电路具有：形成于所述半导体基板上的第2栅极电极；以及在所述半导体基板上在所述第2栅极电极的两侧分离地形成的第3电极和第4电极，所述内部电路包括：第3扩散区域，在所述半导体基板内形成于所述第3电极的下方，并且是第3导电型；以及第4扩散区域，该第4扩散区域是在所述半导体基板内，与所述第3扩散区域相接的区域之中第2导电型的杂质浓度最高的区域，所述第3电极与所述第1电极连接，所述第2扩散区域的第2导电型的杂质浓度高于所述第4扩散区域。
根据本方式，与形成于保护电路的漏极-源极之间的寄生双极晶体管的基极相当的区域即第2扩散区域的杂质元素浓度，高于内部电路的第4扩散区域的杂质元素浓度。即，寄生双极晶体管的基极电阻相对减小，针对漏极电压、基板电流和电源噪声等，基极电位的上升得到抑制。由此，当在同一基板上形成具有MOS型FET构造的内部电路和保护电路的情况下，与仅仅将保护电路的保护动作开始电压(Vt1)设定为低于内部电路的耐压的现有保护电路相比，能够提高在寄生双极晶体管为ON状态时的漏极电压的最小值即保持电压(holding voltage)(Vh)。
因此，能够抑制内部电路的电源电压明显下降而诱发电路误动作的情况。
并且，优选作为所述保护电路的特性值的保持电压高于保证所述内部电路的正常动作的最大的动作电源电压，该保持电压是在所述第1电极和所述第2电极之间刚刚成为导通状态后产生于所述第1电极和所述第2电极之间的电压的最小值。
根据本方式，即使在寄生双极晶体管成为ON(开启)状态时，也能够使保护电路的漏极电压保持为高于内部电路的最大动作电源电压的电压。因此，能够防止内部电路的电源电压的下降和电路误动作。
并且，优选所述保护电路还包括：第5扩散区域，在所述半导体基板内与所述第1扩散区域接近或者相接，与所述第2扩散区域相接，并且第2导电型的杂质浓度高于所述第2扩散区域，所述保护电路还具有：在所述半导体基板上与所述第5扩散区域相接而形成的被接地的第5电极。
第5扩散区域是与第2扩散区域相同的第2导电型，因此作为基板电流路径，通往第5扩散区域的路径的电阻低于通往第1扩散区域的路径的电阻。并且，由于将第1导电型的第1扩散区域和第2导电型的第5扩散区域接近或者相接配置，因而基板电流的多数通过第2扩散区域向电阻低于通往第1扩散区域的电流路径的第5扩散区域释放。认为至少在PN结的顺时针方向ON(开启)电压0.7V以下时，流入第2扩散区域的基板电流几乎外部流向第5扩散区域。在这种结构中，减小寄生双极晶体管的发射极侧即源极侧的第2导电型区域的电阻，与第2导电型区域连接的第5电极被接地。
根据本方式，通过抑制源极侧的电位，能够减小寄生双极晶体管的基极-发射极之间的电位差。因此，能够抑制寄生双极晶体管的基极电位的上升。这意味着只要漏极电压不达到更高的电位就不会成为导通状态，能够提高Vh。因此，能够防止内部电路的电源电压的下降和电路误动作。
并且，也可以是，所述半导体装置具有与多个内部电路对应地配置的多个所述保护电路，针对每个所述保护电路独立地设定所述第2扩散区域中的第2导电型的杂质浓度。
根据本方式，即使耐压及动作电源电压不同的内部电路形成于同一基板上，用于保护各个内部电路的保护电路的Vh也能够独立地设定。因此，能够防止诱发由一部分保护电路的保护动作而造成的周围的内部电路的误动作。
并且，优选所述保护电路还包括：在所述半导体基板内与所述第1电极相接的第1导电型的第6扩散区域；以及在所述半导体基板内与所述第6扩散区域相接的第2导电型的第7扩散区域，在所述第3扩散区域与所述第3电极相接的情况下，所述第7扩散区域的第2导电型的杂质浓度高于所述第4扩散区域。
内部电路的耐压依赖于在第3电极(例如漏极)的下部的扩散区域中形成的PN结的反向耐压。另一方面，保护电路的Vt1依赖于在第1电极(例如漏极)的下部的第6(例如N型)扩散区域和第7(例如P型)扩散区域中形成的PN结的反向耐压。在构成PN结的P型区域和N型区域中的各个区域，P型浓度和N型浓度越低，反方向耐压越大。内部电路在第3电极(例如漏极)的正下方形成有第3(例如N型)扩散区域，并且具有该扩散区域和第4(例如P型)扩散区域相接的通常耐压，通常在第3(例如N型)扩散区域和第6(例如N型)扩散区域的浓度相同的情况下，通过使第7(例如P型)扩散区域的第2导电型(例如P型)浓度高于第4(例如P型)扩散区域，能够将Vt1设定为低于内部电路的耐压。因此，在漏极侧是相同构造的功率晶体管的情况下，能够使保护电路在内部电路导通之前先进行动作，针对来自外部的浪涌电压，能够适当地保护内部电路。
并且，也可以是，所述第7扩散区域在所述半导体基板内覆盖所述第6扩散区域，并且从所述第6扩散区域的下方一直形成到所述第1栅极电极下。
由于第7(例如P型)扩散区域覆盖第6(例如N型)扩散区域，因而能够根据在这两个区域中形成的PN结来确定保护电路的Vt1。因此，第7(例如P型)扩散区域即使在栅极电极的下方与高浓度的第2(例如P型)扩散区域相接时，也不会使Vt降低到必要程度以上。因此，不需要诸如使第7(例如P型)扩散区域和第2(例如P型)扩散区域不相接的高精度的注入及扩散工序，能够实现制造工序的简化。并且，能够独立控制影响Vh的第2(例如P型)扩散区域和影响Vt1的第7(例如P型)扩散区域，能够独立地设定Vt1和Vh。
并且，也可以是，所述第7扩散区域不形成于所述第1栅极电极的下方，而与所述第2扩散区域分离地形成，所述第7扩散区域的第2导电型的杂质浓度低于所述第2扩散区域。
保护电路的Vt1依赖于在第1电极(例如漏极)的下部形成的PN结的反向耐压，而在构成PN结的P型区域和N型区域中的各个区域，P型浓度和N型浓度越低，该反向耐压越大。但是，由于第7(例如P型)扩散区域是与第2(例如P型)扩散区域分离形成的，因而Vt1不会受第2(例如P型)扩散区域影响。因此，能够独立控制影响Vh的第2(例如P型)扩散区域和影响Vt1的第7(例如P型)扩散区域，能够独立地设定Vt1和Vh。
并且，也可以是，所述保护电路还包括：在所述半导体基板内与所述第1电极相接的第1导电型的第6扩散区域；以及在所述半导体基板内与所述第6扩散区域相接的第2导电型的第7扩散区域，所述第3扩散区域的第1导电型的杂质浓度低于所述第6扩散区域，所述第7扩散区域具有在所述半导体基板的基本区域以上的第2导电型的杂质浓度。
在第3电极(例如漏极)的下方具有N型浓度低于第6扩散区域的第3扩散区域，在第3扩散区域与第4扩散区域相接的情况下，通过将第7(例如P型)扩散区域设为在半导体基板的基本区域以上的第2导电型(例如P型)浓度，能够将Vt1设定为低于内部电路的耐压。因此，针对来自外部的浪涌电压，能够适当地保护内部电路。
并且，也可以是，所述半导体装置具有与多个内部电路对应地配置的多个所述保护电路，针对每个所述保护电路独立地设定所述第7扩散区域中的第2导电型的杂质浓度。
根据本方式，即使耐压不同的内部电路形成于同一基板上，用于保护各个内部电路的保护电路的Vt1也能够独立地设定。因此，能够防止诱发由一部分保护电路的保护动作而造成的周围的内部电路的误动作。
另外，本发明不仅能够实现为具有这种特征性单元的半导体装置，也能够实现为将半导体装置所包含的特征性单元作为步骤的半导体装置的制造方法。
为了解决上述问题，本发明的一个方式是半导体装置的制造方法，该半导体装置具有：第2导电型的半导体基板；由使用所述半导体基板的第1区域的晶体管元件构成的内部电路；以及保护电路，该保护电路是使用所述半导体基板的与第1区域不同的第2区域的晶体管元件，并且针对静电放电来保护所述内部电路，所述半导体装置的制造方法包括形成所述内部电路的内部电路形成工序、和形成所述保护电路的保护电路形成工序，在所述保护电路形成工序中包括：第1注入工序，向第2导电型的半导体基板的表面一齐照射第2导电型的离子种，由此形成第1注入区域，该第1注入区域的第2导电型的杂质浓度高于没有注入所述离子种的所述半导体基板的基本区域；第2注入工序，在所述第1注入工序之后，至少使所述第1注入区域的一部分开口而向所述半导体基板的表面一齐照射第2导电型的离子种，由此形成第2注入区域和第3注入区域，该第2注入区域的第2导电型的杂质浓度在所述基本区域以上，该第3注入区域的第2导电型的杂质浓度高于该第2注入区域；第1扩散工序，在所述第2注入工序之后，对所述半导体基板进行热处理，由此使所述第2注入区域和所述第3注入区域热扩散，并分别成为中浓度扩散区域和高浓度扩散区域；第1栅极形成工序，在所述第1扩散工序之后，在所述半导体基板的表面上形成与所述高浓度扩散区域相接、而且与所述中浓度扩散区域接近或者相接的第1栅极电极；第2扩散工序，在所述第1栅极形成工序之后，在所述半导体基板内，在表面附近的所述中浓度扩散区域的一部分和所述高浓度扩散区域的一部分中，分别形成第1导电型的第1表面扩散区域和第2表面扩散区域；以及第1电极形成工序，在所述第2扩散工序之后，在所述半导体基板的表面上形成与所述内部电路连接、而且只与所述第1表面扩散区域相接的第1电极，并且在所述半导体基板的表面上形成只与所述第2表面扩散区域相接的第2电极。
根据本方式，能够独立地控制向中浓度扩散区域和高浓度扩散区域的杂质导入量，能够独立地设定Vt1和Vh。并且，高浓度扩散区域的形成工艺共用中浓度扩散区域的形成工艺，因而具有能够抑制工序数量增加的优点。
并且，也可以是，在所述内部电路形成工序中包括：第3注入工序，向所述半导体基板的表面注入第2导电型的离子种，由此形成内部电路扩散区域，该内部电路扩散区域的第2导电型的杂质浓度高于所述基本区域；第2栅极形成工序，在所述第3注入工序之后，在所述半导体基板的表面上形成第2栅极电极；第3扩散工序，在所述第2栅极形成工序之后，在所述半导体基板内，在所述第2栅极电极的两侧形成第1导电型的第3表面扩散区域和第4表面扩散区域；以及第2电极形成工序，在所述第3扩散工序之后，在所述半导体基板的表面上形成与所述保护电路的第1电极连接、而且只与所述第3表面扩散区域相接的第3电极，并且在所述半导体基板的表面上形成只与所述第4表面扩散区域相接的第4电极，在所述第3注入工序中，与所述第1注入工序或者所述第2注入工序同时地一齐照射第2导电型的离子种，由此形成所述内部电路扩散区域，在所述第3扩散工序中，与所述第2扩散工序同时地一齐照射第1导电型的离子种，由此形成所述第3表面扩散区域和所述第4表面扩散区域，在所述第2电极形成工序中，与所述第1电极形成工序同时而且利用相同工艺形成所述第3电极和所述第4电极，在所述第1注入工序、所述第2注入工序和所述第1扩散工序中，所述高浓度扩散区域形成为第2导电型的杂质浓度高于在所述半导体基板内与所述第3表面扩散区域相接或者接近的第2导电型的区域。
根据本方式，形成保护电路所需要的制造工序全部能够包含在内部电路的制造工序中，因而不需追加新的工序，即可将期望的保护电路装配在半导体装置中。因此，具有能够抑制工序数量增加的优点。
并且，也可以是，该制造方法还包括形成所述半导体装置具有的功率晶体管的功率晶体管形成工序，在所述功率晶体管形成工序中包括：第4注入工序，向所述半导体基板的与所述第1区域不同的第3区域表面注入第1导电型的离子种，由此形成作为第1导电型的延伸漏极构造的低浓度扩散区域；第5注入工序，在所述第4注入工序之后，在所述低浓度扩散区域的一部分中形成第1功率晶体管扩散区域，该第1功率晶体管扩散区域的第2导电型的杂质浓度高于所述半导体基板的基本区域；以及第6注入工序，在所述第4注入工序之后，在所述半导体基板内除所述低浓度扩散区域之外的区域中，形成第2功率晶体管扩散区域，该第2功率晶体管扩散区域的第2导电型的杂质浓度高于所述基本区域，在所述第5注入工序和所述第6注入工序中，分别与所述第1注入工序和所述第2注入工序同时地一齐照射第2导电型的离子种，由此形成所述第1功率晶体管扩散区域和所述第2功率晶体管扩散区域。
本发明的半导体装置的制造方法能够编入到通常的MOS晶体管的制造工艺中进行实施，但通过兼用包括适合于第2导电(例如P)型的离子注入的工序的制造工艺、例如功率晶体管的制造工艺和工序，具有能够抑制工序数量增加的优点。例如，在延伸漏极构造的NMOS功率晶体管中，为了提高漏极耐压，在栅极电极的形成工序之前包括如下工序，即形成用于将漏极部扩展的N型扩散区域、和用于控制延伸漏极部的耗尽层的P型扩散区域的工序。上述P型扩散区域的形成工序适合于本发明的P型区域的浓度控制。
发明效果
根据本发明的半导体装置，能够提高在保护电路的寄生双极晶体管为ON状态时的保持电压，还能够将保护动作开始电压设定为低于内部电路的耐压，因而能够抑制内部电路误动作，针对外部的浪涌，能够适当地保护内部电路。并且，根据本发明的半导体装置的制造方法，由于兼用保护电路和内部电路的扩散区域形成工序，因而能够以更低的成本高效地实现该半导体装置。
附图说明
图1是表示本发明的实施方式1的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。
图2是表示本发明和现有的ESD保护电路的放电特性的对比的曲线图。
图3是表示保护电路与内部电路之间的连接关系的通常的电路结构图。
图4A是表示本发明的实施方式1的半导体装置的第1变形例的ESD保护元件的构造剖面图。
图4B是表示本发明的实施方式1的半导体装置的第2变形例的ESD保护元件的构造剖面图。
图5是表示本发明的实施方式2的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。
图6是表示本发明的实施方式2的半导体装置的变形例的ESD保护元件的构造剖面图。
图7是表示本发明的实施方式3的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。
图8是表示本发明的实施方式4的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。
图9是表示本发明的实施方式5的半导体装置的制造方法的工序剖面图。
图10是表示本发明的实施方式5的半导体装置的制造方法的工序剖面图。
图11是表示本发明的实施方式6的半导体装置的制造方法的工序剖面图。
图12是构成ESD保护电路的MOS晶体管型保护元件的剖面示意图。
图13是表示ESD保护电路的放电特性的曲线图。
具体实施方式
(实施方式1)
本实施方式的半导体装置具有使用同一P型半导体基板的内部电路和保护电路。上述保护电路具有：形成于该P型半导体基板上的被接地的第1栅极电极、被接地的第1源极电极和第1漏极电极；在该P型半导体基板内与第1源极电极相接的N型第1扩散区域；以及第2扩散区域，其在该P型半导体基板内覆盖第1扩散区域，从第1扩散区域的下方一直形成到至少第1栅极电极的下方的一部分，并且P型浓度高于该P型半导体基板的基本区域，并被接地成为与所述第1扩散区域相同的电平。并且，上述内部电路具有：形成于该P型半导体基板上的第2栅极电极、第2源极电极和第2漏极电极；在该P型半导体基板内形成于第2漏极电极下方的N型第3扩散区域；以及在该P型半导体基板内与第3扩散区域相接的P型第4扩散区域。在上述结构中，第2漏极电极和第1漏极电极相连接，第2扩散区域的P型浓度高于第4扩散区域。由此，能够抑制内部电路的电源电压明显下降而诱发电路误动作。
下面，参照图1～图3说明本发明的实施方式1。
图1是表示本发明的实施方式1的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。该图记载的半导体装置1具有ESD保护元件1A和被保护元件1B。ESD保护元件1A和被保护元件1B形成于连续的P型Si基板101上。
ESD保护元件1A是形成于P型Si基板101的保护电路区域中的MOS晶体管，具有P型Si基板101、栅极绝缘膜105A、栅极电极106A、源极电极111A、漏极电极112A、基板连接电极113A和层间绝缘膜110。ESD保护元件1A作为半导体装置1具有的保护电路发挥作用。
被保护元件1B是形成于P型Si基板101的被保护电路区域中的MOS晶体管，具有P型Si基板101、栅极绝缘膜105B、栅极电极106B、源极电极111B、漏极电极112B、基板连接电极113B和层间绝缘膜110。被保护元件1B是构成半导体装置1的内部电路的电路元件。
本实施方式中的被保护元件1B例如由8V动作系统电路的元件(下面称为通常耐压元件)构成。ESD保护元件1A构成为保护通常耐压元件的漏极不受电压浪涌影响。
在此，8V动作系统电路是指电路动作用的动作电源电压是8V的电路。并且，动作电源电压是指保证电路的正常动作的电源电压。
在P型Si基板101中形成有中浓度P型扩散区域102、高浓度P型扩散区域103、低浓度P型扩散区域104、源极N型扩散区域107A和107B、漏极N型扩散区域108A和108B、基板连接用P型扩散区域109A和109B。
P型Si基板101是第2导电型的半导体基板，基本区域的杂质元素浓度例如约为1E14cm-3。在此，基本区域是指在形成本发明的半导体装置之前预先在所述半导体基板上整体均匀地形成的低浓度第2导电型区域。
中浓度P型扩散区域102是第2导电型的第7扩散区域，是在P型Si基板101内覆盖漏极N型扩散区域108A、从漏极N型扩散区域108A的下方一直形成到栅极电极106A的下方的一部分的P型扩散区域。
栅极电极106A和106B分别是第1栅极电极和第2栅极电极，隔着栅极绝缘膜105A和105B形成于P型Si基板101上。栅极电极106A被接地。源极电极111A和漏极电极112A分别是第2电极和第1电极，在P型Si基板101上在栅极电极106A的两侧分离地形成。源极电极111A被接地。源极电极111B和漏极电极112B分别是第4电极和第3电极，在P型Si基板101上在栅极电极106B的两侧分离地形成。基板连接电极113A是被接地的第5电极，基板连接电极113A和113B在P型Si基板101上分别接近源极电极111A和111B而形成。
源极N型扩散区域107A是第1导电型的第1扩散区域，源极N型扩散区域107A和107B分别与源极电极111A和111B相接地形成于P型Si基板101内。
漏极N型扩散区域108A和108B分别是第1导电型的第6扩散区域和第1导电型的第3扩散区域，与漏极电极112A和112B相接地形成于P型Si基板101内。
基板连接用P型扩散区域109A是第2导电型的第5扩散区域，基板连接用P型扩散区域109A和109B形成为分别与源极N型扩散区域107A和107B接近或者相接。
高浓度P型扩散区域103是第2导电型的第2扩散区域，是在P型Si基板101内覆盖源极N型扩散区域107A和基板连接用P型扩散区域109A、从源极N型扩散区域107A的下方一直形成到栅极电极106A的下方的一部分的P型扩散区域。高浓度P型扩散区域103的P型杂质元素浓度例如约为2E16～2E17cm-3。高浓度P型扩散区域103的P型杂质浓度高于P型Si基板101的基本区域。
高浓度P型扩散区域103和中浓度P型扩散区域102在栅极电极106A的下方接触。
低浓度P型扩散区域104是第2导电型的第4扩散区域，形成于P型Si基板101内。并且，低浓度P型扩散区域104是覆盖基板连接用P型扩散区域109B、源极N型扩散区域107B和漏极N型扩散区域108B，并形成在从基板连接用P型扩散区域109B一直到漏极N型扩散区域108B的下侧一带的P型扩散区域。
在此，ESD保护元件1A具有的高浓度P型扩散区域103和中浓度P型扩散区域102的P型杂质浓度，高于被保护元件1B具有的低浓度P型扩散区域104的P型杂质浓度。
并且，ESD保护元件1A和被保护元件1B通过形成于层间绝缘膜110中的栅极电极106A和106B、源极电极111A和111B、漏极电极112A和112B、基板连接电极113A和113B，与外部连接端子以及其它内部电路连接。关于这种连接，在图3中说明具体示例。
图2是表示本发明和现有的ESD保护电路的放电特性的对比的曲线图。并且，图3是表示保护电路与内部电路之间的连接关系的通常的电路结构图。另外，本发明的半导体装置在内部电路的制造过程中同时形成ESD保护元件1A，因而在后面的说明中将两个电路联系起来进行说明。
在图2记载的曲线图中，横轴表示ESD保护元件1A的漏极端子电压，纵轴表示从ESD保护元件1A的漏极流向源极的漏极电流。并且，在这种电路结构中，漏极端子与作为外部连接用端子的焊盘801(参照图3)连接。
在从外部向ESD保护电路1A的漏极端子施加浪涌电压时，漏极端子电压急剧上升。并且，在漏极端子电压达到保护动作开始电压(下面称为Vt1)时，NPN型的寄生双极晶体管通过源极N型扩散区域107A、漏极N型扩散区域108A以及形成于它们之间的P型扩散区域而导通。此时，从漏极端子朝向源极端子流过电流，漏极端子电压借助骤回现象而降低到产生于漏极-源极之间的电压的最小值即保持电压(holding voltage)(下面称为Vh)。以后过渡为主放电动作，由此能够保护与漏极端子连接的内部电路的被保护元件1B。
Vt1是ESD保护元件1A开始保护动作的电压，因而必须低于被保护元件1B的漏极耐压实际值。
通常，被保护元件的漏极耐压依赖于在漏极电极的下部的扩散区域中形成的PN结的反向耐压(reverse withstand voltage)。在构成该PN结的P型区域和N型区域中的各个区域中，P型浓度和N型浓度越低，该反向耐压越大。
在本实施方式中，被保护元件1B的漏极耐压依赖于在漏极N型扩散区域108A与低浓度P型扩散区域104之间的界面中形成的PN结的反向耐压。
另一方面，ESD保护元件1A的Vt1依赖于在漏极N型扩散区域108A和与其相接的P型扩散区域之间的界面中形成的PN结的反向耐压。
从功能方面和制造方面考虑，漏极N型扩散区域108A和108B被设定为使N型杂质浓度相同，因而通过使与漏极N型扩散区域108A相接的P型扩散区域的P型浓度高于低浓度P型扩散区域104，能够将Vt1设定为低于被保护元件1B的耐压。
因此，与漏极N型扩散区域108A相接的P型扩散区域即中浓度P型扩散区域102被设定为使其P型浓度高于被保护元件1B的低浓度P型扩散区域104。
由此，在漏极侧是相同构造的输出晶体管的情况下，能够在被保护元件1B导通之前使ESD保护元件1A先进行动作，针对来自外部的浪涌电压，能够适当地保护内部电路。
另外，优选ESD保护元件1A的中浓度P型扩散区域102被设定为被保护元件1B的低浓度P型扩散区域104的2倍以上的P型高浓度。由此，能够实现考虑了扩散区域的浓度偏差等变动因素的、执行可靠性更高的保护动作的半导体装置。根据在图2中记载的放电特性进行说明，通过提高ESD保护元件1A的中浓度P型扩散区域102的P型高浓度，能够使Vt1沿A1方向移动。
与此相对，Vh是指在ESD保护元件1A进入保护动作时漏极电极112A的电压达到最小的电压。因此，在ESD保护元件1A与其它电路元件一起被装入到同一半导体基板上时，需要提高Vh，以便使得不会由于因周围电路的动作而造成的基板电流的增大、或基于噪声的基板电位的上升而进行误动作。
根据在图2中记载的放电特性进行说明，ESD保护元件的寄生双极晶体管遵从特性R3，因而需要抑制Vh降低到被保护电路的通常动作区域中。即，优选Vh不低于被保护电路的最大动作电源电压。在此，最大动作电源电压是指保证包括被保护元件在内的内部电路正常动作的最大的电源电压。被保护电路的最大动作电源电压依赖于被保护元件的漏极耐压。如上所述，被保护元件的漏极耐压依赖于在漏极电极的下部的扩散区域中形成的PN结的反向耐压。因此，最大动作电源电压依赖于该PN结的反向耐压。
在现有的半导体装置中，当在同一基板上形成具有FET构造的被保护元件和保护元件的情况下，仅仅将保护元件的Vt1设定为低于被保护元件的耐压，在寄生双极晶体管为ON状态时的Vh有时会降低到被保护电路正常动作的电源电压的区域内。在这种情况下，将导致被保护电路的电源电压降低到Vh，进而导致被保护电路误动作。在现有的半导体装置具有的保护电路中，没有考虑到控制Vh，因而在ESD保护元件的源极电极和漏极电极下方形成的P型区域的浓度，被设定为与被保护元件的漏极电极下方的P型区域同等程度以下的浓度。
另一方面，在本发明的实施方式的半导体装置中，高浓度P型扩散区域103的P型浓度被设定为高于低浓度P型扩散区域104的P型浓度，该低浓度P型扩散区域104是确定被保护电路的最大动作电源电压的因素。根据在图2中记载的曲线图进行说明，最大动作电源电压被表示为被保护电路的通常动作区域的电压上限值。由此，形成于ESD保护元件1A的漏极-源极之间的寄生双极晶体管的基极电阻相对减小，针对漏极电压、基板电流和电源噪声等，能够抑制基极电位的上升。由此，与仅仅将保护元件的Vt1设定为低于被保护元件的耐压的现有保护电路相比，能够提高在寄生双极晶体管为ON状态时的Vh。
另外，优选ESD保护元件1A的高浓度P型扩散区域103是如上所述的Vh不会低于被保护电路的最大动作电源电压的P型浓度，但为了可靠地避免被保护电路的误动作，优选Vh具有预定的余量地高于最大动作电源电压。具体地讲，例如优选高浓度P型扩散区域103被设定为低浓度P型扩散区域104的2倍以上的P型高浓度。由此，能够实现考虑了扩散区域的浓度偏差等变动因素的、执行可靠性更高的保护动作的半导体装置。
另外，在本实施方式中，基板连接用P型扩散区域109A与源极N型扩散区域107A接近而形成。由此，所产生的基板电流中的多数电流在通过高浓度P型扩散区域103流向基板连接用P型扩散区域109A的电流路径中流过，该电流路径的电阻低于通过高浓度P型扩散区域103流向源极N型扩散区域107A的电流路径。因此，能够抑制寄生双极晶体管的基极电位的上升。这意味着只要漏极电压不达到更高的电位就不会成为导通状态，能够提高Vh。因此，能够防止被保护电路的电源电压的下降和电路误动作。
根据以上所述的结构，本实施方式的半导体装置能够抑制内部电路的电源电压明显下降而诱发电路误动作。在图2记载的曲线图中，以往在寄生双极晶体管为ON状态时，漏极端子被施加了外来的浪涌电压情况是沿着特性R1的路径，在通常动作时，在上述的基板电流和基板电位上升的情况下是沿着特性R3那样的路径，结果，Vh降低到被保护电路的通常动作区域中。与此相对，在本发明中，在寄生双极晶体管为ON状态时是沿着特性R4或R5那样的路径，结果，表明Vh在A2的方向上得到改善，不会降低到被保护电路的通常动作区域中。
图3是ESD保护元件1A和被保护元件1B的电路结构示例，作为外部连接用端子的焊盘801与NMOS型的ESD保护元件1A(ESD保护电路802)的漏极端子805连接。并且，漏极端子805与作为输出晶体管的被保护元件1B(被保护电路803)的漏极端子806及其它内部电路804连接。
根据这种结构，在对焊盘801施加浪涌电压时，放电电流在流入内部电路的被保护电路803之前，能够作为经由ESD保护电路802的放电电流807(I)向接地线中释放。
在本实施方式中，被保护元件1B的低浓度P型扩散区域104的杂质元素浓度例如约为3E16cm-3。与此相对，为了将ESD保护元件1A的Vt1设定为上述条件下的值，调节离子注入和热处理，使得中浓度P型扩散区域102的杂质元素浓度达到例如约7E16cm-3。并且，为了将ESD保护元件1A的Vh设定为上述条件下的值，调节离子注入和热处理，使得高浓度P型扩散区域103的杂质元素浓度达到例如约9E16cm-3。
另外，上述的各个扩散区域的杂质元素浓度的值不表示用于解决问题的绝对的值，而是表示任意的基准值、例如针对形成内部电路的半导体基板的基本区域的浓度的相对的值。
通过形成这种结构，ESD保护元件1A的源极和基板连接周围成为低电阻，基板电位的上升得到抑制，因而能够使Vh高于最大动作电源电压。另外，也能够使Vt1低于被保护元件1B的漏极耐压、且高于最大动作电源电压。
图4A和图4B分别是表示本发明的实施方式1的半导体装置的第1变形例和第2变形例的ESD保护元件的构造剖面图。图4A和图4B都表示ESD保护元件的扩散区域。在图4A和图4B中记载的ESD保护元件11A和12A与图1中记载的ESD保护元件1A相比，只是P型Si基板101内的扩散区域的结构不同。下面，省略说明与图1中记载的ESD保护元件1A相同的内容，只说明不同之处。
首先，说明在图4A中记载的本发明的实施方式1的半导体装置的第1变形例。
高浓度P型扩散区域143是第2导电型的第2扩散区域，是在P型Si基板101内覆盖源极N型扩散区域107A和基板连接用P型扩散区域109A、从源极N型扩散区域107A的下方一直形成到栅极电极106A的下方的一部分的P型扩散区域。高浓度P型扩散区域143的P型杂质元素浓度约为2E16～2E17cm-3。高浓度P型扩散区域103的P型杂质浓度高于P型Si基板101的基本区域。
中浓度P型扩散区域142是第2导电型的第7扩散区域，是在P型Si基板101内覆盖漏极N型扩散区域108A、并从漏极N型扩散区域108A的下方一直形成到栅极电极106A的下方的一部分的P型扩散区域。
高浓度P型扩散区域143和中浓度P型扩散区域142在栅极电极106A的下方不接触，P型Si基板101的基本区域介入在它们之间。
中浓度P型扩散区域142覆盖漏极N型扩散区域108A，因而ESD保护元件11A的Vt1根据在这两个区域中形成的PN结来确定。因此，中浓度P型扩散区域142不需要在栅极电极106A的下方与高浓度P型扩散区域143相接。
下面，说明在图4B中记载的本发明的实施方式1的半导体装置的第2变形例。
高浓度P型扩散区域153是第2导电型的第2扩散区域，是在P型Si基板101内覆盖源极N型扩散区域107A和基板连接用P型扩散区域109A、从源极N型扩散区域107A的下方一直形成到栅极电极106A的下方的一部分的P型扩散区域。高浓度P型扩散区域153的P型杂质元素浓度约为2E16～2E17cm-3。高浓度P型扩散区域103的P型杂质浓度高于P型Si基板101的基本区域。
中浓度P型扩散区域152是第2导电型的第7扩散区域，是在P型Si基板101内与漏极N型扩散区域108A相接地形成于漏极N型扩散区域108A的下方的P型扩散区域。在此，中浓度P型扩散区域152不与漏极N型扩散区域108A的栅极侧的侧面相接。
高浓度P型扩散区域153和中浓度P型扩散区域152在栅极电极106A的下方不接触，P型Si基板101的基本区域介入在它们之间。
ESD保护元件12A的Vt1依赖于在漏极电极112A的下部形成的PN结的反向耐压，在构成该PN结的P型区域和N型区域中的各个区域，P型浓度和N型浓度越低，该反向耐压越大。在本变形例中，作为上述PN结可以列举漏极N型扩散区域108A与中浓度P型扩散区域152之间的界面中的PN结、以及漏极N型扩散区域108A与P型Si基板101的基本区域之间的界面中的PN结。在这种情况下，P型区域与N型区域的浓度差较大的是漏极N型扩散区域108A与中浓度P型扩散区域152之间的界面中的PN结，根据该结来确定ESD保护元件12A的Vt1。即，中浓度P型扩散区域152与高浓度P型扩散区域153是分离形成的，因而Vt1不会受高浓度P型扩散区域153的影响。因此，在本变形例中，能够独立控制影响Vh的高浓度P型扩散区域153和影响Vt1的中浓度P型扩散区域152，能够独立地设定Vt1和Vh。
(实施方式2)
图5是表示本发明的实施方式2的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。该图记载的半导体装置13具有ESD保护元件13A和被保护元件1B。ESD保护元件13A和被保护元件1B形成于连续的P型Si基板101上。本实施方式的半导体装置13与在图1中记载的实施方式1的半导体装置1相比，只是ESD保护元件的扩散区域的结构不同。下面，省略说明与图1中记载的ESD保护元件1A相同的内容，只说明不同之处。
在本实施方式中，如图5所示，从源极电极111A一直到漏极电极112A的P型Si基板101内的P型扩散区域162形成为同一杂质元素浓度，是对能够将ESD保护元件13A的Vt1和Vh以同一杂质元素浓度设定为期望的值的情况比较有效的手段。
P型扩散区域162是第2导电型的第2扩散区域和第2导电型的第7扩散区域，形成于P型Si基板101内。并且，P型扩散区域162是覆盖源极N型扩散区域107A、漏极N型扩散区域108A和基板连接用P型扩散区域109A，并从基板连接用P型扩散区域109A的下方一直到漏极N型扩散区域108A的下方均匀形成的P型扩散区域。
在此，ESD保护元件13A的P型扩散区域162的杂质元素浓度高于被保护元件1B的低浓度P型扩散区域104。作为P型扩散区域162的杂质元素浓度，实施方式1中的中浓度P型扩散区域102的杂质元素浓度比较适合，例如通过调节离子注入和热处理使达到约7E16cm-3。
并且，作为P型扩散区域162的杂质元素浓度，实施方式1中的高浓度P型扩散区域103的杂质元素浓度比较适合，例如通过调节离子注入和热处理使达到约9E16cm-3。
在本发明的ESD保护元件的制造工序中，在设定P型扩散区域162的浓度时，在设定为中浓度P型扩散区域102的杂质元素浓度的情况下，通过追加工序的离子注入单独地进行控制。与此相对，在设定为高浓度P型扩散区域103的杂质元素浓度的情况下，将在被保护元件1B的制造工序中使用的现有工序的离子注入和追加离子注入结合起来进行控制，由此能够形成更高浓度的P型区域。
另外，优选P型扩散区域162为被保护元件1B的低浓度P型扩散区域104的2倍以上的高浓度。由此，能够实现考虑了扩散区域的浓度偏差等变动因素的、执行可靠性更高的保护动作的半导体装置。
在本实施方式中，将被保护元件1B的低浓度P型扩散区域104的杂质元素浓度设为约3E16cm-3，因而为了将ESD保护元件1A的Vt1和Vh设定为期望的值，结合离子注入并调节热处理，使得P型扩散区域162的杂质元素浓度达到约7E16cm-3或者约9E16cm-3。
另外，上述杂质元素浓度的设定值不表示用于解决问题的绝对的值，而是表示针对任意基准值的相对的值。
根据上述结构，能够将ESD保护元件13A的源极电极下侧和漏极电极下侧的P型扩散区域同时设为高浓度、即低电阻，能够同时控制Vh和Vt1。
图6是表示本发明的实施方式2的半导体装置的变形例的ESD保护元件的构造剖面图。图6表示ESD保护元件的扩散区域。在图6中记载的ESD保护元件14A与在图5中记载的ESD保护元件13A相比，只是P型Si基板101内的扩散区域的结构不同。下面，省略说明与图5中记载的ESD保护元件13A相同的内容，只说明不同之处。
P型扩散区域172是第2导电型的第2扩散区域和第2导电型，形成于P型Si基板101内。并且，P型扩散区域172是覆盖源极N型扩散区域107A和基板连接用P型扩散区域109A、并与漏极N型扩散区域108A相接地从基板连接用P型扩散区域109A的下方一直到漏极N型扩散区域108A的下方均匀形成的P型扩散区域。
在此，ESD保护元件14A的P型扩散区域172的杂质元素浓度高于被保护元件1B的低浓度P型扩散区域104。
P型扩散区域182是第2导电型的第7扩散区域，是在P型Si基板101内与漏极N型扩散区域108A的下面相接地形成的P型扩散区域。
在此，ESD保护元件14A的P型扩散区域182的杂质元素浓度高于P型扩散区域172。
在从基板连接用P型扩散区域109A的下方一直到漏极N型扩散区域108A的下方均匀形成的P型扩散区域172中形成有P型扩散区域182，由此能够独立地控制Vh和Vt1。
(实施方式3)
图7是表示本发明的实施方式3的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。该图记载的半导体装置2具有ESD保护元件2A和被保护元件2B。ESD保护元件2A和被保护元件2B形成于连续的P型Si基板101上。本实施方式的半导体装置2与在图1中记载的实施方式1的半导体装置1相比，只是ESD保护元件和被保护元件的扩散区域的结构不同。下面，省略说明与图1中记载的ESD保护元件1A相同的内容，只说明不同之处。
本实施方式的被保护元件2B被用于以中电压进行动作的电路中，例如由12V动作系统电路的元件(下面称为中耐压元件)构成。ESD保护元件2A构成为保护中耐压元件的漏极不受电压浪涌影响。
作为中耐压元件的被保护元件2B的漏极N型扩散区域208B形成于低浓度N型扩散区域214的内侧，漏极耐压高于通常的元件。例如，以8V进行动作的通常耐压元件的漏极耐压约为15V，而中耐压元件的漏极耐压约为40～48V。
另外，在本实施方式中，在被保护元件2B的制造过程中同时形成ESD保护元件2A，因而在后面的说明中将两者联系起来进行说明。
ESD保护元件2A是形成于P型Si基板101的保护电路区域中的MOS晶体管，具有P型Si基板101、栅极绝缘膜205A、栅极电极206A、源极电极211A、漏极电极212A、基板连接电极213A和层间绝缘膜110。ESD保护元件2A作为半导体装置2具有的保护电路发挥作用。
被保护元件2B是形成于P型Si基板101的被保护电路区域中的MOS晶体管，具有P型Si基板101、栅极绝缘膜205B、栅极电极206B、源极电极211B、漏极电极212B、基板连接电极213B和层间绝缘膜110。被保护元件2B是构成半导体装置2具有的内部电路的电路元件。
在P型Si基板101中形成有中浓度P型扩散区域202、低浓度P型扩散区域204、源极N型扩散区域207A和207B、漏极N型扩散区域208A和208B、基板连接用P型扩散区域209A和209B。
P型Si基板101是第2导电型的半导体基板，没有形成上述的扩散区域的基本区域的杂质元素浓度例如约为1E14cm-3。
中浓度P型扩散区域202是第2导电型的第2扩散区域，是在P型Si基板101内覆盖源极N型扩散区域207A和基板连接用P型扩散区域209A、从源极N型扩散区域207A的下方一直形成到栅极电极206A的下方的一部分的P型扩散区域。另外，中浓度P型扩散区域202也可以是高浓度P型扩散区域。中浓度P型扩散区域202的P型杂质浓度高于P型Si基板101的基本区域。
低浓度P型扩散区域204是第2导电型的第4扩散区域，是在P型Si基板101内覆盖基板连接用P型扩散区域209B和源极N型扩散区域207B、从基板连接用P型扩散区域209B一直形成到栅极电极206B的下方的一部分的P型扩散区域。
在此，ESD保护元件2A具有的中浓度P型扩散区域202的P型杂质元素浓度高于被保护元件2B具有的低浓度P型扩散区域204。
并且，在被保护元件2B中，在漏极N型扩散区域208B的下方及其周围形成有低浓度N型扩散区域214。低浓度N型扩散区域214和低浓度P型扩散区域204在栅极电极206B的下方接触。
上述结构是提高漏极耐压的中耐压元件的一个实施例。如前面所述，通常，被保护元件的漏极耐压依赖于在漏极电极的下部的扩散区域中形成的PN结的反向耐压。在构成该PN结的P型区域和N型区域中的各个区域，P型浓度和N型浓度越低，PN结的反向耐压越大。在本实施方式中，被保护元件2B的漏极耐压依赖于在低浓度N型扩散区域214与低浓度P型扩散区域204之间的界面中形成的PN结的反向耐压。
另外，ESD保护元件2A和被保护元件2B与实施方式1的ESD保护元件1A和被保护元件1B相同地，与外部连接端子以及其它内部电路元件连接。
在本实施方式的中电压系统电路中，最大动作电源电压是12V，相对于被保护元件2B的漏极耐压40～48V具有足够的余量。因此，ESD保护元件2A不是像与通常耐压元件对应的ESD保护元件1A那样，在降低ESD保护元件自身的漏极耐压的方向上而是将其提高，由此能够提高ESD保护元件2A自身的抗损坏性能。因此，通过利用使ESD保护元件2A的漏极电极212A的下方的P型区域比低浓度P型扩散区域更低的、P型Si基板101的基本区域的浓度即可实现。
另一方面，ESD保护元件2A的Vh与源极电极211A的下方及其周围的P型区域的杂质浓度具有很大关系。在将该P型区域的浓度设定为中浓度P型扩散区域202的情况下，通过追加工序的离子注入进行单独控制，与此相对，在将该P型区域设定为高浓度P型扩散区域的情况下，将现有工序的离子注入和追加离子注入结合起来进行控制，由此能够形成更高浓度的P型区域。
另外，优选ESD保护元件2A的中浓度P型扩散区域202为被保护元件2B的低浓度P型扩散区域204的2倍以上的高浓度。由此，能够实现考虑了扩散区域的浓度偏差等变动因素的、执行可靠性更高的保护动作的半导体装置。
在本实施方式中，被保护元件2B的低浓度P型扩散区域204的杂质元素浓度例如约为3E16cm-3。在这种情况下，为了提高ESD保护元件2A的Vh，进行离子注入并调节热处理，使得中浓度P型扩散区域202的杂质元素浓度达到约7E16cm-3。或者，结合离子注入并调节热处理，使得杂质元素浓度达到例如约9E16cm-3，以便使中浓度P型扩散区域202成为高浓度P型扩散区域。
另外，上述的杂质元素浓度不表示用于解决问题的绝对的值，而是表示针对任意基准值的相对的值。
在本发明的实施方式的半导体装置中，中浓度P型扩散区域202的P型浓度被设定为高于低浓度P型扩散区域204的P型浓度，该低浓度P型扩散区域204是确定被保护元件2B的最大动作电源电压(12V)的因素。由此，在ESD保护元件2A的漏极-源极之间形成的寄生双极晶体管的基极电阻相对减小，针对漏极电压、基板电流和电源噪声等，能够抑制基极电位的上升。由此，与仅仅将保护元件的Vt1设定为低于被保护元件的耐压的现有保护电路相比，能够提高在寄生双极晶体管为ON状态时的Vh。
另外，在本实施方式中，基板连接用P型扩散区域209A与源极N型扩散区域207A接近而形成。由此，所产生的基板电流中的多数电流通过中浓度P型扩散区域202向基板连接用P型扩散区域209A释放，该路径的电阻低于通过中浓度P型扩散区域202流向源极N型扩散区域207A的电流路径。因此，能够抑制寄生双极晶体管的基极电位的上升。这意味着只要漏极电压不达到更高的电位就不会成为导通状态，能够提高Vh。因此，能够防止被保护电路的电源电压的下降和电路误动作。
根据以上所述的结构，在被保护元件是中耐压元件的情况下，本实施方式的半导体装置也能够抑制内部电路的电源电压明显下降而诱发电路误动作。
(实施方式4)
图8是表示本发明的实施方式4的半导体装置具有的ESD保护元件和被保护元件的主要部分的构造剖面图。该图记载的半导体装置3具有ESD保护元件1A及2A和被保护元件1B及2B。图8记载的半导体装置3具有通常耐压元件和中耐压元件，针对它们分别配置有ESD保护元件。即，该图是表示当在同一半导体基板上混合安装通常耐压元件和中耐压元件时，通过同一制造工序高效地形成ESD保护元件1A和ESD保护元件2A的结构的剖面图。
下面，省略说明各个ESD保护元件1A及2A和被保护元件1B及2B的结构，只说明与实施方式1～3的不同之处。
ESD保护元件1A和2A、被保护元件1B和2B通过栅极电极、源极电极、漏极电极和基板连接电极，与外部连接端子以及其它内部电路元件(在通常耐压元件中包括8V系统的电源电路，在中耐压元件中包括12V系统的电源电路)连接。
并且，作为通常耐压元件的被保护元件1B和作为中耐压元件的被保护元件2B的制造工艺相同，而且位于同一半导体基板上，但两者的电气电路是彼此独立的关系。
作为中耐压元件的被保护元件2B的漏极N型扩散区域208B形成于低浓度N型扩散区域214的内侧，因而与具有通常构造的漏极(未被低浓度的N型扩散层包围的构造)的元件相比，漏极耐压和Vt1都提高。因此，不需要有意识地使ESD保护元件2A的Vt1低于电气电路独立的被保护元件2B。相反，如在实施方式3中说明的那样，为了提高作为保护元件的耐性，优选在不超过被保护元件2B的Vt1的范围内进行提高。
在本实施方式中，将被保护元件1B和2B的低浓度P型扩散区域104和204设为例如约3E16cm-3。在这种情况下，为了将ESD保护元件1A的Vt1设定为期望的值，调节离子注入和热处理，使得中浓度P型扩散区域102达到例如约7E16cm-3。并且，为了将ESD保护元件1A和2A的Vh设定为期望的值，调节离子注入和热处理，使得ESD保护元件1A的高浓度P型扩散区域103和ESD保护元件2A的中浓度P型扩散区域202都达到例如约9E16cm-3。
另外，上述的各个扩散区域的杂质元素浓度不表示用于解决问题的绝对的值，而是表示针对任意基准值的相对的值。
根据上述结构，在具有最大动作电源电压不同的内部电路的半导体装置中，能够在同一基板上高效地形成彼此独立地适当设定Vt1和Vh的ESD保护电路。因此，能够防止由于一部分保护电路的保护动作而诱发周围内部电路的误动作。
(实施方式5)
关于表示本发明的实施方式5的半导体装置的制造方法，参照图9和图10进行说明。另外，只对与本发明相关联的主要部分进行详细说明，省略常识性的现有工序的一部分工序的说明。
图9和图10是表示本发明的实施方式5的半导体装置的制造方法的工序剖面图。在图9和图10中，为了方便起见并列示出ESD保护元件1A、被保护元件1B和功率晶体管元件4，以便理解它们的关联性。
在本实施方式中，说明在一并具备功率晶体管部及其控制电路部的IPD(Intelligent Power Device：集成功率器件)的制造工艺中同时形成ESD保护电路的方法。
在像IPD那样将控制电路和功率用电路单片化而且高功能化的功率器件中，作为功率晶体管、控制电路以及两者的中继、与外部器件的连接用途，往往混合安装中耐压或者高耐压晶体管。通过在这种器件的制造工艺中实施本发明，能够更高效地得以实现。
在此说明的IPD具有延伸漏极(也称为漏极延展)的构造，在制造工序中包括这样的工序：形成杂质浓度为低浓度的较深(约5μm～8μm)的N型扩散区域，在其一部分中例如以100keV～150keV注入约1E13cm-2的B+(硼)离子。在本发明中，有效利用通过上述B+离子的注入而形成的P型扩散层，将P型的杂质浓度控制为例如1E16～1E17cm-3。其目的在于通过利用现有工序来削减制造成本。当然，也可以不利用IPD的制造工艺，而通过追加同等的工序来实现。
首先，如图9(a)所示，作为第4注入工序，在杂质元素浓度例如约为1E14cm-3的P型Si基板101中，形成作为功率晶体管元件4的延伸漏极的低浓度N型扩散区域401。然后，作为第1注入工序，在ESD保护元件1A的保护电路区域中以加速电压110keV一齐地注入约1E13～1E14cm- 2的B+离子，并且作为第5注入工序，以将低浓度N型扩散区域401的一部分区域开口的抗蚀剂图案501A作为掩膜在被保护元件1B的被保护电路区域中同样以加速电压110keV一齐地注入约1E13～1E14cm-2的B+离子。在此，作为ESD保护元件1A的制造工序的第1注入工序和作为功率晶体管元件4的制造工序的第5注入工序是相同的且同时进行的注入工艺。
然后，按照图9(b)所示去除抗蚀剂图案501A。通过注入上述B+离子，形成作为第1注入区域的中浓度P型扩散区域102a以及作为第1功率晶体管扩散区域的前期阶段的中浓度P型扩散区域402a。
然后，按照图9(c)所示，作为第2注入工序，以成为ESD保护元件1A源极的一侧被开口的抗蚀剂图案501B为掩膜，在保护电路区域中以加速电压140keV一齐地注入约1E12～1E13cm-2的B+离子，并且，作为第3注入工序，在被保护电路区域中以加速电压140keV一齐地注入约1E12～1E13cm-2的B+离子，并且作为第6注入工序，以作为功率晶体管元件4的源极的一侧被开口的抗蚀剂图案501B为掩膜，在功率晶体管区域中以加速电压140keV一齐地注入约1E12～1E13cm-2的B+离子。在此，作为ESD保护元件1A的制造工序的第2注入工序、作为被保护元件1B的制造工序的第3注入工序和作为功率晶体管元件4的制造工序的第6注入工序，是相同的且同时进行的注入工艺。
然后，按照图9(d)所示去除抗蚀剂图案501B。然后形成元件分离氧化膜(此处是指延伸漏极上的氧化膜)404(省略详细工序)，再执行驱入(drive-in)。然后，作为第1扩散工序，对P型Si基板101进行热处理，由此在成为ESD保护元件1A源极的下方形成高浓度P型扩散区域103。并且，在成为ESD保护元件1A漏极的下方形成中浓度P型扩散区域102。并且，在被保护元件1B的半导体基板表面形成作为内部电路扩散区域的低浓度P型扩散区域104。另外，在成为功率晶体管元件4源极的下方形成作为第2功率晶体管扩散区域的低浓度P型扩散区域403。即，通过向中浓度P型扩散区域102a的追加离子注入(第2注入工序)和热处理(第1扩散工序)，在成为ESD保护元件1A源极的下方形成高浓度P型扩散区域103。
然后，按照图10(a)所示，在P型Si基板101的表面整体形成由栅极氧化膜(栅极氧化膜和元件分离氧化膜的一部分)601和硅化物构成的栅极电极膜602。然后，在其上面形成用于形成栅极电极的抗蚀剂图案501C。
然后，按照图10(b)所示，以抗蚀剂图案501C为掩膜，对栅极电极膜602和栅极氧化膜601进行干式蚀刻从而进行图案处理(patterning)。由此，形成栅极绝缘膜105A、105B和405、以及栅极电极106A、106B和406。在上述图10(a)和图10(b)记载的工序相当于ESD保护元件1A的第1栅极形成工序和被保护元件1B的第2栅极形成工序。其中，作为ESD保护元件1A的制造工序的第1栅极形成工序、作为被保护元件1B的制造工序的第2栅极形成工序以及功率晶体管元件4的栅极形成工序，是相同的且同时进行的形成工艺。
然后，针对ESD保护元件1A、被保护元件1B和功率晶体管元件4中的每一个，形成成为N沟道元件的源极或漏极的区域开口的抗蚀剂图案501D。并且，通过以栅极电极106A、106B和406为掩膜的自对准(self-alignment)，例如以加速电压60keV注入约1E15～1E16cm-2的As+离子。该注入工序相当于ESD保护元件1A的第2扩散工序和被保护元件1B的第3扩散工序。由此，在中浓度P型扩散区域102的一部分区域和高浓度P型扩散区域103的一部分中，分别形成有N型的第1表面扩散区域和第2表面扩散区域。并且，在低浓度P型扩散区域104的一部分中分别形成有N型的第3表面扩散区域和第4表面扩散区域。在此，作为ESD保护元件1A的制造工序的第2扩散工序和作为被保护元件1B的制造工序的第3扩散工序，是相同的且同时进行的扩散工艺。
然后，按照图10(c)所示去除抗蚀剂图案501D。然后，重新以成为P沟道元件的源极或漏极的区域(未图示)和与P型Si基板101的连接部开口的抗蚀剂图案501E为掩膜，例如以加速电压80keV注入约1E15～1E16cm-2的B+离子。
然后，按照图10(d)所示去除抗蚀剂图案501E。然后，在P型Si基板101的表面整体形成层间绝缘膜110，通过设于层间绝缘膜110中的连接孔，一齐地形成源极电极111A、111B和411、漏极电极112A、112B和412、以及基板连接电极113A和113B(未图示栅极电极)。
根据上述的结构和制造方法，能够独立地控制向P型中浓度扩散区域和P型高浓度扩散区域的杂质导入量，能够独立地设定Vt1和Vh。并且，形成ESD保护元件1A所需要的制造工序全部包含于被保护元件1B或者功率晶体管元件4的制造工序中，因而不需追加新的工序，即可将期望的ESD保护元件1A装配在半导体装置中。
(实施方式6)
关于本发明的实施方式6的半导体装置的制造方法，参照图11进行说明。图11是表示本发明的实施方式6的半导体装置的制造方法的工序剖面图。在图11中，为了方便起见并列示出ESD保护元件1A和2A、被保护元件1B和2B、以及功率晶体管元件4，以便理解它们的关联性。另外，只对与本发明相关联的主要部分进行详细说明，省略说明常识性的现有工序的一部分工序。
在本实施方式中示出的方法，用于在具有约400V～800V耐压的IPD的制造工艺中，同时形成以通常电压进行动作的电路例如8V动作系统电路的被保护元件1B、和以中电压进行动作的电路例如12V动作系统电路的被保护元件2B。另外，关于IPD的构造及制造方法的特征已在实施方式5中进行说明，因而此处省略说明。
首先，按照图11(a)所示，作为第4注入工序，在杂质元素浓度例如约为1E14cm-3的P型Si基板101中，形成作为功率晶体管元件4的延伸漏极的低浓度N型扩散区域401、以及作为被保护元件2B的漏极的低浓度N型扩散区域214。然后，作为第1注入工序，在ESD保护元件1A的保护电路区域中例如以加速电压110keV一齐地注入约1E13～1E14cm-2的B+离子，并且作为第1注入工序，以成为ESD保护元件2A的源极的一侧被开口的抗蚀剂图案501A为掩膜，在ESD保护元件2A的保护电路区域中以加速电压110keV一齐地注入约1E13～1E14cm-2的B+离子，并且作为第5注入工序，以将低浓度N型扩散区域401的一部分区域开口而形成的抗蚀剂图案501A作为掩膜，在功率晶体管区域中以加速电压110keV一齐地注入约1E13～1E14cm-2的B+离子。在此，第1注入工序和第5注入工序是相同的且同时进行的注入工艺。
然后，按照图11(b)所示去除抗蚀剂图案501A。通过注入上述B+离子，形成中浓度P型扩散区域102a和203a以及作为第1功率晶体管扩散区域的前期阶段的中浓度P型扩散区域402a。
然后，作为第2注入工序，以成为ESD保护元件1A和2A的源极的一侧被开口的抗蚀剂图案501B为掩膜，在ESD保护元件1A和2A的保护电路区域中例如以加速电压140keV一齐地注入约1E12～1E13cm-2的B+离子，并且作为第3注入工序，在被保护元件1B的整个面上同样以加速电压140keV一齐地注入约1E12～1E13cm-2的B+离子，并且作为第3注入工序，以被保护元件2B的漏极侧被遮蔽的抗蚀剂图案501B为掩膜，在被保护元件2B的被保护电路区域中同样以加速电压140keV一齐地注入约1E12～1E13cm-2的B+离子，并且作为第6注入工序，以成为功率晶体管元件4的源极的一侧被开口的抗蚀剂图案501B为掩膜，在功率晶体管区域中同样以加速电压140keV一齐地注入约1E12～1E13cm-2的B+离子。在此，第2注入工序、第3注入工序和第6注入工序是相同的且同时进行的注入工艺。
然后，按照图11(c)所示去除抗蚀剂图案501B。然后形成元件分离氧化膜(此处是指上述延伸漏极上的氧化膜)404，再执行驱入。然后，作为第1扩散工序，对P型Si基板101进行热处理，由此在成为ESD保护元件1A源极的下方形成高浓度P型扩散区域103。并且，在成为ESD保护元件1A漏极的下方形成中浓度P型扩散区域102。并且，在被保护元件1B的半导体基板表面形成低浓度P型扩散区域104。另外，在成为ESD保护元件1A源极的下方形成高浓度P型扩散区域103。并且，在被保护元件2B的半导体基板表面形成低浓度P型扩散区域104。并且，在成为ESD保护元件1A源极的下方形成高浓度P型扩散区域203。另外，在成为功率晶体管元件4源极的下方形成低浓度P型扩散区域403。即，通过向中浓度P型扩散区域102a和203a的追加离子注入(第2注入工序)和热处理(第1扩散工序)，在成为ESD保护元件1A和2A源极的下方分别形成高浓度P型扩散区域103和203。
然后，形成栅极绝缘膜105A、105B、205A、205B和405、以及栅极电极106A、106B、206A、206B和406。然后，针对ESD保护元件1A和2A、被保护元件1B和2B以及功率晶体管元件4中的每一个，形成成为N沟道元件的源极或漏极的区域被开口的抗蚀剂图案(未图示)。通过以该抗蚀剂图案和栅极电极106A、106B、206A、206B、406为掩膜的自对准，以加速电压60keV注入约1E15～1E16cm-2的As+离子。然后，在去除上述抗蚀剂图案后，重新以成为P沟道元件的源极或漏极的区域以及向P型基板的连接部被开口的抗蚀剂图案(未图示)为掩膜，以加速电压80keV注入约1E15～1E16cm-2的B+离子。
然后，按照图11(d)所示去除上述抗蚀剂图案。然后，在P型Si基板101的表面整体上形成层间绝缘膜110，通过设于层间绝缘膜110中的连接孔，形成源极电极111A、111B、211A、211B和411、漏极电极112A、112B、212A、212B和412、以及基板连接电极113A、113B、213A、和213B(未图示栅极电极)。
根据上述的结构和制造方法，在具有动作电压不同的内部电路的半导体装置中，也能够在同一基板上高效地形成各个Vt1和Vh被优化的ESD保护电路。
以上，根据实施方式对本发明的半导体装置进行了说明，但本发明的半导体装置不限于上述实施方式。将实施方式1～6及其变形例中的任意构成要素进行组合而实现的其它实施方式、在不脱离本发明宗旨的范围内对实施方式1～6及其变形例实施本行业人员能够想到的各种变形而得到的变形例、以及内置了本发明的半导体装置的各种设备，都包含在本发明中。
例如，也可以将实施方式4的半导体装置3的构成要素即ESD保护元件1A变更为实施方式2的半导体装置13具有的ESD保护元件13A。
产业上的可利用性
本发明能够应用于半导体装置的ESD保护电路，在开关电源用半导体装置或者其制造工艺中比较有用，尤其是在耐压约为400V～1000V的功率器件制造工艺中，由于具有适合于P型扩散层的浓度调节的工序，因而容易应用。
标号说明
1、2、3、13半导体装置；1A、2A、11A、12A、13A、14AESD保护元件；1B、2B被保护元件；101P型Si基板；102、102a、142、152、202、203a、402a中浓度P型扩散区域；103、143、153、203高浓度P型扩散区域；104、204、403低浓度P型扩散区域；105A、105B、205A、205B、902栅极绝缘膜；106A、106B、206A、206B、406、903栅极电极；107A、107B、207A、207B、904A源极N型扩散区域；108A、108B、208A、208B、904B漏极N型扩散区域；109A、109B、209A、209B基板连接用P型扩散区域；110、907层间绝缘膜；111A、111B、211A、211B、411源极电极；112A、112B、212A、212B、412漏极电极；113A、113B、213A、213B基板连接电极；162、172、182、905P型扩散区域；214、401低浓度N型扩散区域；404元件分离氧化膜；501A、501B、501C、501D、501E抗蚀剂图案；601栅极氧化膜；602栅极电极膜；801焊盘；802ESD保护电路；803被保护电路；804其它内部电路；805、806漏极端子；807放电电流；901半导体基板；906A、906B硅化物层；908A源极连接布线；908B漏极连接布线。

Claims (14)

1.一种半导体装置，具有：第2导电型的半导体基板；由使用所述半导体基板的晶体管元件构成的内部电路；以及保护电路，该保护电路是使用所述半导体基板的晶体管元件，并且针对静电放电来保护所述内部电路，
所述保护电路具有：
形成于所述半导体基板上并被接地的第1栅极电极；以及
在所述半导体基板上在所述第1栅极电极的两侧分离地形成的第1电极和被接地的第2电极，
所述保护电路包括：
第1扩散区域，在所述半导体基板内与所述第2电极相接，并且是与第2导电型为相反导电型的第1导电型；以及
第2扩散区域，在所述半导体基板内覆盖所述第1扩散区域，从所述第1扩散区域的下方一直形成到至少所述第1栅极电极的下方的一部分，并且第2导电型的杂质浓度高于所述半导体基板的基本区域，并被接地成为与所述第1扩散区域相同的电平，
所述内部电路具有：
形成于所述半导体基板上的第2栅极电极；以及
在所述半导体基板上在所述第2栅极电极的两侧分离地形成的第3电极和第4电极，
所述内部电路包括：
第3扩散区域，在所述半导体基板内形成于所述第3电极的下方，并且是第3导电型；以及
第4扩散区域，该第4扩散区域是在所述半导体基板内，与所述第3扩散区域相接的区域之中第2导电型的杂质浓度最高的区域，
所述第3电极与所述第1电极连接，
所述第2扩散区域的第2导电型的杂质浓度高于所述第4扩散区域。
2.根据权利要求1所述的半导体装置，
作为所述保护电路的特性值的保持电压高于保证所述内部电路的正常动作的最大的动作电源电压，该保持电压是在所述第1电极和所述第2电极之间刚刚成为导通状态后产生于所述第1电极和所述第2电极之间的电压的最小值。
3.根据权利要求1或2所述的半导体装置，
所述保护电路还包括：
第5扩散区域，在所述半导体基板内与所述第1扩散区域接近或者相接，与所述第2扩散区域相接，并且第2导电型的杂质浓度高于所述第2扩散区域，
所述保护电路还具有：
在所述半导体基板上与所述第5扩散区域相接而形成的被接地的第5电极。
4.根据权利要求1～3中任意一项所述的半导体装置，
所述半导体装置具有与多个内部电路对应地配置的多个所述保护电路，
针对每个所述保护电路独立地设定所述第2扩散区域中的第2导电型的杂质浓度。
5.根据权利要求1～4中任意一项所述的半导体装置，
所述保护电路还包括：
在所述半导体基板内与所述第1电极相接的第1导电型的第6扩散区域；以及
在所述半导体基板内与所述第6扩散区域相接的第2导电型的第7扩散区域，
在所述第3扩散区域与所述第3电极相接的情况下，所述第7扩散区域的第2导电型的杂质浓度高于所述第4扩散区域。
6.根据权利要求5所述的半导体装置，
所述第7扩散区域在所述半导体基板内覆盖所述第6扩散区域，并且从所述第6扩散区域的下方一直形成到所述第1栅极电极下。
7.根据权利要求5所述的半导体装置，
所述第7扩散区域不形成于所述第1栅极电极的下方，而与所述第2扩散区域分离地形成，
所述第7扩散区域的第2导电型的杂质浓度低于所述第2扩散区域。
8.根据权利要求1～4中任意一项所述的半导体装置，
所述保护电路还包括：
在所述半导体基板内与所述第1电极相接的第1导电型的第6扩散区域；以及
在所述半导体基板内与所述第6扩散区域相接的第2导电型的第7扩散区域，
所述第3扩散区域的第1导电型的杂质浓度低于所述第6扩散区域，
所述第7扩散区域具有在所述半导体基板的基本区域以上的第2导电型的杂质浓度。
9.根据权利要求5～8中任意一项所述的半导体装置，
所述半导体装置具有与多个内部电路对应地配置的多个所述保护电路，
针对每个所述保护电路独立地设定所述第7扩散区域中的第2导电型的杂质浓度。
10.一种半导体装置的制造方法，该半导体装置具有：第2导电型的半导体基板；由使用所述半导体基板的第1区域的晶体管元件构成的内部电路；以及保护电路，该保护电路是使用所述半导体基板的与第1区域不同的第2区域的晶体管元件，并且针对静电放电来保护所述内部电路，
所述半导体装置的制造方法包括形成所述内部电路的内部电路形成工序、和形成所述保护电路的保护电路形成工序，
在所述保护电路形成工序中包括：
第1注入工序，向第2导电型的半导体基板的表面一齐照射第2导电型的离子种，由此形成第1注入区域，该第1注入区域的第2导电型的杂质浓度高于没有注入所述离子种的所述半导体基板的基本区域；
第2注入工序，在所述第1注入工序之后，至少使所述第1注入区域的一部分开口而向所述半导体基板的表面一齐照射第2导电型的离子种，由此形成第2注入区域和第3注入区域，该第2注入区域的第2导电型的杂质浓度在所述基本区域以上，该第3注入区域的第2导电型的杂质浓度高于该第2注入区域；
第1扩散工序，在所述第2注入工序之后，对所述半导体基板进行热处理，由此使所述第2注入区域和所述第3注入区域热扩散，并分别成为中浓度扩散区域和高浓度扩散区域；
第1栅极形成工序，在所述第1扩散工序之后，在所述半导体基板的表面上形成与所述高浓度扩散区域相接、而且与所述中浓度扩散区域接近或者相接的第1栅极电极；
第2扩散工序，在所述第1栅极形成工序之后，在所述半导体基板内，在表面附近的所述中浓度扩散区域的一部分和所述高浓度扩散区域的一部分中，分别形成第1导电型的第1表面扩散区域和第2表面扩散区域；以及
第1电极形成工序，在所述第2扩散工序之后，在所述半导体基板的表面上形成与所述内部电路连接、而且只与所述第1表面扩散区域相接的第1电极，并且在所述半导体基板的表面上形成只与所述第2表面扩散区域相接的第2电极。
11.根据权利要求10所述的半导体装置的制造方法，
在所述内部电路形成工序中包括：
第3注入工序，向所述半导体基板的表面注入第2导电型的离子种，由此形成内部电路扩散区域，该内部电路扩散区域的第2导电型的杂质浓度高于所述基本区域；
第2栅极形成工序，在所述第3注入工序之后，在所述半导体基板的表面上形成第2栅极电极；
第3扩散工序，在所述第2栅极形成工序之后，在所述半导体基板内，在所述第2栅极电极的两侧形成第1导电型的第3表面扩散区域和第4表面扩散区域；以及
第2电极形成工序，在所述第3扩散工序之后，在所述半导体基板的表面上形成与所述保护电路的第1电极连接、而且只与所述第3表面扩散区域相接的第3电极，并且在所述半导体基板的表面上形成只与所述第4表面扩散区域相接的第4电极，
在所述第3注入工序中，与所述第1注入工序或者所述第2注入工序同时地一齐照射第2导电型的离子种，由此形成所述内部电路扩散区域，
在所述第3扩散工序中，与所述第2扩散工序同时地一齐照射第1导电型的离子种，由此形成所述第3表面扩散区域和所述第4表面扩散区域，
在所述第2电极形成工序中，与所述第1电极形成工序同时而且利用相同工艺形成所述第3电极和所述第4电极，
在所述第1注入工序、所述第2注入工序和所述第1扩散工序中，所述高浓度扩散区域形成为第2导电型的杂质浓度高于在所述半导体基板内与所述第3表面扩散区域相接或者接近的第2导电型的区域。
12.根据权利要求10或11所述的半导体装置的制造方法，
该制造方法还包括形成所述半导体装置具有的功率晶体管的功率晶体管形成工序，
在所述功率晶体管形成工序中包括：
第4注入工序，向所述半导体基板的与所述第1区域不同的第3区域表面注入第1导电型的离子种，由此形成作为第1导电型的延伸漏极构造的低浓度扩散区域；
第5注入工序，在所述第4注入工序之后，在所述低浓度扩散区域的一部分中形成第1功率晶体管扩散区域，该第1功率晶体管扩散区域的第2导电型的杂质浓度高于所述半导体基板的基本区域；以及
第6注入工序，在所述第4注入工序之后，在所述半导体基板内除所述低浓度扩散区域之外的区域中，形成第2功率晶体管扩散区域，该第2功率晶体管扩散区域的第2导电型的杂质浓度高于所述基本区域，
在所述第5注入工序和所述第6注入工序中，分别与所述第1注入工序和所述第2注入工序同时地一齐照射第2导电型的离子种，由此形成所述第1功率晶体管扩散区域和所述第2功率晶体管扩散区域。
13.根据权利要求10～12中任意一项所述的半导体装置的制造方法，
在所述保护电路形成工序中包括：
第3扩散工序，在所述第1扩散工序之后，向所述高浓度扩散区域的一部分中与所述第2表面扩散区域接近或者相接的区域注入第2导电型的离子种，由此形成第2导电型的第5表面扩散区域；以及
第3电极形成工序，在所述第3扩散工序之后，在所述半导体基板的表面上形成只与所述第5表面扩散区域相接的被接地的第5电极。
14.根据权利要求10～13中任意一项所述的半导体装置的制造方法，
在所述第1注入工序、所述第2注入工序和所述第1扩散工序中，当在所述半导体基板内与所述第3表面扩散区域相接的区域是第2导电型的情况下，所述中浓度扩散区域形成为第2导电型的杂质浓度高于该区域，当在所述半导体基板内与所述第3表面扩散区域相接的区域是第1导电型的情况下，所述中浓度扩散区域形成为具有在所述半导体基板的基本区域以上的第2导电型的杂质浓度。
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