CN114121932A - 半导体结构以及静电放电保护电路 - Google Patents

Abstract

一种半导体结构以及静电放电保护电路，半导体结构至少对应串联耦接的一第一二极管以及一第二二极管。第一深井区位于基板之上。第一井区位于第一深井区之上。两第二井区位于第一井区的两侧。第一掺杂区以及第二掺杂区位于第一井区之上。第一掺杂区与第二掺杂区之间配置有第一隔离区。第二深井区位于基板之上。第三井区位于第二深井区之上。两第四井区位于第三井区的两侧。第三掺杂区以及第四掺杂区位于第三井区之上。第三掺杂区与第四掺杂区之间配置有第二隔离区。第二掺杂区连接第三掺杂区。借此，本揭示的半导体结构具有较小的寄生电容值且可适用于高速的应用中。

Description

半导体结构以及静电放电保护电路

技术领域

本揭示中所述实施例内容是有关于一种半导体技术，特别关于一种形成二极管串的半导体结构以及具有此二极管串的静电放电保护电路。

背景技术

随着集成电路技术的发展，晶体管的尺寸越来越小。据此，晶体管的耐压也越来越小。为避免静电放电(electrostatic discharge，ESD)会对集成电路施加过度电性应力(electrical overstress，EOS)，一般会利用静电放电保护电路来保护集成电路。

然而，现有技术中的静电放电保护电路具有较大的寄生电容值，因此其不适用于高速的应用中。

发明内容

本揭示的一些实施方式是关于一种半导体结构。半导体结构至少对应一第一二极管以及一第二二极管且第一二极管与第二二极管串联连接。半导体结构包含一第一深井区、一第一井区、两第二井区、一第一掺杂区、一第二掺杂区、一第二深井区、一第三井区、两第四井区、一第三掺杂区以及一第四掺杂区。第一深井区位于一基板之上。第一井区位于第一深井区之上。两第二井区位于第一井区的两侧。第一掺杂区位于第一井区之上。第二掺杂区位于第一井区之上。第一掺杂区与第二掺杂区之间配置有一第一隔离区。第二深井区位于基板之上。第三井区位于第二深井区之上。两第四井区位于第三井区的两侧。第三掺杂区位于第三井区之上。第四掺杂区位于第三井区之上。第三掺杂区与第四掺杂区之间配置有一第二隔离区。第二掺杂区连接第三掺杂区。

在一些实施例中，第一深井区、第二深井区、所述两第二井区、第二掺杂区、所述两第四井区以及第四掺杂区为N型。第一井区、第一掺杂区、第三井区以及第三掺杂区为P型。

在一些实施例中，半导体结构还包含一第五井区。第五井区位于所述两第二井区中的一者与所述两第四井区中的一者之间。第五井区为P型。

在一些实施例中，第二深井区分离于第一深井区。

在一些实施例中，基板包含一突出部，且突出部位于第二深井区与第一深井区之间。

本揭示的一些实施方式是关于一种静电放电保护电路。静电放电保护电路包含一第一二极管串。第一二极管串包含多个二极管。第一二极管串联连接于一输入/输出端与一电源电压之间。第一二极管串的半导体结构包含一第一深井区、一第一井区、两第二井区、一第一掺杂区、一第二掺杂区、一第二深井区、一第三井区、两第四井区、一第三掺杂区以及一第四掺杂区。第一深井区位于一基板之上。第一井区位于第一深井区之上。两第二井区位于第一井区的两侧。第一掺杂区位于第一井区之上。第二掺杂区位于第一井区之上。第一掺杂区与第二掺杂区之间配置有一第一隔离区。第二深井区位于基板之上。第三井区位于第二深井区之上。两第四井区位于第三井区的两侧。第三掺杂区位于第三井区之上。第四掺杂区位于第三井区之上。第三掺杂区与第四掺杂区之间配置有一第二隔离区。第二掺杂区连接第三掺杂区。当输入/输出端发生一第一静电放电事件，一第一静电放电电流流经第一二极管串。

在一些实施例中，第二深井区分离于第一深井区。

在一些实施例中，基板包含一突出部，且突出部位于第二深井区与第一深井区之间。

在一些实施例中，第一掺杂区为第一二极管串的阳极端，且第四掺杂区为第一二极管串的阴极端。

在一些实施例中，静电放电保护电路还包含一第二二极管串。第二二极管串包含多个二极管。第二二极管串联连接于输入/输出端以及一地端之间。当输入/输出端发生一第二静电放电事件，一第二静电放电电流经由二极管串流至地端。

在一些实施例中，第一静电放电电流为一正电流，且第二静电放电电流为一负电流。

综上所述，本揭示的半导体结构具有较小的寄生电容值，因此可适用于高速的应用中。

附图说明

为让本揭示的上述和其他目的、特征、优点与实施例能够更明显易懂，所附附图的说明如下：

图1A是依照本揭示一些实施例所绘示的一静电放电保护电路的示意图；

图1B是依照本揭示一些实施例所绘示的一静电放电保护电路的示意图；

图2是依照本揭示一些实施例所绘示的一半导体结构的示意图；

图3是依照本揭示一些实施例所绘示的图2中半导体结构的等效电路图；

图4是依照本揭示一些实施例所绘示的典型-典型角落的寄生电容值与输入电压的关系图；

图5是依照本揭示一些实施例所绘示的快速-快速角落的寄生电容值与输入电压的关系图；以及

图6是依照本揭示一些实施例所绘示的慢速-慢速角落的寄生电容值与输入电压的关系图。

【符号说明】

100A,100B:静电放电保护电路

200:半导体结构

201:基板

2011:突出部

212:第一深井区

213:第一井区

214:第二井区

215:第一掺杂区

216:第二掺杂区

222:第二深井区

223:第三井区

224:第四井区

225:第三掺杂区

226:第四掺杂区

231:第五井区

PAD:输入/输出端

D1,D2,D3,D4:二极管

ANODE:阳极端

CATHODE:阴极端

VDD:电源电压

VSS:地电压

GND:地端

I1,I2:静电放电电流

STI1:第一隔离区

STI2:第二隔离区

STI3:第三隔离区

Cpsub1:第一寄生电容

Cpsub2:第二寄生电容

Cdiode:二极管电容

Dnew:寄生电容值

Dn:寄生电容值

具体实施方式

下文是举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本揭示所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭示所涵盖的范围。另外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。

在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的一第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本案的本意。

参考图1A。图1A是依照本揭示一些实施例所绘示的静电放电保护电路100A的示意图。以图1A示例而言，静电放电保护电路100A包含输入/输出端PAD以及二极管D1-D2。

在一些实施例中，输入/输出端PAD可为一接垫且耦接其他核心元件(coredevice)。二极管D1-D2串联连接以形成二极管串。此二极管串包含阳极端ANODE以及阴极端CATHODE。阳极端ANODE耦接输入/输出端PAD。阴极端CATHODE耦接电源电压VDD。

在一些实施例中，输入/输出端PAD所接收到的电压范围可为-0.5伏特至2.4伏特，电源电压VDD可为1.8伏特。上述输入/输出端PAD的电压值以及电源电压VDD的电压值仅为示例，各种适用的电压值皆在本揭示的范围中。

在运作上，当输入/输出端PAD未发生静电放电(electrostatic discharge，ESD)事件时，二极管D1-D2并未导通。当输入/输出端PAD发生正电流的静电放电事件时，二极管D1-D2导通以使静电放电电流I1(正电流)可经由二极管D1-D2流至电源电压VDD。举例而言，当输入/输出端PAD发生静电放电事件造成输入/输出端PAD的电压高于电源电压VDD且输入/输出端PAD的电压与电源电压VDD之间的差值大于两个二极管的导通电压时，二极管D1-D2将会导通。在这个情况下，静电放电电流I1(正电流)可经由导通的二极管D1-D2流至阴极端CATHODE(电源电压VDD)，以避免静电放电事件造成其他电路异常运作。

参考图1B。图1B是依照本揭示一些实施例所绘示的静电放电保护电路100B的示意图。图1B中的静电放电保护电路100B与图1A中的静电放电保护电路100A之间的主要差异为，静电放电保护电路100B还包含二极管D3-D4。二极管D3-D4串联连接以形成另一二极管串。以图1B示例而言，二极管D3耦接输入/输出端PAD，且二极管D4耦接地端GND。地端GND的地电压VSS可为0伏特。

在运作上，当输入/输出端PAD未发生静电放电事件时，二极管D3-D4亦未导通。当输入/输出端PAD发生负电流的静电放电事件时，二极管D3-D4导通以使静电放电电流I2(负电流)可经由二极管D3-D4流至地端GND。举例而言，当输入/输出端PAD发生静电放电事件造成地电压VSS高于输入/输出端PAD的电压且地电压VSS与输入/输出端PAD的电压之间的差值大于两个二极管的导通电压时，二极管D3-D4将会导通。在这个情况下，静电放电电流I2(负电流)可经由导通的二极管D3-D4流至地端GND，以避免静电放电事件造成其他电路异常运作。

参考图2。图2是依照本揭示一些实施例所绘示的半导体结构200的示意图。在一些实施例中，图2的半导体结构200用以实现图1A或图1B中的二极管D1-D2。

以图2示例而言，半导体结构200包含基板201、第一深井区212、第一井区213、两第二井区214、第一掺杂区215、第二掺杂区216、第二深井区222、第三井区223、两第四井区224、第三掺杂区225以及第四掺杂区226。

第一深井区212位于基板201之上。第一井区213位于第一深井区212之上。两第二井区214位于第一井区213的两侧。第一掺杂区215位于第一井区213之上。第二掺杂区216位于第一井区213之上。第一掺杂区215与第二掺杂区216之间配置有第一隔离区STI1。

相似地，第二深井区222位于基板201之上。第二深井区222分离于第一深井区212。以图2示例而言，基板201的突出部2011设置于第二深井区222与第一深井区212之间。另外，第三井区223位于第二深井区222之上。两第四井区224位于第三井区223的两侧。第三掺杂区225位于第三井区223之上。第四掺杂区226位于第三井区223之上。第三掺杂区225与第四掺杂区226之间配置有第二隔离区STI2。另外，第三掺杂区225与第二掺杂区216之间配置有第三隔离区STI3，且第五井区231设置于其中一第二井区214与其中一第四井区224之间。

在一些实施例中，第一深井区212、第二深井区222、这些第二井区214、第二掺杂区216、这些第四井区224以及第四掺杂区226为N型，且基板201、第一井区213、第一掺杂区215、第三井区223以及第三掺杂区225为P型，但本揭示不以此为限。

图3是依照本揭示一些实施例所绘示的图2中半导体结构200的等效电路图。参考第1A-3图。图2中的第一掺杂区215形成图1A(或图1B或图3)中的阳极端ANODE，且图2中的第四掺杂区226形成图1A(或图1B或图3)中的阴极端CATHODE。图2中的第一井区213与第二掺杂区216之间形成图1A(或图1B或图3)中的二极管D1，且图2中的第三井区223与第四掺杂区226之间形成图1A(或图1B或图3)中的二极管D2。另外，图2中的第二掺杂区216连接第三掺杂区225等效于将图1A(或图1B或图3)中的二极管D1与图1A(或图1B或图3)中的二极管D2串联连接。

在一些相关技术中，半导体结构中并未配置第一深井区212以及第二深井区222。在这种配置下，会发生漏电问题。

相较于上述相关技术，在本揭示中，第一深井区212可将第一井区213(例如：P型)与基板201(例如：P型)隔绝开且第二深井区222可将第三井区223(例如：P型)与基板201(例如：P型)隔绝开。据此，可避免漏电问题且可使半导体结构200能够用于负电压中。在一些实施例中，第一深井区212以及第二深井区222可为浮接(floating)状态。

以图2示例而言，第一深井区212与基板201之间形成第一寄生电容Cpsub1。第一寄生电容Cpsub1的寄生电容值相关于第一深井区212与基板201之间的接触面积。举例而言，第一寄生电容Cpsub1的寄生电容值正比于第一深井区212与基板201之间的接触面积。相似地，第二深井区222与基板201之间形成第二寄生电容Cpsub2。第二寄生电容Cpsub2的寄生电容值相关于第二深井区222与基板201之间的接触面积。举例而言，第二寄生电容Cpsub2的寄生电容值正比于第二深井区222与基板201之间的接触面积。

在一些实施例中，第一深井区212的尺寸相同于第二深井区212的尺寸。举例而言，第一深井区212的长度、宽度以及高度分别与第二深井区212的长度、宽度以及高度相同。在一些其他的实施例中，第一深井区212的尺寸亦可相异于第二深井区212的尺寸。

在一些相关技术中，第一井区213以及第三井区223下方是单一个尺寸较大的N型深井区。也就是说，此单一个N型深井区上方设置有第一井区213以及第三井区223，在这种配置下，会在图1A(或图1B或图3)中阳极端ANODE形成一个寄生电容值较大的寄生电容。基于以下公式(1)可知，若频率f很低，阻抗Z会很大。据此，若频率f很高，则电容值C需设计的小一点以增加阻抗，进而降低插入损失(insertion loss)。

相较于上述相关技术，在本揭示的半导体结构200中，是采用两个分离且尺寸较小的N型深井区(第一深井区212以及第二深井区212)。在这种配置下，会形成图1A(或图1B或图3)中寄生电容值较小的第一寄生电容Cpsub1以及第二寄生电容Cpsub2。另外，以图1A或图1B示例而言，第二寄生电容Cpsub2会叠接(cascode)到二极管电容Cdiode。

C_total＝C_diode//psub2+C_psub1...公式(2-1)

其中C_total为总电容值，C_diode为二极管电容Cdiode的电容值，C_psub1为第一寄生电容Cpsub1的电容值，且C_psub2为第一寄生电容Cpsub2的电容值。

基于上列公式(2-1)以及公式(2-2)，当第二寄生电容Cpsub2叠接到二极管电容Cdiode时，会造成总电容的电容值C_total降低。由于电容值C_total降低，因此可增加阻抗以降低插入损失(基于公式(1))。据此，本揭示中的半导体结构200将可用于高速的应用中。高速的应用例如但不限于射频技术。

参考图4。图4是依照本揭示一些实施例所绘示的典型-典型角落(TT corner)的寄生电容值与输入电压的关系图。也就是说，图4是在室温环境且N型晶体管以及P型晶体管皆操作在一般典型速度下所测得的寄生电容值与输入电压的关系。输入电压是图1A或图1B中输入/输出端PAD所接收到的电压值(-0.5伏特至2.4伏特)。以图4示例而言，本揭示(采用分离且尺寸较小的N型深井区212以及222)的寄生电容值Dnew在典型-典型角落是小于其它相关技术(采用单一个尺寸较大的N型深井区)的寄生电容值Dn。据此，可有效地增加阻抗以降低插入损失。

参考图5。图5是依照本揭示一些实施例所绘示的快速-快速角落(FF corner)的寄生电容值与输入电压的关系图。也就是说，图5是在室温环境且N型晶体管以及P型晶体管皆操作在较快速度下所测得的寄生电容值与输入电压的关系。以图5示例而言，本揭示(采用分离且尺寸较小的N型深井区212以及222)的寄生电容值Dnew在快速-快速角落是小于其它相关技术(采用单一个尺寸较大的N型深井区)的寄生电容值Dn。据此，可有效地增加阻抗以降低插入损失。

参考图6。图6是依照本揭示一些实施例所绘示的慢速-慢速角落(SS corner)的寄生电容值与输入电压的关系图。也就是说，图6是在室温环境且N型晶体管以及P型晶体管皆操作在较慢速度下所测得的寄生电容值与输入电压的关系。以图6示例而言，本揭示(采用分离且尺寸较小的N型深井区212以及222)的寄生电容值Dnew在慢速-慢速角落是小于其它相关技术(采用单一个尺寸较大的N型深井区)的寄生电容值Dn。据此，可有效地增加阻抗以降低插入损失。

综上所述，本揭示的半导体结构具有较小的寄生电容值，因此可适用于高速的应用中。

虽然本揭示已以实施方式揭示如上，然其并非用以限定本揭示，任何本领域具通常知识者，在不脱离本揭示的精神和范围内，当可作各种的更动与润饰，因此本揭示的保护范围当视所附的权利要求书所界定的范围为准。

Claims (11)

1.一种半导体结构，其特征在于，至少对应一第一二极管以及一第二二极管且该第一二极管与该第二二极管串联连接，其中该半导体结构包含：

一第一深井区，位于一基板之上；

一第一井区，位于该第一深井区之上；

两第二井区，位于该第一井区的两侧；

一第一掺杂区，位于该第一井区之上；

一第二掺杂区，位于该第一井区之上，其中该第一掺杂区与该第二掺杂区之间配置有一第一隔离区；

一第二深井区，位于该基板之上；

一第三井区，位于该第二深井区之上；

两第四井区，位于该第三井区的两侧；

一第三掺杂区，位于该第三井区之上；以及

一第四掺杂区，位于该第三井区之上，其中该第三掺杂区与该第四掺杂区之间配置有一第二隔离区，其中该第二掺杂区连接该第三掺杂区。

2.根据权利要求1中的半导体结构，其特征在于，其中该第一深井区、该第二深井区、所述两第二井区、该第二掺杂区、所述两第四井区以及该第四掺杂区为N型，其中该第一井区、该第一掺杂区、该第三井区以及该第三掺杂区为P型。

3.根据权利要求2中的半导体结构，其特征在于，还包含：

一第五井区，位于所述两第二井区中的一者与所述两第四井区中的一者之间，且该第五井区为P型。

4.根据权利要求1中的半导体结构，其特征在于，其中该第二深井区分离于该第一深井区。

5.根据权利要求4中的半导体结构，其特征在于，其中该基板包含一突出部，且该突出部位于该第二深井区与该第一深井区之间。

6.一种静电放电保护电路，其特征在于，包含：

一第一二极管串，包含多个二极管，其中该第一二极管串联连接于一输入/输出端与一电源电压之间，其中该第一二极管串包含如权利要求1中的半导体结构，

其中当该输入/输出端发生一第一静电放电事件，一第一静电放电电流流经该第一二极管串。

7.根据权利要求6中的静电放电保护电路，其特征在于，其中该第二深井区分离于该第一深井区。

8.根据权利要求7中的静电放电保护电路，其特征在于，其中该基板包含一突出部，且该突出部位于该第二深井区与该第一深井区之间。

9.根据权利要求6中的静电放电保护电路，其特征在于，其中该第一掺杂区为该第一二极管串的阳极端，且该第四掺杂区为该第一二极管串的阴极端。

10.根据权利要求6中的静电放电保护电路，其特征在于，还包含：

一第二二极管串，包含多个二极管，其中该第二二极管串联连接于该输入/输出端以及一地端之间，

其中当该输入/输出端发生一第二静电放电事件，一第二静电放电电流经由该二极管串流至该地端。

11.根据权利要求10中的静电放电保护电路，其特征在于，其中该第一静电放电电流为一正电流，且该第二静电放电电流为一负电流。

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