CN106449630A - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN106449630A CN106449630A CN201610626256.2A CN201610626256A CN106449630A CN 106449630 A CN106449630 A CN 106449630A CN 201610626256 A CN201610626256 A CN 201610626256A CN 106449630 A CN106449630 A CN 106449630A
- Authority
- CN
- China
- Prior art keywords
- circuit
- voltage line
- reference voltage
- clamp circuit
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 230000005611 electricity Effects 0.000 claims description 20
- 230000002146 bilateral effect Effects 0.000 claims description 5
- 208000028659 discharge Diseases 0.000 description 18
- 230000008901 benefit Effects 0.000 description 15
- 238000003780 insertion Methods 0.000 description 11
- 230000037431 insertion Effects 0.000 description 11
- 238000004088 simulation Methods 0.000 description 11
- 238000012360 testing method Methods 0.000 description 9
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 6
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 210000000080 chela (arthropods) Anatomy 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- VYMDGNCVAMGZFE-UHFFFAOYSA-N phenylbutazonum Chemical compound O=C1C(CCCC)C(=O)N(C=2C=CC=CC=2)N1C1=CC=CC=C1 VYMDGNCVAMGZFE-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008261 resistance mechanism Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及半导体器件。该半导体器件包括第一电路块，该第一电路块连接在第一电源电压线与第一基准电压线之间；第二电路块，该第二电路块连接在第二电源电压线与第二基准电压线之间并且与第一电路块发射和接收信号；第一钳位电路，该第一钳位电路钳位在第二电源电压线与第一基准电压线之间的电位差；电阻器电路，该电阻器电路连接在第二电源电压线与第二电路块之间并且包括比第一钳位电路的阻抗更大的电阻值；以及第二钳位电路，该第二钳位电路钳位在连接在电阻器电路与第二电路块之间的线与第一基准电压线之间的电位差。
Description
相关申请的交叉引用
本申请基于并且要求于2015年8月10日提交的日本专利申请2015-158023号的优先权的权益，该专利申请的公开通过引用的方式全部并入本文。
技术领域
本发明涉及一种半导体器件，并且涉及，例如，一种包括用于在不同电源之间发射和接收信号的电路的半导体器件。
背景技术
带电器件模型(CDM)是在半导体芯片中的静电放电模型之一。通过测试方法来评估CDM耐受电压，在该测试方法中，对整个半导体芯片充电，并且使GND(金属)端子与测试管脚接触以放电。
在先进工艺中，微型化促进了MOS晶体管的栅极氧化物膜的减薄，并且由此栅极耐受电压的减小变得突出。因此，在测试静电放电以评估静电放电(ESD)电阻时(特别是在CDM测试时)，栅极击穿有可能发生在MOS晶体管(特别是，在安装有模拟电路和数字电路的半导体芯片上接收不同电源交叉信号并且将不同电源分别供应至模拟电路和数字电路的MOS晶体管)中。在下文中，在这种半导体芯片中，由数字电路占用的区域称为“核心逻辑区域”，并且由模拟电路占用的区域称为“模拟IP区域”。
供应至在模拟IP(知识产权)区域内部的模拟电路的模拟电源常常与数字电源电分离，以便避免从供应至在核心逻辑区域内部的数字电路的数字电源传播的噪声。然而，由于以下因素(1)和(2)，在数字电源与模拟电源之间的分离常常不利于ESD，特别是在CDM测试时。
(1)在模拟IP区域中的电源电压线与基准电压线(地面线)之间的电容小于在核心逻辑区域中的电容。
(2)在CDM测试时添加至模拟IP区域的封装电容小于添加至核心逻辑区域的封装电容。
这是因为，在模拟IP区域中的模拟电路的尺寸小于在核心逻辑区域中的数字电路的尺寸。如上面所描述的，在大多数情况下，模拟电路的所需要的尺寸小于数字电路的所需要的尺寸。在CDM测试时，认为从端子流出的浪涌电流的大部分传至具有更大封装电容的核心逻辑区域，特别是传至基准电压线。在对模拟电源端子进行CDM测试时，随着CDM电流从端子通过多个保护元件流至在核心逻辑区域中的基准电压线，在核心逻辑区域与模拟IP区域之间传输不同电源交叉信号的电路部分(该电路部分在下文中称为“不同电源交叉部分”)中生成的电位差有可能很大，并且由此可以容易发生栅极击穿。因此，在这种半导体芯片中，期望结合改进了不同电源交叉部分的ESD电阻的机制，该ESD电阻在CDM测试中是弱点。
日本未审专利申请公开2006-100606号公开了一种可以用少量的保护电路防止在多个电源之间生成的静电放电事件(特别是通过CDM的静电放电事件)的半导体器件。该半导体器件包括根据第一电源电压和第一基准电压来操作的电路块、和根据第二电源电压和第二基准电压操作的电路块。该半导体器件包括钳位在第一电源电压与第二基准电压之间的电位差的钳位电路、钳位在第二电源电压与第一基准电压之间的电位差的钳位电路、和钳位在第一基准电压与第二基准电压之间的电位差的钳位电路。
发明内容
然而，在日本未审专利申请公开2006-100606号中所公开的技术中，当保护元件的耐受电压由于处理微型化等而减小时，为了减小在电源与地面之间的钳位电压，除了增加钳位电路的尺寸之外没有其他措施。然而，本发明人已经发现增加钳位电路的尺寸会引起半导体芯片的面积(即，成本)增加这一问题。
相关领域的其他问题和本发明的新颖特征将通过说明书和所附附图的说明变得显而易见。
根据一个方面，一种半导体器件包括：第一钳位电路，该第一钳位电路钳位在第二电源电压线与第一基准电压线之间的电位差；电阻器电路，该电阻器电路连接在第二电源电压线与第二电路块之间，该第二电路块与第一电路块发射和接收信号；以及第二钳位电路，该第二钳位电路钳位在连接在电阻器电路与第二电路块之间的线与第一基准电压线之间的电位差。
根据上述方面，能够在防止半导体器件的成本升高的同时改进ESD电阻。
附图说明
上述和其他方面、优点和特征将通过下面结合对应附图的对特定实施例的说明而变得更显而易见，其中：
图1是示出了根据第一实施例的半导体芯片的电路配置的图；
图2是示出了根据第一实施例的钳位电路的电路配置的图；
图3是示出了根据第一实施例的另一钳位电路的电路配置的图；
图4A是示出了根据对比示例的半导体芯片的操作的图；
图4B是示出了根据第一实施例的半导体芯片的操作的图；
图5是示出了根据第二实施例的半导体芯片的电路配置的图；
图6是示出了根据第三实施例的半导体芯片的电路配置的图；
图7是示出了根据第四实施例的整个半导体芯片的布局图像的图；
图8是示出了在根据第四实施例的半导体芯片内部的相应电路的布局图像的图；
图9是示出了根据第五实施例的整个半导体芯片的布局图像的图；
图10A是示出了根据其他实施例的钳位电路(NMOS)的第一电路配置的图；
图10B是示出了根据其他实施例的钳位电路(NMOS)的第二电路配置的图；
图10C是示出了根据另一实施例的钳位电路(NMOS)的第三电路配置的图；
图11A是示出了根据其他实施例的钳位电路(PMOS)的第一电路配置的图；
图11B是示出了根据其他实施例的钳位电路(PMOS)的第二电路配置的图；以及
图11C是示出了根据其他实施例的钳位电路(PMOS)的第三电路配置的图。
具体实施方式
在下文中，将参照各个附图对优选实施例进行描述。在以下实施例中示出的特定数值仅仅是图示性的方便更容易地理解各个实施例，并且本发明不限于这些具体数值，除非另有明确指出。进一步地，在以下说明和附图中，出于说明的清晰性，适当地省略并且简化了对本领域的技术人员而言明显的事项。
第一实施例
(第一实施例的配置)
下面将对第一实施例进行描述。首先，将参照图1对根据第一实施例的半导体芯片1的电路配置进行描述。如图1所示，半导体芯片1包括电路块11和12、钳位电路21至25、电阻器31和调节器32。半导体芯片1进一步包括电源电压端子VDDT1、电源电压端子VDDT2、基准电压端子VSST1、基准电压端子VSST2、电源电压线VDDL1、电源电压线VDDL2、基准电压线VSSL1和基准电压线VSSL2。
电源电压VDD1从电源电压端子VDDT1供应至电源电压线VDDL1。电源电压VDD2从电源电压端子VDDT2供应至电源电压线VDDL2。基准电压VSS1从基准电压端子VSST1供应至基准电压线VSSL1。基准电压VSS2从基准电压端子VSST2供应至基准电压线VSSL2。
电路块11连接在电源电压线VDDL1与基准电压线VSSL1之间。电路块11根据供应自电源电压线VDDL1的电源电压VDD1和供应自基准电压线VSSL1的基准电压VSS2操作。
电路块12连接在电源电压线VDDL2与基准电压线VSSL2之间。电路块12根据供应自电源电压线VDDL2的电源电压VDD2和供应自基准电压线VSSL2的基准电压VSS2操作。
更具体地说，电路块12连接至电源电压线VDDL2，其中电阻器31和调节器32置于其间。即，更确切地说，电路块12根据通过电阻器31和调节器32减小电源电压VDD2获得的内电压VDDM、和基准电压VSS2操作。
即，电路块11和12根据彼此不同的电源操作。电路块11和12通过信号线连接并且相互发射和接收信号。在下文中，这些信号也称为“不同电源交叉信号”。电路块11和12中的每一个包括MOS晶体管(未示出)，该MOS晶体管接收不同电源交叉信号。电路块11和12中的每一个包括CMOS反相器电路，该CMOS反相器电路包括例如PMOS晶体管(p沟道MOS晶体管)和NMOS晶体管(n沟道MOS晶体管)。通过CMOS反相器电路，电路块11和12中的一个根据从电路块11和12中的另一个输出的不同电源交叉信号的值来获得值。在第一实施例中，可以通过稍后描述的机制来避免在MOS晶体管中的栅极击穿。换言之，第一实施例通过稍后描述的机制来改进在不同电源交叉部分中的ESD电阻。
钳位电路21连接在电源电压线VDDL1与基准电压线VSSL2之间。钳位电路21钳位当施加ESD时在电源电压线VDDL1与基准电压线VSSL2之间生成的电位差。钳位电路是例如NMOS钳位电路，该NMOS钳位电路包括RC定时器触发电路，如将参照图2详细描述的。
钳位电路22连接在电源电压线VDDL2与基准电压线VSSL1之间。钳位电路22钳位当施加ESD时在电源电压线VDDL2与基准电压线VSSL1之间生成的电位差。钳位电路是例如NMOS钳位电路，该NMOS钳位电路包括RC定时器触发电路，如将参照图2详细描述的。
钳位电路23连接在基准电压线VSSL1与基准电压线VSSL2之间。钳位电路23钳位当施加ESD时在基准电压线VSSL1与基准电压线VSSL2之间生成的电位差。钳位电路23是例如双向二极管。
钳位电路24连接在电源电压线VDDL2与基准电压线VSSL2之间。钳位电路24钳位当施加ESD时在电源电压线VDDL2与基准电压线VSSL2之间生成的电位差。钳位电路是例如NMOS钳位电路，该NMOS钳位电路包括RC定时器触发电路，如将参照图2详细描述的。
钳位电路25连接在调节器32与电路块12之间的线与基准电压线VSSL1之间。钳位电路25钳位当施加ESD时在调节器32与电路块12之间的线与基准电压线VSSL1之间生成的电位差。钳位电路25是例如双向二极管，将参照图3对该双向二极管进行详细描述。该双向二极管的相对长度是例如大约10um至20um。应注意，为了简化说明，在调节器32与电路块12之间的线也称为“内部线VDDML”。
电阻器31是包括预定电阻值(排除仅仅布线电阻的电阻值)的电路。电阻器31包括例如数百欧姆的电阻值。调节器32是减小来自电阻器31的电压并且将减小的电压供应至电路块12的电路。调节器32包括当施加ESD时的数百欧姆的电阻值。应注意，在图1中，虽然示出了电阻器31和调节器32按照从电源电压线VDDL2至基准电压线VSSL2的顺序串联连接的示例，但是不限于此，并且电阻器31和调节器32而是可以按照与上面的顺序相反的顺序连接。在这种情况下，内部线VDDML是在电阻器31与电路块12之间的线。
利用这种配置，当静电浪涌等施加至半导体芯片1时，通过将浪涌通过放电路径放电(接下来将对其进行描述)，半导体芯片1保护电路块11和12。
(1)电源电压线VDDL1-钳位电路21-基准电压线VSSL2
例如，当正极性浪涌电压施加至电源电压线VDDL1时，钳位电路21使浪涌电流从电源电压线VDDL1放电至基准电压线VSSL2，以便钳位在电源电压线VDDL1与基准电压线VSSL2之间生成的电位差。
(2)电源电压线VDDL2-钳位电路22-基准电压线VSSL1
例如，当正极性浪涌电压施加至电源电压线VDDL2时，钳位电路22使浪涌电流从电源电压线VDDL2放电至基准电压线VSSL1，以便钳位在电源电压线VDDL2与基准电压线VSSL1之间生成的电位差。
(3)基准电压线VSSL2-钳位电路23-基准电压线VSSL1
例如，当正极性浪涌电压施加至电源电压线VDDL2，并且浪涌电流通过钳位电路24从电源电压线VDDL2放电至基准电压线VSSL2时，基准电压线VSSL2的电压增加。在这种情况下，钳位电路23使浪涌电流从基准电压线VSSL2放电至基准电压线VSSL1，以便钳位在基准电压线VSSL2与基准电压线VSSL1之间生成的电位差。
(4)电源电压线VDDL2-钳位电路24-基准电压线VSSL2
例如，当正极性浪涌电压施加至电源电压线VDDL2时，钳位电路24使浪涌电流从电源电压线VDDL2放电至基准电压线VSSL2，以便钳位在电源电压线VDDL2与基准电压线VSSL2之间生成的电位差。
(5)内部线VDDML-钳位电路25-基准电压线VSSL1
例如，当正极性浪涌电压施加至电源电压线VDDL2，并且内部线VDDML的电压增加时，钳位电路25使浪涌电流从内部线VDDML放电至基准电压线VSSL1，以便钳位在内部线VDDML与基准电压线VSSL1之间生成的电位差。
因此，半导体芯片1包括以下三个放电路径，作为用于钳位在电源电压线VDDL2与基准电压线VSSL1之间的电位差的放电路径。虽然放电路径的细节将在实施例的操作的说明中进行描述，但是以下的项1和项2是用于传递大的ESD的主路径，并且项3是用于分割并且减小施加至不同电源交叉部分的电压的次级路径。
1.在上文(2)中描述的放电路径
2.在上文(4)+(3)中描述的放电路径
3.在上文(5)中描述的放电路径
接下来，将参照图2对钳位电路21、22和24的电路配置进行描述。如图2所示，钳位电路21、22和24中的每一个包括电阻器RI、电容器C、CMOS反相器电路201、NMOS晶体管202和二极管203。
进一步地，钳位电路21、22和24中的每一个包括H端子和L端子。在钳位电路21的情况下，H端子连接至电源电压线VDDL1，并且L端子连接至基准电压线VSSL2。在钳位电路22的情况下，H端子连接至电源电压线VDDL2，并且L端子连接至基准电压线VSSL1。在钳位电路24的情况下，H端子连接至电源电压线VDDL2，并且L端子连接至基准电压线VSSL2。
电阻器RI和电容器C串联连接在H端子与L端子之间。电阻器RI连接在更接近H端子的一侧，而电容器C连接在更接近L端子的一侧。
在CMOS反相器电路201中，输入端子连接至将电阻器RI连接至电容器C的线，并且输出端子连接至NMOS晶体管202的栅极和阱。关于NMOS晶体管202，漏极连接至H端子，并且源极连接至L端子。关于二极管203，阴极连接至H端子，并且阳极连接至L端子。
当较小的正极性浪涌电压施加至H端子时，CMOS反相器电路201的输入电压通过电阻器RI和电容器C的时间常数逐渐增加。在当CMOS反相器电路201的输入电压为“低”而输入电压正在增加的时段中，CMOS反相器电路201的输出电压(NMOS晶体管202的输入电压)成为“高”，并且由此导通NMOS晶体管202，并且使浪涌电流可以从H端子传至L端子。当较大的浪涌电压施加至H端子时，执行上面的操作，并且进一步地，导通NMOS晶体管202的寄生双极晶体管(未示出)，并且然后可以使浪涌电流从H端子传至L端子。
另一方面，当负极性浪涌电压施加至H端子时，可以使浪涌电流通过二极管203从L端子传至H端子。
接下来，将参照图3对根据第一实施例的钳位电路25的电路配置进行描述。如图3所示，钳位电路25包括二极管212和多个二极管211。
多个二极管211串联连接在内部线VDDML与基准电压线VSSL1之间。多个二极管211的阴极连接至更接近基准电压线VSSL1的一侧，并且多个二极管211的阳极连接至更接近内部线VDDML的一侧。
二极管212的阴极连接至更接近内部线VDDML的一侧，并且二极管212的阳极连接至更接近基准电压线VSSL1的一侧。
当在相应的多个二极管211与二极管212的阳极与相应的多个二极管211与二极管212的阴极之间的电位差超过预定阈值时，使电流从阳极传至阴极。根据在内电压VDDM与基准电压VSS1之间的电位差来确定该多个二极管211的级数(即，该多个二极管211的数量)，从而使得在正常操作中泄漏电流不从内部电源VDDM传至基准电压VSS1。更具体地说，确定该多个二极管211的级数，从而使得二极管211的阈值Vf×该多个二极管211的级数不低于(电压值VDDM-基准电压VSS1)。
然后，例如，当正极性浪涌电压施加至电源电压线VDDL2，并且在内部线VDDML与基准电压线VSSL1之间的电位差超过了二极管211的阈值Vf×二极管211的级数时，使浪涌电流通过该多个二极管211从内部线VDDML传至基准电压线VSSL1。即，钳位在内部线VDDML与基准电压线VSSL1之间的电位差。
作为另一示例，当负极性浪涌电压施加至电源电压线VDDL2，并且在基准电压线VSSL1与内部线VDDML之间的电位差超过了二极管212时，浪涌电流通过二极管212从基准电压线VSSL1流至内部线VDDML，并且钳位在基准电压线VSSL1与内部线VDDML之间的电位差。
应注意，钳位电路23被配置为包括例如二极管211和二极管212中的每一个。
(第一实施例的操作)
接下来，将参照图4A和图4B对根据第一实施例的半导体芯片1的操作进行描述。为了使第一实施例的优点变得清楚，在未使用根据第一实施例的钳位电路25的情况(图4A)与使用了根据第一实施例的钳位电路25的情况(图4B)之间进行比较，以便描述第一实施例的优点。
首先，将参照图4A对未使用根据第一实施例的钳位电路25的情况进行描述。当由ESD导致的浪涌电压施加至电源电压端子VDDT2时，使浪涌电流(ESD电流)通过连接在电源电压线VDDL2与基准电压线VSSL1之间的钳位电路24传至基准电压端子VSST1。
当钳位电路24的阻抗为RC时，在电源电压线VDDL2与基准电压线VSSL1之间生成的电位差为I·RC。将在电源电压线VDDL2与基准电压线VSSL1之间生成的电位差I·RC按照原样地施加至在电路块11与12之间的不同电源交叉部分(在下文中也称为“保护部分”)。
接下来，将参照图4B对使用了根据第一实施例的钳位电路25的情况进行描述。当将基准电压线VSSL1用作参考并且由ESD导致的浪涌电压施加至电源电压端子VDDT1时，使浪涌电流通过两个放电路径传至基准电压端子VSST1。第一放电路径是穿过连接在电源电压线VDDL2与基准电压线VSSL1之间的钳位电路24的路径(在下文中也称为“主路径”)。第二放电路径是穿过连接在电源电压线VDDL2与基准电压线VSSL1之间的保护电阻器31、调节器32和钳位电路25的路径(在下文中也称为“次级路径”)。
根据欧姆定律，通过这两个路径的阻抗比来确定在流经主路径与次级路径的电流之间的电流比。为了尽可能减小当施加ESD时生成的电位差，通常为主路径设计低阻抗，并且也为当施加ESD时被包括在主路径中的钳位电路24的阻抗RC设计低阻抗(例如，小于或者等于1欧姆)。另一方面，由于被包括在次级路径中的保护电阻器(电阻器31和调节器32)的电阻值R是例如数百欧姆，所以次级路径具有比主路径的阻抗更高的阻抗。
因此，使浪涌电流I的大部分传至主路径(即，流经主路径的电流I1≈I)。由此，在电源电压线VDDL2与基准电压线VSSL1之间生成的电位差与在图4A的情况中示出的电位差I·RC近乎相同。然而，将保护部分连接至电源电压线VDDL2，其中保护电阻器(电阻器31和调节器32)置于其间。因此，当流经次级路径的电流为I2时，施加至保护部分的电位差为在图4A的情况下通过从电位差I2·RC减去(I2·R)而获得的(I·RC-I2·R)，在其中，通过保护电阻器(电阻器31和调节器32)来实现该减小。
虽然在图4B中图示了仅仅一个主路径以简化说明，但是穿过电源电压线VDDL2、钳位电路24、基准电压线VSSL2、钳位电路23和基准电压线VSSL1的路径也用作主路径。该路径的阻抗(钳位电路23和钳位电路24的总阻抗)也是小于或者等于1欧姆的低阻抗。虽然迄今为止已经对包括这两个主路径的示例进行了说明，但是可以包括多个主路径中的仅仅一个。
(第一实施例的优点)
如上面所描述的，根据第一实施例的半导体芯片1包括第一电路块11，该第一电路块11连接在第一电源电压线VDDL1与第一基准电压线VSSL1之间；以及第二电路块12，该第二电路块12连接在第二电源电压线VDDL2与第二基准电压线VSSL2之间并且与第一电路块11发射和接收信号。该半导体芯片1进一步包括一个或者多个第一钳位电路(钳位电路22或者钳位电路23和24)，该第一钳位电路连接在第二电源电压线VDDL2与第一基准电压线VSSL1之间并且钳位在第二电源线VDDL2与第一基准电压线VSSL1之间的电位差。该半导体芯片1进一步包括电阻器电路，该电阻器电路连接在第二电源电压线VDDL2与第二电路块12之间并且当施加ESD时包括比第一钳位电路的阻抗更大的电阻值。该半导体芯片1进一步包括第二钳位电路25，该第二钳位电路25连接在第一基准电压线VSSL1与连接在电阻器电路与第二电路块12之间的线(内部线)VDDML之间，并且钳位在内部线VDDML与第一基准电压线VSSL1之间的电位差。
利用这种配置，可以实现在(1)至(3)中描述的以下优点。
(1)能够通过包括为不同电源交叉部分形成的第二钳位电路25的次级放电路径，来防止当向其施加ESD时在不同电源交叉部分中生成的电位差升高。即，由于通过次级放电路径改进了ESD电阻，所以不必要增加在主放电路径中的第一钳位电路的尺寸。由此，能够改进ESD耐受电压(主要地，CDM耐受电压)，而不增加钳位电路21至24的尺寸。
(2)由于待添加的元件(钳位电路25和保护电阻器)小，所以元件的添加很难带来模拟IP区域的面积的增加。例如，由于在第一钳位电路(例如，小于或者等于1欧姆)与保护电阻器(例如，数百欧姆)之间的电阻比，所以流经第二钳位电路25的电流将是小电流(例如，大约数十毫安至数毫安)，所以第二钳位电路25的尺寸可以足够小使得这种小电流从其间流过。
(3)当钳位电路直接连接至传输不同电源信号的信号线时，由于添加至信号线的电容的增加(特别是在高速信号的情况下)，信号特性可能退化。另一方面，在第一实施例中，由于钳位电路不连接至传输不同电源交叉信号的信号线，并且钳位电路25连接至电源线，所以信号特性将不会退化。
如上面所描述的，根据第一实施例，能够在防止半导体器件(半导体芯片1)的成本升高的同时改进ESD电阻。
第二实施例
(第二实施例的配置)
接下来，将对第二实施例进行描述。将参照图5对根据第二实施例的半导体芯片2的电路配置进行描述。如图5所示，在根据第二实施例的半导体芯片2与在图1中示出的根据第一实施例的半导体芯片1之间的不同之处在于，根据第二实施例的半导体芯片2不包括调节器32。
(第二实施例的操作)
由于根据第二实施例的半导体芯片2的操作与已经参照图4B描述的根据第一实施例的半导体芯片1的操作相同，所以省略对其的说明。
(第二实施例的优点)
由于第二实施例的优点与第一实施例的优点相同，所以省略对其的说明。即，可以不使用电阻器31和调节器32两者，而是可以将电阻器31的电阻值用作减小在不同电源交叉部分中生成的电位差的保护电阻的电阻值。
第三实施例
(第三实施例的配置)
接下来，将对第三实施例进行描述。将参照图6对根据第三实施例的半导体芯片3的电路配置进行描述。如图6所示，在根据第三实施例的半导体芯片3与在图1中示出的根据第一实施例的半导体芯片1之间的不同之处在于，根据第三实施例的半导体芯片3不包括电阻器31。
(第三实施例的操作)
由于根据第三实施例的半导体芯片3的操作与已经参照图4B描述的根据第一实施例的半导体芯片1的操作相同，所以省略对其的说明。
(第三实施例的优点)
由于第三实施例的优点与第一实施例的那些优点相同，所以省略对其的说明。即，可以不使用电阻器31和调节器32两者，并且，而是可以将调节器32的电阻值用作减小在不同电源交叉部分中生成的电位差的保护电阻的电阻值。
第四实施例
(第四实施例的配置)
接下来，将对第四实施例进行描述。将参照图7对根据第四实施例的半导体芯片4的相应区域的布局进行描述。如图7所示，根据第四实施例的半导体芯片4包括大规模电路区域41、小规模电路区域42、和外围I/O区域43。半导体芯片4粗略地划分为内部区域和外围I/O区域43。即，大规模电路区域41和小规模电路区域42被包括在内部区域中。
被包括在大规模电路区域41中的电路的尺寸大于被包括在小规模电路区域42中的电路的尺寸。小尺寸的电路区域42包括电路块11和12、钳位电路25、调节器32等。
外围I/O区域43包括多个I/O单元、多个VDD电源单元、多个VSS电源单元、VDD贯通电源单元、和VSS贯通电源单元。
电源电压VDD1和基准电压VSS1作为公共电源从外部供应至半导体芯片4。多个VDD电源单元中的每一个从外部汲取电源电压VDD1并且将其供应至在大规模电路区域41中的相应电路。多个VSS电源单元中的每一个从外部汲取电源电压VSS1并且将其供应至在大规模电路区域41中的相应电路。
电源电压VDD2和基准电压VSS2作为专用电源从外部供应至半导体芯片4。VDD贯通电源单元从外部汲取电源电压VDD2并且将其供应至在小规模电路区域42内部的相应电路。VSS贯通电源单元从外部汲取电源电压VSS2并且将其供应至在小规模电路区域42中的相应电路。
VDD电源单元包括电源电压端子VDDT1。VSS电源单元包括基准电压端子VSST1。VDD贯通电源单元包括钳位电路22(未示出)和电源电压端子VDDT2。VSS贯通电源单元包括钳位电路21(未示出)和基准电压端子VSST2。
然而，通过大规模电路区域41汲取的公共电源(电源电压VDD1和基准电压VSS1)供应至在小规模电路区域42内部的电路块11。即，小规模电路区域42包括公共电源区域，该公共电源区域包括根据公共电源操作的电路，诸如，电路块11等；以及专用电源区域，该专用电源区域包括根据专用电源操作的电路，诸如，电路块12等。
应注意，在图7中，虽然示出了VDD贯通电源单元和VSS贯通电源单元设置在外围I/O区域43内部的示例，但是不限于此。VDD贯通电源单元和VSS电源单元可以设置为靠近在半导体芯片4的内部区域内部的小规模电路区域42(即，在大规模电路区域41、小规模电路区域42和外围I/O区域43外部)或者可以设置在小规模电路区域42内部。
接下来，将参照图8对在根据第四实施例的半导体芯片4上的相应电路11、12、21至25、31和32的布局进行描述。如图8所示，电路块11和12、钳位电路23至25、电阻器31和调节器32被包括在小规模电路区域42中。钳位电路21和22、电源电压端子VDDT1和VDDT2、和基准电压端子VSST1和VSST2被包括在外围I/O区域中。
如图8所示，大规模电路区域41和小规模电路区域42设置在更接近半导体芯片1的内部的一侧，并且外围I/O区域43设置在更接近半导体芯片1的外部周围的一侧。
(第四实施例的操作)
由于根据第四实施例的半导体芯片4的操作与已经参照图4B描述的根据第一实施例的半导体芯片1的操作相同，所以省略对其的说明。
(第四实施例的优点)
关于第四实施例的优点，将省略与第一实施例的说明相同的部分说明。如上面所描述的，在安装有大电路和小电路并且将不同电源分别供应至大电路和小电路的半导体芯片中，由于在CDM测试等时添加至相应电源区域的封装电容的差异等因素，所以存在CDM击穿可能发生在大电路与小电路之间的不同电源交叉部分中的问题。
为了解决该问题，除了根据第一实施例的半导体芯片1的配置之外，在根据第四实施例的半导体芯片4中，第一电源电压线VDDL1和第一基准电压线VSSL1将第一电源电压VDD1和第一基准电压VSS1分别供应至大规模电路。进一步地，在根据第四实施例的半导体芯片4中，第二电源电压线VDDL2和第二基准电压线VSSL2将第二电源电压VDD2和第二基准电压VSS2分别供应至比大规模电路更小的小规模电路。
即，根据第四实施例，在不同电源交叉部分可以容易通过CDM测试而击穿的半导体芯片4中，改进了在不同电源交叉部分中的ESD电阻。由此，根据第四实施例，可以优选地改进ESD电阻。
显而易见的是，按照与第二实施例相似的方式，在第四实施例中，可以将半导体芯片4配置为包括电阻器31和调节器32中的一个。
第五实施例
(第五实施例的配置)
接下来，将对第五实施例进行描述。如图9所示，根据第五实施例的半导体芯片5清楚地示出了，在根据在图7中示出的第四实施例的半导体芯片4中，大规模电路区域41是核心逻辑区域51，并且小规模电路区域42是模拟IP区域52。即，被包括在核心逻辑区域51中的大规模电路是数字电路，并且被包括在IP区域52中的小规模电路是模拟电路。用于数字电路的电源作为公共电源(在下文中称为“公共数字电源”)供应至核心逻辑区域51，并且用于模拟电路的电源作为专用电源供应至模拟IP区域52。
即，模拟IP区域52，该模拟IP区域52在第四实施例中已经被解释为小规模区域42，包括：公共数字电源区域，该公共数字电源区域包括根据公共数字电源操作的电路诸如电路块11等；以及专用电源区域，该专用电源区域包括根据专用电源操作的电路诸如电路块12等。通过这种方式，模拟IP区域的电源区域常常被划分为公共数字电源区域和专用电源区域。公共数字电源常常通过从核心逻辑区域51汲取电源来供应，并且专用电源常常经由VDD贯通电源单元和VSS贯通电源单元从外部供应，该专用电源专用于模拟电路。
利用这种配置，例如，电路块11和12用作将模拟信号转换为数字信号的转换器。电路块12从外部传感器获得指示测量结果的模拟信号，并且将模拟信号作为不同电源交叉信号输出至电路块11。电路块11将作为不同电源交叉信号而获得的模拟信号转换为数字信号，并且将数字信号输出至在核心逻辑区域51内部的数字电路。然后，在核心逻辑区域51内部的数字电路可以根据由传感器获得的测量结果来执行过程。
(第五实施例的操作)
由于根据第五实施例的半导体芯片5的操作与已经参照图4B描述的根据第一实施例的半导体芯片1的操作相同，所以省略对其的说明。
(第五实施例的优点)
关于第五实施例的优点，将省略与第一实施例的说明相同的部分说明。如上面所描述的，在大多数情况下，模拟电路的所需要的尺寸小于数字电路的所需要的尺寸。另一方面，在根据第五实施例的半导体芯片5中，除了根据第四实施例的半导体芯片4的配置之外，已经说明了大规模电路是数字电路，并且小规模电路是模拟电路。即，根据第五实施例，在倾向于形成有在大规模电路与小规模电路之间的不同电源交叉部分的半导体芯片5中改进了不同电源交叉部分的ESD电阻，该不同电源交叉部分通过CDM测试容易击穿。由此，根据第五实施例，可以优选地改进ESD电阻。
其他实施例
虽然在上面的第一至第五实施例中，已经说明了钳位电路25具有在图3中示出的电路配置的示例，但是不限于此。例如，可以将以下元件(1)至(6)中的任何一个用作钳位电路25。
(NMOS晶体管：W尺寸数微米至数十微米)
(1)类型1
在该示例中，如图10A所示，钳位电路25包括NMOS晶体管221。关于NMOS晶体管221，漏极连接至内部线VDDML，并且源极、栅极和阱连接至基准电压线VSSL1。
利用该配置，例如，当正极性浪涌电压施加至电源电压线VDDL2时，内部线VDDML的电压增加。然后，当导通NMOS晶体管221的寄生双极晶体管时，使浪涌电流从内部线VDDML放电至基准电压线VSSL1，并且可以钳位在内部线VDDML与基准电压线VSSL1之间的电位差。
(2)类型2
在该示例中，如图10B所示，钳位电路25包括NMOS晶体管221。关于NMOS晶体管221，漏极连接至内部线VDDML，源极和阱连接至基准电压线VSSL1，并且栅极连接至基准电压线VSSL2。
利用该配置，例如，当正极性浪涌电压施加至电源电压线VDDL2时，使浪涌电流通过钳位电路24放电至基准电压线VSSL2，并且然后基准电压线VSSL2的电压增加。即，NMOS晶体管221的栅极电压增加。导通NMOS晶体管221，使浪涌电流从内部线VDDML放电至基准电压线VSSL1，从而使得可以钳位在内部线VDDML与基准电压线VSSL1之间的电位差。
(3)类型3
在该示例中，如图10C所示，钳位电路25包括NMOS晶体管221和电阻器222。关于NMOS晶体管221，漏极连接至内部线VDDML，源极和阱连接至基准电压线VSSL1，并且栅极连接至基准电压线VSSL1，其中电阻器222(数十千欧姆至数百千欧姆)置于其间。
利用该配置，例如，当正极性浪涌电压施加至电源电压线VDDL2时，内部线VDDML的电压增加，并且使由漏极-栅极寄生电容导致的位移电流从NMOS晶体管221的漏极传至栅极。随着位移电流经由电阻器222从栅极传至基准电压线VSSL1，栅极电压增加以大于源极电压。然后，导通NMOS晶体管221，使浪涌电流从内部线VDDML放电至基准电压线VSSL1，并且可以钳位在内部线VDDML与基准电压线VSSL1之间的电位差。
(PMOS晶体管：W尺寸数微米至数十微米)
(1)类型1
在该示例中，如图11A所示，钳位电路25包括PMOS晶体管231。关于PMOS晶体管231，漏极连接至基准电压线VSSL1，源极、栅极和阱连接至内部线VDDML。
利用该配置，例如，当正极性浪涌电压施加至电源电压线VDDL2时，内部线VDDML的电压增加。然后，当导通PMOS晶体管231的寄生双极晶体管时，使浪涌电流从内部线VDDML放电至基准电压线VSSL1，并且然后可以钳位在内部线VDDML与基准电压线VSSL1之间的电位差。
(2)类型2
在该示例中，如图11B所示，钳位电路25包括PMOS晶体管231。关于PMOS晶体管231，漏极连接至基准电压线VSSL1，源极和阱连接至内部线VDDML，并且栅极连接至电源电压线VDDL1。
利用该配置，例如，当正极性浪涌电压施加至电源电压线VDDL2时，内部线VDDML的电压增加。即，PMOS晶体管231的源极电压增加。当施加ESD时，由于在电路块11内部存在的在正向方向上的寄生二极管，所以PMOS晶体管231的栅极所连接的电源电压线VDDL1具有与基准电压线VSSL1的电位相比增加的电位。因此，栅极的电位变得低于源极。然后，导通PMOS晶体管231，使浪涌电流从内部线VDDML放电至基准电压线VSSL1，并且可以钳位在内部线VDDML与基准电压线VSSL1之间的电位差。
(3)类型3
在该示例中，如图11C所示，钳位电路25包括PMOS晶体管231和电阻器232。关于PMOS晶体管231，漏极连接至基准电压线VSSL1，源极和阱连接至内部线VDDML，并且栅极连接至内部线VDDML，其中电阻器232(数十千欧姆至数百千欧姆)置于其间。
利用该配置，例如，当正极性浪涌电压施加至电源电压线VDDL2时，内部线VDDML的电压增加，使由寄生电容导致的位移电流从栅极传至PMOS晶体管231的漏极，并且使栅极电压减小以小于源极电压。然后，导通PMOS晶体管231，并且使浪涌电流从内部线VDDML放电至基准电压线VSSL1，从而使得可以钳位在内部线VDDML与基准电压线VSSL1之间的电位差。
第一实施例至第五实施例可以按本领域的普通技术人员的期望组合。
虽然已经根据多个实施例描述了本发明，但是本领域的技术人员要认识到，在所附权利要求书的精神和范围内，可以用各种修改例来实践本发明，并且本发明不限于上面所描述的示例。
进一步地，权利要求书的范围不受上文所描述的实施例的限制。
而且，应注意，申请人的目的是涵盖所有权利要求要素的等效物，即使稍后在审查期间被修改也如此。
Claims (10)
1.一种半导体器件，包括：
第一电路块，所述第一电路块连接在第一电源电压线与第一基准电压线之间；
第二电路块，所述第二电路块连接在第二电源电压线与第二基准电压线之间并且与所述第一电路块发射和接收信号；
第一钳位电路，所述第一钳位电路连接在所述第二电源电压线与所述第一基准电压线之间并且钳位在所述第二电源电压线与所述第一基准电压线之间的电位差；
电阻器电路，所述电阻器电路连接在所述第二电源电压线与所述第二电路块之间并且包括比所述第一钳位电路的阻抗更大的电阻值；以及
第二钳位电路，所述第二钳位电路连接在所述第一基准电压线与连接在所述电阻器电路与所述第二电路块之间的线之间并且钳位在连接在所述电阻器电路与所述第二电路块之间的所述线与所述第一基准电压线之间的电位差。
2.根据权利要求1所述的半导体器件，其中所述第一钳位电路连接在所述第二电源电压线与所述第一基准电压线之间，其中所述第二基准电压线没有置于其间。
3.根据权利要求1所述的半导体器件，其中
所述第一钳位电路包括：
第三钳位电路，所述第三钳位电路连接在所述第二电源电压线与所述第二基准电压线之间并且钳位在所述第二电源电压线与所述第二基准电压线之间的电位差；以及
第四钳位电路，所述第四钳位电路连接在所述第二电源电压线与所述第一基准电压线之间并且钳位在所述第二电源电压线与所述第一基准电压线之间的电位差。
4.根据权利要求2所述的半导体器件，进一步包括：
第三钳位电路，所述第三钳位电路连接在所述第二电源电压线与所述第二基准电压线之间并且钳位在所述第二电源电压线与所述第二基准电压线之间的电位差；以及
第四钳位电路，所述第四钳位电路连接在所述第二基准电压线与所述第一基准电压线之间并且钳位在所述第二基准电压线与所述第一基准电压线之间的电位差。
5.根据权利要求1所述的半导体器件，其中所述电阻器电路包括电阻器。
6.根据权利要求1所述的半导体器件，其中所述电阻器电路包括调节器。
7.根据权利要求1所述的半导体器件，其中
所述第一电源电压线和所述第一基准电压线分别向在所述半导体器件中的大规模电路供应第一电源电压和第一基准电压，以及
所述第二电源电压线和所述第二基准电压线向在所述半导体器件中的比所述大规模电路小的小规模电路分别供应第二电源电压和第二基准电压。
8.根据权利要求7所述的半导体器件，其中
所述大规模电路是数字电路，以及
所述小规模电路是模拟电路。
9.根据权利要求1所述的半导体器件，其中所述第二钳位电路是双向二极管。
10.根据权利要求9所述的半导体器件，其中
所述双向二极管包括串联连接的多个二极管，
所述多个二极管中的每一个的阳极连接至更接近连接在所述电阻器电路与所述第二电路块之间的所述线的一侧，并且所述多个二极管中的每一个的阴极连接至更接近所述第一基准电压线的一侧，以及
所述多个二极管的数量被确定，使得相应的所述多个二极管的阈值×所述多个二极管的数量不低于在连接在所述电阻器电路与所述第二电路块之间的所述线的正常电压值与所述第一基准电压线的正常的电压值之间的电位差。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015-158023 | 2015-08-10 | ||
| JP2015158023A JP6521792B2 (ja) | 2015-08-10 | 2015-08-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106449630A true CN106449630A (zh) | 2017-02-22 |
| CN106449630B CN106449630B (zh) | 2021-12-03 |
Family
ID=57995631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610626256.2A Active CN106449630B (zh) | 2015-08-10 | 2016-08-02 | 半导体器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9647647B2 (zh) |
| JP (1) | JP6521792B2 (zh) |
| CN (1) | CN106449630B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110855130A (zh) * | 2019-12-02 | 2020-02-28 | 上海艾为电子技术股份有限公司 | 一种供电输入箝位电路及芯片 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6521792B2 (ja) * | 2015-08-10 | 2019-05-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2018067654A (ja) * | 2016-10-20 | 2018-04-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及びそれを備えた半導体装置 |
| JP7455016B2 (ja) | 2020-07-15 | 2024-03-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN112821366B (zh) * | 2020-12-30 | 2022-08-12 | 思瑞浦微电子科技（苏州）股份有限公司 | 双向静电防护电路 |
| JP7408595B2 (ja) | 2021-03-30 | 2024-01-05 | 株式会社東芝 | 保護回路 |
| JP2023042331A (ja) * | 2021-09-14 | 2023-03-27 | キオクシア株式会社 | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060077601A1 (en) * | 2004-09-30 | 2006-04-13 | Hiroyuki Ikeda | Semiconductor device |
| US20080043390A1 (en) * | 2006-08-15 | 2008-02-21 | Fujitsu Limited | Electrostatic discharge protection circuit and semiconductor device |
| CN101399264A (zh) * | 2007-05-17 | 2009-04-01 | 沙诺夫公司 | 集成电路的cdm esd保护 |
| CN103715672A (zh) * | 2012-09-28 | 2014-04-09 | 三星电子株式会社 | 箝位电路、半导体装置和半导体装置的箝位方法 |
| WO2014188514A1 (ja) * | 2013-05-21 | 2014-11-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332207A (ja) * | 1999-05-25 | 2000-11-30 | Hitachi Ltd | 過電圧保護回路 |
| JP4393535B2 (ja) * | 2007-06-14 | 2010-01-06 | 株式会社東芝 | 半導体集積回路の設計方法 |
| TWI424683B (zh) * | 2008-12-11 | 2014-01-21 | Ind Tech Res Inst | 適用於功率放大器的靜電放電箝制電路 |
| US9337644B2 (en) * | 2011-11-09 | 2016-05-10 | Mediatek Inc. | ESD protection circuit |
| JP6521792B2 (ja) * | 2015-08-10 | 2019-05-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2015
- 2015-08-10 JP JP2015158023A patent/JP6521792B2/ja active Active
-
2016
- 2016-06-01 US US15/170,557 patent/US9647647B2/en active Active
- 2016-08-02 CN CN201610626256.2A patent/CN106449630B/zh active Active
-
2017
- 2017-03-30 US US15/473,964 patent/US10193538B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060077601A1 (en) * | 2004-09-30 | 2006-04-13 | Hiroyuki Ikeda | Semiconductor device |
| US20080043390A1 (en) * | 2006-08-15 | 2008-02-21 | Fujitsu Limited | Electrostatic discharge protection circuit and semiconductor device |
| CN101399264A (zh) * | 2007-05-17 | 2009-04-01 | 沙诺夫公司 | 集成电路的cdm esd保护 |
| CN103715672A (zh) * | 2012-09-28 | 2014-04-09 | 三星电子株式会社 | 箝位电路、半导体装置和半导体装置的箝位方法 |
| WO2014188514A1 (ja) * | 2013-05-21 | 2014-11-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110855130A (zh) * | 2019-12-02 | 2020-02-28 | 上海艾为电子技术股份有限公司 | 一种供电输入箝位电路及芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10193538B2 (en) | 2019-01-29 |
| US20170207775A1 (en) | 2017-07-20 |
| JP6521792B2 (ja) | 2019-05-29 |
| US9647647B2 (en) | 2017-05-09 |
| US20170047916A1 (en) | 2017-02-16 |
| JP2017037949A (ja) | 2017-02-16 |
| CN106449630B (zh) | 2021-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106449630A (zh) | 半导体器件 | |
| US8139330B2 (en) | Semiconductor integrated circuit | |
| US7965095B2 (en) | Separate testing of continuity between an internal terminal in each chip and an external terminal in a stacked semiconductor device | |
| US6828842B2 (en) | Semiconductor integrated circuit device | |
| US9647452B2 (en) | Electrostatic discharge protection for level-shifter circuit | |
| US20060077601A1 (en) | Semiconductor device | |
| CN102292813B (zh) | 用于基于隔离型nmos的esd箝位单元的系统和方法 | |
| US20090201616A1 (en) | Circuit having low operating voltage for protecting semiconductor device from electrostatic discharge | |
| US20120268848A1 (en) | Electrostatic discharge protection circuit | |
| US7616417B2 (en) | Semiconductor device including protection circuit and switch circuit and its testing method | |
| CN107204326A (zh) | 一种应用于集成电路的静电放电esd保护电路 | |
| JP2010266254A (ja) | 半導体装置のオープンテスト回路、オープンテスト回路を備えた半導体チップ及び半導体装置 | |
| CN103969544A (zh) | 一种集成电路高压引脚连通性测试方法 | |
| US20180061822A1 (en) | Semiconductor integrated circuit | |
| TWI739629B (zh) | 具有靜電放電保護機制的積體電路 | |
| CN108572684A (zh) | 半导体装置以及使用该半导体装置的电子设备 | |
| CN107968087A (zh) | 半导体集成电路和包括该半导体集成电路的半导体器件 | |
| CN105428351B (zh) | 集成电路 | |
| JP4364752B2 (ja) | 出力回路 | |
| CN111220887A (zh) | 半导体装置及其操作方法 | |
| CN107466417A (zh) | 用于静电放电切换忆阻元件的读取电路 | |
| US20180090927A1 (en) | Integrated circuit and operation method thereof | |
| CN107817378B (zh) | 使用在io上的电压检测电路 | |
| KR100861310B1 (ko) | 정전기 방전 장치 | |
| JP4034242B2 (ja) | オープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |