CN115296282A

CN115296282A - 电源钳位电路及芯片

Info

Publication number: CN115296282A
Application number: CN202210914547.7A
Authority: CN
Inventors: 陶略; 芦俊; 潘希武
Original assignee: Spreadtrum Communications Shanghai Co Ltd
Current assignee: Spreadtrum Communications Shanghai Co Ltd
Priority date: 2022-08-01
Filing date: 2022-08-01
Publication date: 2022-11-04

Abstract

本发明提供一种电源钳位电路及芯片。电源钳位电路包括：第一PMOS管，第一PMOS管的源端与电源线连接，第一PMOS管的栅端与地线连接；电容，电容一端与第一PMOS管的漏端连接，另一端与地线连接；第二PMOS管，第二PMOS管的源端与电源线连接，第二PMOS管的栅端与第一PMOS管的漏端连接；第一NMOS管，第一NMOS管的漏端与第二PMOS管的漏端连接，第一NMOS管的栅端与第一PMOS管的漏端连接，第一NMOS管的源端与地线连接；第二NMOS管，第二NMOS管的漏端与电源线连接，第二NMOS管的栅端与第二PMOS管的漏端连接，第二NMOS管的源端与地线连接。

Description

电源钳位电路及芯片

技术领域

本发明涉及芯片电路设计技术领域，尤其涉及一种电源钳位电路及芯片。

背景技术

随着集成电路技术的发展，单个芯片上器件的集成度越来越高，这使得芯片对电过应力(Electrical Over Stress，EOS)防护的要求不断提高。集成电路的EOS通常是由外部源在非常短的时间内对芯片的管脚释放大电压所导致，因此这种放电现象能够轻易地损坏未经EOS防护设计的芯片。具体地，EOS事件可以分为两类，第一类是纳秒级别的快速瞬态放电事件，如静电放电(ESD)，第二类是微毫秒级别的慢速瞬态放电事件，如浪涌(Surge)。因此在设计EOS防护电路时，需要同时考虑静电放电防护和浪涌防护。

发明内容

本发明提供了一种电源钳位电路及芯片，能够增强浪涌防护能力。

一方面，本发明提供一种电源钳位电路，包括：驱动子电路和泄放子电路，其中，

所述驱动子电路包括：

第一PMOS管，所述第一PMOS管的源端与电源线连接，所述第一PMOS管的栅端与地线连接；

电容，所述电容一端与所述第一PMOS管的漏端连接，另一端与地线连接；

第二PMOS管，所述第二PMOS管的源端与电源线连接，所述第二PMOS管的栅端与所述第一PMOS管的漏端连接；

第一NMOS管，所述第一NMOS管的漏端与所述第二PMOS管的漏端连接，所述第一NMOS管的栅端与所述第一PMOS管的漏端连接，所述第一NMOS管的源端与地线连接；

所述泄放子电路包括：

第二NMOS管，所述第二NMOS管的漏端与电源线连接，所述第二NMOS管的栅端与所述第二PMOS管的漏端连接，所述第二NMOS管的源端与地线连接。

可选地，所述驱动子电路还包括：

第三NMOS管，所述第三NMOS管的漏端与所述第一PMOS管的漏端连接，所述第三NMOS管的栅端和源端与地线连接；

电阻，所述电阻的一端与所述第二PMOS管的漏端连接，另一端与地线连接。

可选地，若选择5伏NMOS，所述第三NMOS管的一次击穿电压不超过10伏，当浪涌电压大于所述第三NMOS管的一次击穿电压时，所述第三NMOS管发生骤回，使得所述第二NMOS管导通泄放浪涌电流。

可选地，所述电阻的阻值满足：当所述第二PMOS管导通时，所述电阻上的电压大于所述第二NMOS管的阈值电压，使得所述第二NMOS管导通。

可选地，所述第二NMOS管为大尺寸NMOS管，其宽度尺寸大于500微米。

另一方面，本发明提供一种芯片，所述芯片包括上述电源钳位电路。

本发明实施例提供的电源钳位电路，在发生静电放电和浪涌时，能够保持泄放子电路的晶体管导通，泄放静电放电电流和浪涌电流，从而保护芯片。

附图说明

图1为本发明一实施例电源钳位电路的电路结构示意图；

图2为本发明另一实施例电源钳位电路的电路结构示意图；

图3为NMOS管骤回特性示意图；

图4为多种防护方案抗浪涌能力对比示意图；

图5为本发明实施例两种电源钳位电路的漏电情况对比示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

本发明实施例提供一种电源钳位电路，用于芯片电过应力(EOS)防护，如图1所示，该电源钳位电路包括：

驱动子电路和泄放子电路，其中，驱动子电路包括第一PMOS管PM2、电容C1、第二PMOS管PM1和第一NMOS管NM1，PM2的源端与电源线VDD连接，PM2的栅端与地线GND连接，C1的一端与PM2的漏端连接，C1的另一端与地线GND连接。PM1的源端与电源线VDD连接，PM1的栅端与PM2的漏端连接，NM1的漏端与PM1的漏端连接，NM1的栅端与PM2的漏端连接，NM1的源端与地线GND连接。

泄放子电路包括第二NMOS管NM2，NM2的漏端与电源线VDD连接，NM2的栅端与PM1的漏端连接，NM2的源端与地线GND连接。

本实施例中，第一PMOS管PM2起到的作用相当于一个电阻，PM2与电容C1形成一个RC电路。这是出于节省版图面积的考虑，RC延时电路的电阻采用PMOS晶体管。第二NMOS管NM2起到泄放ESD电流和浪涌电流的作用，NM2需要选择大尺寸NMOS管，例如，宽度尺寸可以大于500微米。

当纳秒级别的ESD来临时，VDD为高电平，由于该RC电路具有延迟充电特性，起初PM1栅端为低电平，PM1导通，NM2栅端为高电平，NM2导通，从而NM2泄放ESD电流。因此，本发明实施例提供的电源钳位电路能够有效防护ESD。

但是，由于浪涌是一种微毫秒级别的过电压现象，其持续时间一般比图1中的RC充电时间更长，这个时候电容C1已经充电完成，NM1栅端为高电平，NM1导通，NM2栅端为低电平，因此浪涌期间NM2无法有效开启，难以降低电源线上的浪涌电压。所以，图1所示的电源钳位电路在防护浪涌时，效果不太理想。

为了更好地解决浪涌防护问题，本发明另一实施例提供一种电源钳位电路，如图2所示，该电源钳位电路相比于图1的电源钳位电路，驱动子电路部分增加了第三NMOS晶体管NM3和电阻R1。NM3是栅端接地NMOS(Grounded-Gate NMOS，GGNMOS)，NM3的漏端与PM2的漏端连接，NM3的栅端和源端与地线GND连接。电阻R1一端与PM1的漏端连接，另一端与地线GND连接。

图2所示的电源钳位电路在不影响ESD防护的同时，可以增强电路的浪涌防护能力，提高浪涌防护电压。具体分析如下：

当纳秒级别的ESD来临时，VDD为高电平，由于PM2和C1组成的RC电路的延迟充电特性，RC充电完成前，PM1栅端为低电平，PM1导通，NM2栅端为高电平，NM2导通，从而NM2泄放ESD电流。这里值得注意的是，虽然额外增加了电阻R1，但通过适当调整PM1和R1的电阻比例，仍然能够确保在PM1正常开启时，电阻R1上的电压大于第二NMOS管NM2的阈值电压，NM2的栅端为高电平。接着等RC充电完毕，PM1栅端为高电平，PM1关断，NM1导通，NM2栅端为低电平，NM2关断，完成对电源电位的钳制。在泄放ESD电流的整个时间段内，由于NM3的栅端始终接地且电源电压被钳制，NM3的漏端电压Vd始终不高于器件一次击穿电压V_t1，因此NM3不会发生骤回(Snapback)，并始终保持关断，NM3的存在对ESD泄放几乎无影响。这里说到的骤回，是指如下情形：以NMOS为例，当栅、源端接低电压，漏端电压高至一定程度时，NMOS的漏源之间会导通，并呈现负阻特性，然后漏端电压会被钳制在一个较低电位。图3为NMOS管的骤回特性的示意图。如图3所示，当NMOS漏端电压Vd达到器件一次击穿电压V_t1，NMOS发生骤回，漏端电压Vd被钳制到一个较低电位V_hold。本实施例中，若电源线VDD为5V，第三NMOS管NM3可以选择5伏NMOS，第三NMOS管NM3的一次击穿电压可以取10伏(针对台积电152纳米5伏NMOS)。

当微毫秒级别的浪涌来临时，VDD为高电平，RC电路延时充电作用可忽略，PM1栅端实时跟随VDD电压。当浪涌电压低于NM3的一次击穿电压V_t1时，PM1栅端为高电平，PM1关断，NM1导通，NM2栅端为低电平，NM2关断。然而随着浪涌电压增大至V_t1时，NM3发生骤回，并将NM3漏端电压钳制至一个较低电位V_hold，此时PM1栅端为低电平，PM1导通，NM2栅端为高电平，NM2导通泄放浪涌电流。并且由于NM3在发生骤回时具有钳位作用，这也使得PM1和NM1的栅氧在浪涌期间不易被击穿。

另外需要说明的是，图1的电源钳位电路在没有NM3的情况下，浪涌也可以直接使NM2发生骤回而泄放一定电流来抑制高压。但这种形式的放电存在两个主要缺点，一是NM2往往是高压管，发生骤回所需电压V_t1过高，二是NM2是大尺寸管，骤回过程存在均匀导通问题，因此仅靠NM2的骤回进行浪涌防护的效果较差。

图4中整理了台积电152纳米工艺下4种防护方案抗浪涌能力的测试结果。如图4所示，横轴表示电源钳位电路数量，60normal表示60个图1所示的电源钳位电路，40normal表示40个图1所示的电源钳位电路。20normal+20ggnmos表示20个图1所示的电源钳位电路和20个图2所示的电源钳位电路，15normal+15ggnmos表示15个图1所示的电源钳位电路和15个图2所示的电源钳位电路，这些钳位电路均匀地分布于整个电源回路上。纵轴表示可抗浪涌电压。

可以看到，对于仅采用40和60个图1所示的电源钳位电路进行浪涌防护的芯片来说，其最大可抗浪涌电压分别为14伏和15伏，虽然后者相较于前者的电源钳位电路数量提升50％，但抗浪涌能力几乎没有大的提升，这主要是大尺寸管NM2的骤回非均匀导通所致。

接着，当把40个图1所示的电源钳位电路中的20个替换为图2的GGNMOS架构的电源钳位电路后，可以发现芯片的抗浪涌电压能够迅速提升至23伏，抗浪涌能力明显增强，增幅达到64％。

更进一步地，当降低两种电源钳位电路的数量至各15个时，芯片仍然能抗22伏的浪涌电压。

综上所述，本发明实施例提供的电源钳位电路，在驱动子电路中增加栅端接地的NM3，利用NM3的骤回特性，使得泄放子电路的NM2导通泄放浪涌电流，该电路同时具备了防ESD和防浪涌的能力，增强了芯片电源线和地线之间的浪涌防护能力。

除了以上对抗浪涌能力的强化外，图2示出的电源钳位电路还解决了电源正常上电时的漏电问题。图2中连接于NM2栅端和GND的电阻R1能够有效降低电源正常上电时经过泄放子电路的漏电流。电源钳位电路在上电时的漏电主要来源是大尺寸泄放管NM2被误开启后形成的低阻通路导致的大电流通过，因此这里主要分析了正常上电时NM2的开关情况。图5显示了台积电152纳米工艺条件下NM2的漏电仿真结果。这里采用的仿真工具是CadenceSpectre。图5的(a)示出了正常上电时NM2栅端电压变化情况，仿真的电源上电时间被设置为30微秒，如实线所示。V1表示图2示出的电源钳位电路中NM2栅端电压变化情况，V2表示图1示出的电源钳位电路中NM2栅端电压变化情况。可以看到，在正常上电过程中，V1最高电位不高于0.8伏，而V2最高电位可达2.3伏，该电位远超NM2的阈值电压。

图5的(b)示出了正常上电时漏电流变化情况，I1表示图2示出的电源钳位电路中漏电流变化情况，I2表示图1示出的电源钳位电路中漏电流变化情况。可以看到，在上电过程中，I2可以达到55毫安，而I1始终低于1毫安，对漏电的抑制能力是显而易见的。

另一方面，本发明实施例还提供一种芯片，该芯片包括上述实施例提供的电源钳位电路。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims

1.一种电源钳位电路，其特征在于，包括：驱动子电路和泄放子电路，其中，

所述驱动子电路包括：

所述泄放子电路包括：

2.根据权利要求1所述的电源钳位电路，其特征在于，所述驱动子电路还包括：

3.根据权利要求2所述的电源钳位电路，其特征在于，若选择5伏NMOS，所述第三NMOS管的一次击穿电压不超过10伏，当浪涌电压大于所述第三NMOS管的一次击穿电压时，所述第三NMOS管发生骤回，使得所述第二NMOS管导通泄放浪涌电流。

4.根据权利要求2所述的电源钳位电路，其特征在于，所述电阻的阻值满足：当所述第二PMOS管导通时，所述电阻上的电压大于所述第二NMOS管的阈值电压，使得所述第二NMOS管导通。

5.根据权利要求1或2所述的电源钳位电路，其特征在于，所述第二NMOS管为大尺寸NMOS管，其宽度尺寸大于500微米。

6.一种芯片，其特征在于，所述芯片包括如权利要求1-5中任一项所述的电源钳位电路。