CN117059673A - 半导体结构、半导体结构的制作方法以及半导体器件 - Google Patents

半导体结构、半导体结构的制作方法以及半导体器件 Download PDF

Info

Publication number
CN117059673A
CN117059673A CN202311313707.3A CN202311313707A CN117059673A CN 117059673 A CN117059673 A CN 117059673A CN 202311313707 A CN202311313707 A CN 202311313707A CN 117059673 A CN117059673 A CN 117059673A
Authority
CN
China
Prior art keywords
epitaxial layer
region
implantation
layer
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202311313707.3A
Other languages
English (en)
Other versions
CN117059673B (zh
Inventor
张鹏
冯尹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Gree Electronic Components Co ltd
Gree Electric Appliances Inc of Zhuhai
Original Assignee
Zhuhai Gree Electronic Components Co ltd
Gree Electric Appliances Inc of Zhuhai
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Gree Electronic Components Co ltd, Gree Electric Appliances Inc of Zhuhai filed Critical Zhuhai Gree Electronic Components Co ltd
Priority to CN202311313707.3A priority Critical patent/CN117059673B/zh
Publication of CN117059673A publication Critical patent/CN117059673A/zh
Application granted granted Critical
Publication of CN117059673B publication Critical patent/CN117059673B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请提供了一种半导体结构、半导体结构的制作方法以及半导体器件，该半导体结构包括：衬底；外延层，位于衬底的表面上；第一注入区，位于外延层中，外延层与第一注入区的掺杂类型不同；第二注入区，位于第一注入区中，外延层与第二注入区的掺杂类型相同；栅极区域，位于外延层的部分表面上，且与第一注入区以及第二注入区分别接触；导电层，覆盖在栅极区域上以及外延层上。本申请解决了现有技术中SiC结势垒肖特基二极管的过流能力较差的问题。

Description

半导体结构、半导体结构的制作方法以及半导体器件
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构、半导体结构的制作方法以及半导体器件。
背景技术
功率二极管是一种PN结二极管，通常用于高电压、大电流或者高功率的电路，如直流电源、开关电源、高频调制器等。为了满足低功耗、高温高频、小型化等应用要求，对功率二极管的耐压能力、开启压降、反向恢复特性、导通损耗等要求越来越高。
SiC材料具有禁带宽度大、热导率高、热稳定性好、临界雪崩击穿电场强度高等特点，是制造功率半导体器件的理想材料。碳化硅大功率器件与同等级硅器件相比，具有通态压降低、体积小、功耗低、工作频率高和高温特性好等优点，更适合用于电力电子电路中。
SiC肖特基势垒二极管具有理想的开关特性，能够与Si IGBT器件混合组成SiC-Si电路，降低开关损耗。SiC结势垒肖特基二极管在SiC肖特基势垒二极管结构中引入PN结，有效提升器件的反向阻断能力。SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，通常情况下电流只能通过肖特基区域传导，限制了器件的电流能力。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构、半导体结构的制作方法以及半导体器件，以解决现有技术中SiC结势垒肖特基二极管的过流能力较差的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构，包括：衬底；外延层，位于所述衬底的表面上；第一注入区，位于所述外延层中，所述外延层与所述第一注入区的掺杂类型不同；第二注入区，位于所述第一注入区中，所述外延层与所述第二注入区的掺杂类型相同；栅极区域，位于所述外延层的部分表面上，且与所述第一注入区以及所述第二注入区分别接触；导电层，覆盖在所述栅极区域上以及所述外延层上。
可选地，所述外延层包括：第一子外延层，所述第一子外延层位于所述衬底的表面上；第二子外延层，所述第二子外延层位于所述第一子外延层和所述栅极区域之间，所述第一子外延层的掺杂浓度小于所述第二子外延层的掺杂浓度。
可选地，所述第一注入区包括：第一部分，所述第一部分位于所述第二子外延层中；第二部分，所述第二部分从所述第二子外延层伸入至所述第一子外延层中，且所述第二部分与所述第一部分接触。
可选地，所述第二部分在预定方向上的宽度小于所述第一部分在所述预定方向上的宽度，所述预定方向为垂直于所述衬底厚度的方向。
可选地，所述栅极区域有多个，多个所述栅极区域间隔设置，所述栅极区域包括：栅极、绝缘层以及栅氧化层，所述栅氧化层位于所述外延层的部分表面上，且与所述第一注入区以及所述第二注入区分别接触，所述栅极位于所述栅氧化层的部分表面上，所述绝缘层位于所述栅氧化层的剩余部分表面上，且所述绝缘层与所述栅极接触，所述半导体结构还包括：绝缘介质层，位于所述外延层上，位于相邻的两个所述栅极区域之间。
可选地，所述半导体结构还包括：背面金属层，位于所述衬底的远离所述外延层的表面上，所述背面金属层包括沿远离所述衬底方向依次叠置的第一金属层、第二金属层、第三金属层和第四金属层。
可选地，所述第一金属层的材料包括镍，所述第二金属层的材料包括钛，所述第三金属层的材料包括镍，所述第四金属层的材料包括银。
根据本申请的另一方面，提供了一种半导体结构的制作方法，包括：提供衬底；在所述衬底的裸露表面上形成外延层；对所述外延层进行离子注入，以在所述外延层中形成第一注入区，以及对所述第一注入区进行离子注入，以在所述第一注入区中形成第二注入区，所述外延层与所述第一注入区的掺杂类型不同，所述外延层与所述第二注入区的掺杂类型相同；在所述外延层的部分裸露表面上形成栅极区域，使得所述栅极区域与所述第一注入区以及所述第二注入区分别接触；在所述栅极区域的裸露表面上以及所述外延层的裸露表面上形成导电层。
可选地，对所述外延层进行离子注入，以在所述外延层中形成第一注入区，以及对所述第一注入区进行离子注入，以在所述第一注入区中形成第二注入区，包括：在所述外延层的部分裸露表面上形成多个第一注入阻挡层，多个所述第一注入阻挡层间隔设置；在各所述第一注入阻挡层的远离所述外延层的部分表面上形成第二注入阻挡层，相邻的两个所述第一注入阻挡层之间的距离小于相邻的两个所述第二注入阻挡层之间的距离；对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行离子注入，以在所述外延层中形成第一预备注入区；至少在各所述第一注入阻挡层的远离所述外延层的剩余部分表面上形成第三注入阻挡层，所述第三注入阻挡层的远离所述第一注入阻挡层的表面与所述第二注入阻挡层的远离所述第一注入阻挡层的表面齐平；对形成有多个所述第三注入阻挡层的所述第一预备注入区进行离子注入，以在所述第一预备注入区中形成第二预备注入区；去除多个所述第一注入阻挡层、多个所述第二注入阻挡层以及多个所述第三注入阻挡层；在所述外延层的裸露表面上形成保护膜之后，对所述外延层进行高温激活退火，退火后的所述第二预备注入区形成所述第二注入区，退火后的除所述第二注入区外的所述第一预备注入区形成所述第一注入区。
可选地，对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行离子注入，以在所述外延层中形成第一预备注入区，包括：对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行铝离子注入，以在所述外延层中形成第一预备注入区，对形成有多个所述第三注入阻挡层的所述第一预备注入区进行离子注入，以在所述第一预备注入区中形成第二预备注入区，包括：对形成有多个所述第三注入阻挡层的所述第一预备注入区进行氮离子注入，以在所述第一预备注入区中形成第二预备注入区。
可选地，在所述衬底的裸露表面上形成外延层，包括：在所述衬底的裸露表面上形成第一子外延层；在所述第一子外延层的裸露表面上形成第二子外延层，所述第一子外延层和所述第二子外延层构成所述外延层，对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行离子注入，以在所述外延层中形成第一预备注入区，包括：对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述第一子外延层和所述第二子外延层进行离子注入，以形成所述第一预备注入区，所述第一预备注入区包括位于所述第二子外延层中的第一部分和从所述第二子外延层伸入至所述第一子外延层中的第二部分，所述第二部分与所述第一部分接触。
根据本申请的又一方面，提供了一种半导体器件，包括任一种所述的半导体结构，或者采用任一种所述的半导体结构的制作方法制作得到的半导体结构。
应用本申请的技术方案，所述半导体结构包括第一注入区、第二注入区和依次叠置的衬底、外延层、栅极区域以及导电层，所述第一注入区位于所述外延层中，所述外延层与所述第一注入区的掺杂类型不同，所述第二注入区位于所述第一注入区中，所述外延层与所述第二注入区的掺杂类型相同，所述栅极区域与所述第一注入区以及所述第二注入区分别接触。相比现有技术中的SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，导致二极管器件的过流能力较低的问题，本申请的所述半导体结构中，在二极管中引入了包括所述第一注入区、所述第二注入区以及所述栅极区域的平面MOSFET结构，可以通过调控所述第一注入区的掺杂浓度来调控所述MOSFET结构的阈值电压，进而可以调控整个半导体结构的阈值电压，使得半导体结构的开启电压可以低于所述第一注入区与所述外延层形成的PN结的阈值电压，提升了半导体结构的过流能力。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的一种实施例的半导体结构的结构示意图；
图2示出了根据本申请的一种实施例的半导体结构的制作方法的流程示意图；
图3至图8示出了根据本申请的半导体结构的制作方法在各工艺步骤后的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、外延层；21、第一子外延层；22、第二子外延层；30、第一注入区；31、第一注入阻挡层；32、第二注入阻挡层；33、第一部分；34、第二部分；40、第二注入区；41、第三注入阻挡层；50、栅极区域；51、栅极；52、绝缘层；53、栅氧化层；60、导电层；61、第一导电部；62、第二导电部；70、绝缘介质层；80、背面金属层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中SiC结势垒肖特基二极管的过流能力较差，为了解决如上问题，本申请提出了一种半导体结构、半导体结构的制作方法以及半导体器件。
本申请的一种典型的实施方式中，提供了一种半导体结构，如图1所示，该半导体结构包括：衬底10；外延层20，位于上述衬底10的表面上；第一注入区30，位于上述外延层20中，上述外延层20与上述第一注入区30的掺杂类型不同；第二注入区40，位于上述第一注入区30中，上述外延层20与上述第二注入区40的掺杂类型相同；栅极区域50，位于上述外延层20的部分表面上，且与上述第一注入区30以及上述第二注入区40分别接触；导电层60，覆盖在上述栅极区域50上以及上述外延层20上。
上述半导体结构，包括第一注入区、第二注入区和依次叠置的衬底、外延层、栅极区域以及导电层，上述第一注入区位于上述外延层中，上述外延层与上述第一注入区的掺杂类型不同，上述第二注入区位于上述第一注入区中，上述外延层与上述第二注入区的掺杂类型相同，上述栅极区域与上述第一注入区以及上述第二注入区分别接触。相比现有技术中的SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，导致二极管器件的过流能力较低的问题，本申请的上述半导体结构中，在二极管中引入了包括上述第一注入区、上述第二注入区以及上述栅极区域的平面MOSFET结构，可以通过调控上述第一注入区的掺杂浓度来调控上述MOSFET结构的阈值电压，进而可以调控整个半导体结构的阈值电压，使得半导体结构的开启电压可以低于上述第一注入区与上述外延层形成的PN结的阈值电压，提升了半导体结构的过流能力。
另外，由于上述外延层与上述第一注入区的掺杂类型不同，故上述第一注入区与上述外延层形成的PN结开启后发生电导调制效应，上述第一注入区的多子注入到上述外延层中，可以降低上述外延层的通态电阻，进一步增加器件的过流能力，并且在器件出现浪涌电压包括尖峰电压的情况下，MOSFET结构瞬间导通，承担了大量的瞬态电压，可以使得器件的整体导通压降降低。
具体地，上述衬底的材料包括碳化硅，掺杂类型可以是N型，也可以是P型，上述外延层的材料包括碳化硅，掺杂类型可以是N型，也可以是P型，上述外延层与上述衬底的材料可以相同，也可以不同，上述外延层与上述衬底的掺杂类型相同。
本领域技术人员可以根据实际情况选择合适的衬底的材料、衬底的掺杂类型、衬底的掺杂浓度以及外延层的材料，本申请对此不作具体限制。
本申请实施例中，上述衬底的材料为碳化硅，掺杂类型为N型，掺杂浓度为1e20cm-3，上述外延层的材料为碳化硅，掺杂类型为N型，上述第一注入区的掺杂类型为P型，上述第二注入区的掺杂类型为N型。
具体地，以上述半导体结构的栅极区域有两个为例，对MOSFET结构的工作原理说明如下：如图1所示，上述导电层60由覆盖左边的栅极区域的第一导电部61和覆盖右边的栅极区域的第二导电部62构成，在对半导体结构施加正向偏压时，上述导电层60与上述外延层20形成的肖特基接触区域先导通，在上述第一导电部61和上述第二导电部62区域引出两个电极，在工作状态下，当出现浪涌电压如尖峰电压时，上述第一导电部61的电位比上述第二导电部62的电位高或者上述第一导电部61的电位比上述第二导电部62的电位低的情况下，在栅极区域的电压大于MOSFET结构的阈值电压的情况下，上述第一注入区30与上述第二注入区40形成的N型沟道进入强反型状态，该MOSFET结构导通，电流方向从上述第二注入区40流经沟道区域，最后流经上述衬底10区域，增加了电流的泄流能力。例如，在上述第一导电部61的电位比上述第二导电部62的电位低的情况下，电流从上述外延层20的右侧上部，依次通过上述第一注入区30的右上部沟道、上述第二注入区40、上述第一注入区30的左上部沟道、上述外延层20的左侧上部，再往下流到上述衬底10区域，通过该实施例，MOSFET结构的阈值电压可以通过上述第一注入区30的掺杂浓度进行调节，可以增加器件的过流能力，降低整个器件的通态电压。
在实际的应用过程中，上述导电层可以为单层结构，也可以为多层结构，本申请的另一些可选方案中，上述导电层包括：第一子导电层，位于上述栅极区域的表面上以及上述外延层的表面上；第二子导电层，位于上述第一子导电层的表面上。
具体地，上述第一子导电层的材料可以为钛，上述第二子导电层的材料可以为铝。上述第一子导电层的厚度为500~1500埃，上述第二子导电层的厚度为3~5μm。
根据本申请的一种具体实施例，如图1所示，上述外延层20包括：第一子外延层21，上述第一子外延层21位于上述衬底10的表面上；第二子外延层22，上述第二子外延层22位于上述第一子外延层21和上述栅极区域50之间，上述第一子外延层21的掺杂浓度小于上述第二子外延层22的掺杂浓度。上述实施例中，由于上述第二子外延层的掺杂浓度高于上述第一子外延层的掺杂浓度，掺杂浓度增大，使得外延层的整体电阻降低了，从而进一步降低了整个半导体结构的通态压降。
一种可选方案中，上述第一子外延层的掺杂浓度为1e15 cm-3~1.5e16 cm-3，上述第二子外延层的掺杂浓度为1e17 cm-3~1e19 cm-3。本领域技术人员可以根据实际情况选择合适的第一子外延层和第二子外延层的掺杂浓度，本申请对此不作具体限制。
根据本申请的另一种具体实施例，如图1所示，上述第一注入区30包括：第一部分33，上述第一部分33位于上述第二子外延层22中；第二部分34，上述第二部分34从上述第二子外延层22伸入至上述第一子外延层21中，且上述第二部分34与上述第一部分33接触。本实施例中，由于上述第二部分从上述第二子外延层伸入至上述第一子外延层中，且在上述第一子外延层的掺杂浓度低于上述第二子外延层的掺杂浓度的情况下，上述第一子外延层的导电率低于上述第二子外延层的导电率，当半导体结构外加反向偏压时，上述第一注入区与上述第一子外延层和上述第二子外延层形成的PN结反偏，并主要由上述第一注入区与上述第一子外延层形成的PN结承担电场，起到耐压作用，进一步地保证了器件安全。
为了进一步降低器件的通态压降，进一步地，如图1所示，上述第二部分在预定方向上的宽度小于上述第一部分在上述预定方向上的宽度，上述预定方向为垂直于上述衬底10厚度的方向。本实施例中，当施加正向偏压时，上述导电层与上述第二子外延层形成的肖特基接触区域先导通，由于上述第二部分在预定方向上的宽度小于上述第一部分在上述预定方向上的宽度，相比于矩形的注入区，本申请的上述第一注入区呈阶梯形分布，使得通过肖特基接触的电流扩散面积更大，降低了扩散电阻，进一步降低了通态压降。
根据本申请的又一种具体实施例，如图1所示，上述栅极区域50有多个，多个上述栅极区域50间隔设置，上述栅极区域50包括：栅极51、绝缘层52以及栅氧化层53，上述栅氧化层53位于上述外延层20的部分表面上，且与上述第一注入区30以及上述第二注入区40分别接触，上述栅极51位于上述栅氧化层53的部分表面上，上述绝缘层52位于上述栅氧化层53的剩余部分表面上，且上述绝缘层52与上述栅极51接触，上述半导体结构还包括：绝缘介质层70，位于上述外延层20上，位于多个上述栅极区域50中相邻的两个上述栅极区域50之间。本实施例中，通过上述栅氧化层可以提高器件的电子传导性能和稳定性，进一步增加器件的过流能力，通过上述绝缘介质层和上述绝缘层可以保护器件，有效防止电流故障，通过上述栅极控制电流的大小，进一步增加器件的过流能力。
如图1所示，本申请中，上述栅极51和上述导电层60短接，两者等电位。一般情况下上述第一导电部61和上述第二导电部62的电位相同，在出现浪涌电压的情况下，上述第一导电部61和上述第二导电部62之间出现电位差。上述的施加电压（如正向偏压）指的是在上述栅极51和上述导电层60上施加电压。
具体地，上述绝缘介质层与相邻的两个栅极区域分别接触。上述栅极的厚度可以为40~60nm，上述栅氧化层的厚度可以为35~50nm。本领域技术人员可以选择任意合适的材料作为上述的栅氧化层、栅极以及绝缘层，本实施例中，上述栅氧化层的材料包括但不限于二氧化硅，上述栅极的材料包括但不限于多晶硅，上述绝缘层的材料包括但不限于二氧化硅。上述栅极的方阻小于或者等于20Ω·sq-1。
为了进一步增加器件的过流能力，本申请的再一些示例性实施例中，如图1所示，上述半导体结构还包括：背面金属层80，位于上述衬底10的远离上述外延层20的表面上，上述背面金属层80包括沿远离上述衬底10方向依次叠置的第一金属层、第二金属层、第三金属层和第四金属层。本实施例中，通过设置依次叠置的上述第一金属层、上述第二金属层、上述第三金属层和上述第四金属层，可以使得上述背面金属层的接触电阻率较低，从而进一步保证器件的过流能力较强，从而进一步地降低器件的导通损耗。
需要说明的是，上述第一注入区和上述第二注入区构成上述MOSFET结构的源区，上述衬底构成上述MOSFET结构的漏区。
进一步地，上述第一金属层的材料包括镍，上述第二金属层的材料包括钛，上述第三金属层的材料包括镍，上述第四金属层的材料包括银。当然，上述第一金属层的材料并不限于镍，可以选择其他金属材料，上述第二金属层的材料并不限于钛，可以选择其他金属材料，上述第三金属层的材料并不限于镍，可以选择其他金属材料，上述第四金属层的材料并不限于银，可以选择其他金属材料，本申请在此并不限定。
一种具体的实施例中，上述背面金属层由依次叠置的镍、钛、镍和银构成，其接触电阻率小于1E-4Ω·cm2。
对上述第一导电部施加电压，随着施加电压逐渐增大，最初上述导电层与上述外延层形成的肖特基接触区域首先导通；随着施加电压继续增大，由于上述第二导电部与上述第一导电部存在电位差，且该栅极区域的栅极电压大于上述MOSFET结构的阈值电压，使得由上述第一注入区和上述第二注入区形成的沟道进入强反型状态，上述MOSFET结构导通；施加电压继续增大，上述第一注入区分别与上述第一子外延层和上述第二子外延层形成的PN结导通。整体上，本申请的半导体结构的导通压降降低。
根据本申请的实施例，还提供了一种半导体结构的制作方法。
图2是根据本申请实施例的半导体结构的制作方法的流程图。如图2所示，该方法包括以下步骤：
步骤S101：如图3所示，提供衬底10；
步骤S102：如图3所示，在上述衬底10的裸露表面上形成外延层20；
步骤S103：如图4和图5所示，对上述外延层20进行离子注入，以在上述外延层20中形成第一注入区30，以及对上述第一注入区30进行离子注入，以在上述第一注入区30中形成第二注入区40，上述外延层20与上述第一注入区30的掺杂类型不同，上述外延层20与上述第二注入区40的掺杂类型相同；
步骤S104：如图8所示，在上述外延层20的部分裸露表面上形成栅极区域50，使得上述栅极区域50与上述第一注入区30以及上述第二注入区40分别接触；
步骤S105：如图1所示，在上述栅极区域50的裸露表面上以及上述外延层20的裸露表面上形成导电层60。
上述半导体结构的制作方法中，首先，提供衬底；然后，在上述衬底的裸露表面上形成外延层；再对上述外延层进行离子注入，以在上述外延层中形成第一注入区，以及对上述第一注入区进行离子注入，以在上述第一注入区中形成第二注入区，上述外延层与上述第一注入区的掺杂类型不同，上述外延层与上述第二注入区的掺杂类型相同；继续在上述外延层的部分裸露表面上形成栅极区域，使得上述栅极区域与上述第一注入区以及上述第二注入区分别接触；最后，在上述栅极区域的裸露表面上以及上述外延层的裸露表面上形成导电层。相比现有技术中的SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，导致二极管器件的过流能力较低的问题，通过本申请的上述方法得到的半导体结构，在二极管中引入了包括上述第一注入区、上述第二注入区以及上述栅极区域的平面MOSFET结构，可以通过调控上述第一注入区的掺杂浓度来调控上述MOSFET结构的阈值电压，进而可以调控整个半导体结构的阈值电压，使得半导体结构的开启电压可以低于上述第一注入区与上述外延层形成的PN结的阈值电压，提升了半导体结构的过流能力。
根据本申请的一种具体实施例，如图4和图5所示，对上述外延层20进行离子注入，以在上述外延层20中形成第一注入区30，以及对上述第一注入区30进行离子注入，以在上述第一注入区30中形成第二注入区40，包括：在上述外延层20的部分裸露表面上形成多个第一注入阻挡层31，多个上述第一注入阻挡层31间隔设置；在各上述第一注入阻挡层31的远离上述外延层20的部分表面上形成第二注入阻挡层32，相邻的两个上述第一注入阻挡层31之间的距离小于相邻的两个上述第二注入阻挡层32之间的距离；对形成有多个上述第一注入阻挡层31和多个上述第二注入阻挡层32的上述外延层20进行离子注入，以在上述外延层20中形成第一预备注入区；至少在各上述第一注入阻挡层的远离上述外延层的剩余部分表面上形成第三注入阻挡层，上述第三注入阻挡层的远离上述第一注入阻挡层的表面与上述第二注入阻挡层的远离上述第一注入阻挡层的表面齐平（图中未示出）；对形成有多个上述第三注入阻挡层41的上述第一预备注入区进行离子注入，以在上述第一预备注入区中形成第二预备注入区；去除多个上述第一注入阻挡层31、多个上述第二注入阻挡层32以及多个上述第三注入阻挡层41；在上述外延层20的裸露表面上形成保护膜之后，对上述外延层20进行高温激活退火，退火后的上述第二预备注入区形成上述第二注入区40，退火后的除上述第二注入区40外的上述第一预备注入区形成上述第一注入区30。
如图4和图5所示，至少在各上述第一注入阻挡层的远离上述外延层的剩余部分表面上形成第三注入阻挡层，包括：在各上述第一注入阻挡层31的远离上述外延层20的剩余部分表面上以及各上述第二注入阻挡层32的裸露表面上形成上述第三注入阻挡层41，上述第三注入阻挡层41的远离上述外延层20的表面为平面。
上述实施例中，通过形成多个上述第一注入阻挡层和多个上述第二注入阻挡层，并且通过控制相邻的上述第一注入阻挡层之间的间距，以及控制相邻的上述第二注入阻挡层之间的间距，可以得到需要形状的第一注入区，通过形成上述第三注入阻挡层有利于简便高效地对上述第一预备注入区进行离子注入得到第二预备注入区，通过高温激活退火，可以消除晶格损伤，并且使注入的杂质转入替位位置从而实现电激活，以便形成上述第一注入区和上述第二注入区，通过在上述外延层的裸露表面上形成保护膜，可以有效抑制半导体在进行高温激活退火时半导体材料的分解和升华。
具体地，可以通过两次光刻刻蚀形成上述第一注入阻挡层和上述第二注入阻挡层，上述第一注入阻挡层的厚度在700~900埃，上述第一注入阻挡层和上述第二注入阻挡层的材料包括但不限于二氧化硅、氮化硅以及多晶硅，上述第一注入阻挡层和上述第二注入阻挡层可以为单层结构，也可以为多层结构，在上述第一注入阻挡层和上述第二注入阻挡层为多层结构时，其层数包括但不限于两层以及三层，上述第三注入阻挡层的材料包括二氧化硅，上述保护膜的材料包括碳，上述保护膜的厚度在40~60nm。当然，上述第三注入阻挡层的材料并不限于二氧化硅，也可以选择其他金属材料，上述保护膜的材料并不限于碳，本申请对此不作具体限制。
为了进一步保证可以较为简单容易地得到上述第一注入区和上述第二注入区，根据本申请的另一种具体实施例，对形成有多个上述第一注入阻挡层和多个上述第二注入阻挡层的上述外延层进行离子注入，以在上述外延层中形成第一预备注入区，包括：对形成有多个上述第一注入阻挡层和多个上述第二注入阻挡层的上述外延层进行铝离子注入，以在上述外延层中形成第一预备注入区。对形成有多个上述第三注入阻挡层的上述第一预备注入区进行离子注入，以在上述第一预备注入区中形成第二预备注入区，包括：对形成有多个上述第三注入阻挡层的上述第一预备注入区进行氮离子注入，以在上述第一预备注入区中形成第二预备注入区。
具体地，对形成有多个上述第一注入阻挡层和多个上述第二注入阻挡层的上述外延层进行离子注入时，离子的类型除了铝离子，还可以是其它质量适中的离子；对形成有多个上述第三注入阻挡层的上述第一预备注入区进行离子注入时，离子的类型除了氮离子，也可以是磷离子，还可以是其它质量适中的离子。
在实际的应用过程中，本领域技术人员可以根据实际需要灵活选择合适的离子来进行注入，本申请对此不作具体限制。
根据本申请的又一种具体实施例，在上述衬底的裸露表面上形成外延层，包括：在上述衬底的裸露表面上形成第一子外延层；在上述第一子外延层的裸露表面上形成第二子外延层，上述第一子外延层和上述第二子外延层构成上述外延层，对形成有多个上述第一注入阻挡层和多个上述第二注入阻挡层的上述外延层进行离子注入，以在上述外延层中形成第一预备注入区，包括：对形成有多个上述第一注入阻挡层和多个上述第二注入阻挡层的上述第一子外延层和上述第二子外延层进行离子注入，以形成上述第一预备注入区，上述第一预备注入区包括位于上述第二子外延层中的第一部分和从上述第二子外延层伸入至上述第一子外延层中的第二部分，上述第二部分与上述第一部分接触。
为了得到上述形状的上述第一预备注入区，如图4和图5所示，上述第一注入阻挡层31有2个，上述第二注入阻挡层32有2个，上述第三注入阻挡层41有2个。
本申请实施例中，上述第一子外延层的掺杂浓度低于上述第二子外延层的掺杂浓度。
上述实施例中，由于上述第二子外延层的掺杂浓度高于上述第一子外延层的掺杂浓度，掺杂浓度增大，使得外延层的整体电阻降低了，进一步降低了通态压降，由于上述第二部分从上述第二子外延层伸入至上述第一子外延层中，在上述第一子外延层的掺杂浓度低于上述第二子外延层的掺杂浓度的情况下，上述第一子外延层的导电率低于上述第二子外延层的导电率，当外加反向偏压时，上述第一注入区与上述第一子外延层和上述第二子外延层形成的PN结反偏，并主要由上述第一注入区与上述第一子外延层形成的PN结承担电场，起到耐压作用。
更为具体地一些实施例中，如图6、图7和图8所示，在上述外延层20的部分裸露表面上形成栅极区域50，使得上述栅极区域50与上述第一注入区30以及上述第二注入区40分别接触，包括：在上述外延层20的裸露表面上形成预备栅氧化层；去除部分的上述预备栅氧化层，使得部分的上述第二注入区40裸露，剩余的上述预备栅氧化层形成多个上述栅氧化层53；在上述栅氧化层53的部分裸露表面上一一对应地形成栅极51；在上述栅氧化层53的剩余部分裸露表面上一一对应地形成绝缘层52，上述栅氧化层53、上述栅极51和上述绝缘层52构成上述栅极区域50。
在上述外延层的裸露表面上形成预备栅氧化层之前，上述方法还包括：清洗上述外延层的裸露表面。在上述栅氧化层的部分裸露表面上一一对应地形成栅极之前，上述方法还包括：清洗上述栅氧化层的裸露表面。
在得到上述栅极区域之后，在上述栅极区域的裸露表面上以及上述外延层的裸露表面上形成导电层之前，上述方法还包括：在相邻的上述栅极区域之间的上述外延层的裸露表面上形成绝缘介质层。
具体地，可以通过SPM清洗上述外延层的裸露表面。在上述外延层的裸露表面上形成预备栅氧化层，可以包括：通过干氧氧化法在上述外延层的裸露表面上形成牺牲栅氧化层，上述牺牲栅氧化层的厚度为15~20nm；通过CVD（Chemical Vapor Deposition，化学气相沉积）方法在上述牺牲栅氧化层的裸露表面上沉积场氧化层，得到上述预备栅氧化层；对上述场氧化层和上述牺牲氧化层依次刻蚀，使得部分的上述第二注入区裸露，形成间隔的上述栅氧化层，上述栅氧化层的厚度为35~50nm，上述栅氧化层的材料包括但不限于二氧化硅；在对上述场氧化层和上述牺牲氧化层依次刻蚀之前，在通过CVD方法在上述牺牲栅氧化层的裸露表面上沉积场氧化层之后，可以通过湿法清洗上述场氧化层的裸露表面。可以通过沉积刻蚀步骤在上述栅氧化层的部分裸露表面上形成上述栅极，上述栅极的厚度为40~60nm，上述栅极的材料包括但不限于多晶硅，上述栅极的方阻小于或者等于20Ω·sq-1；可以通过在上述栅氧化层的剩余部分裸露表面上沉积二氧化硅并光刻刻蚀形成上述绝缘层，上述绝缘层的材料包括但不限于二氧化硅。
上述实施例中，通过设置上述栅氧化层可以提高器件的电子传导性能和稳定性，进一步增加器件的过流能力，设置上述绝缘层可以保护器件，有效防止电流故障，设置上述栅极可以控制电流的大小，进一步增加器件的过流能力。
更为具体地一些实施例中，上述方法还包括：在上述外延层的裸露表面上形成绝缘介质层。本实施例中，通过设置上述绝缘介质层可以保护器件，有效防止电流故障。
具体地，可以通过在上述外延层的裸露表面上先生长一层预备绝缘介质层，在对该预备绝缘介质层进行光刻刻蚀形成上述绝缘介质层。
更为具体地一些实施例中，在上述栅极区域的裸露表面上以及上述外延层的裸露表面上形成导电层，包括：在上述栅极区域的裸露表面上以及上述外延层的裸露表面上形成第一子导电层，得到预备结构；对上述预备结构进行退火处理，使得上述第一子导电层与上述外延层接触的表面形成肖特基接触；在上述第一子导电层的裸露表面上形成第二子导电层，形成上述导电层。
在上述栅极区域的裸露表面上以及上述外延层的裸露表面上形成第一子导电层，具体可以通过在上述栅极区域的裸露表面上以及上述外延层的裸露表面上溅射钛实现。上述退火处理的退火温度可以为450~600℃，通过退火使钛与上述外延层的裸露表面形成肖特基接触，上述第一子导电层的厚度为500~1500埃，上述第二子导电层的厚度为3~5μm，上述第二子导电层的材料包括但不限于铝。
更为具体地一些实施例中，上述方法还包括：在上述衬底的远离上述外延层的表面上依次形成第一金属层、第二金属层、第三金属层和第四金属层，得到背面金属层。
具体地，在上述衬底的远离上述外延层的表面上形成背面金属层之前，对上述衬底的远离上述外延层的表面进行减薄，减薄后的上述衬底的厚度为100~200μm。
在上述衬底的远离上述外延层的表面上依次形成第一金属层、第二金属层、第三金属层和第四金属层，得到背面金属层，包括：在上述衬底的远离上述外延层的表面上溅射形成上述第一金属层；对上述第一金属层进行激光退火处理；在退火后的上述第一金属层上依次溅射形成上述第二金属层、上述第三金属层以及上述第四金属层，得到上述背面金属层。
具体地，上述第一金属层的材料包括但不限于镍，上述第二金属层的材料包括但不限于钛，上述第三金属层的材料包括但不限于镍，上述第四金属层的材料包括但不限于银，上述第一金属层的厚度可以为1000~2000埃。在上述衬底的远离上述外延层的表面上溅射形成上述第一金属层，具体可以通过在上述衬底的远离上述外延层的表面上溅射镍实现，然后对上述第一金属层进行激光退火形成镍欧姆接触，接触电阻率小于1E-4Ω·cm2，最后再依次溅射钛、镍和Ag，在上述衬底的远离上述外延层的表面上形成上述背面金属层。
根据本申请的又一方面，提供了一种半导体器件，包括任一种上述的半导体结构，或者采用任一种上述的半导体结构的制作方法制作得到的半导体结构。
上述的半导体器件中，包括任一种上述的半导体结构，或者采用任一种上述的半导体结构的制作方法制作得到的半导体结构，上述半导体结构包括第一注入区、第二注入区和依次叠置的衬底、外延层、栅极区域以及导电层，上述第一注入区位于上述外延层中，上述外延层与上述第一注入区的掺杂类型不同，上述第二注入区位于上述第一注入区中，上述外延层与上述第二注入区的掺杂类型相同，上述栅极区域与上述第一注入区以及上述第二注入区分别接触。相比现有技术中的SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，导致二极管器件的过流能力较低的问题，本申请的上述半导体结构中，在二极管中引入了包括上述第一注入区、上述第二注入区以及上述栅极区域的平面MOSFET结构，可以通过调控上述第一注入区的掺杂浓度来调控上述MOSFET结构的阈值电压，进而可以调控整个半导体结构的阈值电压，使得半导体结构的开启电压可以低于上述第一注入区与上述外延层形成的PN结的阈值电压，提升了半导体结构的过流能力。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1）、本申请的半导体结构中，上述半导体结构包括第一注入区、第二注入区和依次叠置的衬底、外延层、栅极区域以及导电层，上述第一注入区位于上述外延层中，上述外延层与上述第一注入区的掺杂类型不同，上述第二注入区位于上述第一注入区中，上述外延层与上述第二注入区的掺杂类型相同，上述栅极区域与上述第一注入区以及上述第二注入区分别接触。相比现有技术中的SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，导致二极管器件的过流能力较低的问题，本申请的上述半导体结构中，在二极管中引入了包括上述第一注入区、上述第二注入区以及上述栅极区域的平面MOSFET结构，可以通过调控上述第一注入区的掺杂浓度来调控上述MOSFET结构的阈值电压，进而可以调控整个半导体结构的阈值电压，使得半导体结构的开启电压可以低于上述第一注入区与上述外延层形成的PN结的阈值电压，提升了半导体结构的过流能力。
2）、本申请的半导体结构的制作方法中，首先，提供衬底；然后，在上述衬底的裸露表面上形成外延层；再对上述外延层进行离子注入，以在上述外延层中形成第一注入区，以及对上述第一注入区进行离子注入，以在上述第一注入区中形成第二注入区，上述外延层与上述第一注入区的掺杂类型不同，上述外延层与上述第二注入区的掺杂类型相同；继续在上述外延层的部分裸露表面上形成栅极区域，使得上述栅极区域与上述第一注入区以及上述第二注入区分别接触；最后，在上述栅极区域的裸露表面上以及上述外延层的裸露表面上形成导电层。相比现有技术中的SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，导致二极管器件的过流能力较低的问题，通过本申请的上述方法得到的半导体结构，在二极管中引入了包括上述第一注入区、上述第二注入区以及上述栅极区域的平面MOSFET结构，可以通过调控上述第一注入区的掺杂浓度来调控上述MOSFET结构的阈值电压，进而可以调控整个半导体结构的阈值电压，使得半导体结构的开启电压可以低于上述第一注入区与上述外延层形成的PN结的阈值电压，提升了半导体结构的过流能力。
3）、本申请的半导体器件中，包括任一种上述的半导体结构，或者采用任一种上述的半导体结构的制作方法制作得到的半导体结构，上述半导体结构包括第一注入区、第二注入区和依次叠置的衬底、外延层、栅极区域以及导电层，上述第一注入区位于上述外延层中，上述外延层与上述第一注入区的掺杂类型不同，上述第二注入区位于上述第一注入区中，上述外延层与上述第二注入区的掺杂类型相同，上述栅极区域与上述第一注入区以及上述第二注入区分别接触。相比现有技术中的SiC结势垒肖特基二极管中的PN结开启电压高于肖特基结，导致二极管器件的过流能力较低的问题，本申请的上述半导体结构中，在二极管中引入了包括上述第一注入区、上述第二注入区以及上述栅极区域的平面MOSFET结构，可以通过调控上述第一注入区的掺杂浓度来调控上述MOSFET结构的阈值电压，进而可以调控整个半导体结构的阈值电压，使得半导体结构的开启电压可以低于上述第一注入区与上述外延层形成的PN结的阈值电压，提升了半导体结构的过流能力。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种半导体结构，其特征在于，包括：
衬底；
外延层，位于所述衬底的表面上；
第一注入区，位于所述外延层中，所述外延层与所述第一注入区的掺杂类型不同；
第二注入区，位于所述第一注入区中，所述外延层与所述第二注入区的掺杂类型相同；
栅极区域，位于所述外延层的部分表面上，且与所述第一注入区以及所述第二注入区分别接触；
导电层，覆盖在所述栅极区域上以及所述外延层上。
2.根据权利要求1所述的半导体结构，其特征在于，所述外延层包括：
第一子外延层，所述第一子外延层位于所述衬底的表面上；
第二子外延层，所述第二子外延层位于所述第一子外延层和所述栅极区域之间，所述第一子外延层的掺杂浓度小于所述第二子外延层的掺杂浓度。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一注入区包括：
第一部分，所述第一部分位于所述第二子外延层中；
第二部分，所述第二部分从所述第二子外延层伸入至所述第一子外延层中，且所述第二部分与所述第一部分接触。
4.根据权利要求3所述的半导体结构，其特征在于，所述第二部分在预定方向上的宽度小于所述第一部分在所述预定方向上的宽度，所述预定方向为垂直于所述衬底厚度的方向。
5.根据权利要求1至4中任一项所述的半导体结构，其特征在于，
所述栅极区域有多个，多个所述栅极区域间隔设置，所述栅极区域包括：栅极、绝缘层以及栅氧化层，所述栅氧化层位于所述外延层的部分表面上，且与所述第一注入区以及所述第二注入区分别接触，所述栅极位于所述栅氧化层的部分表面上，所述绝缘层位于所述栅氧化层的剩余部分表面上，且所述绝缘层与所述栅极接触，
所述半导体结构还包括：绝缘介质层，位于所述外延层上，位于相邻的两个所述栅极区域之间。
6.根据权利要求1至4中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
背面金属层，位于所述衬底的远离所述外延层的表面上，所述背面金属层包括沿远离所述衬底方向依次叠置的第一金属层、第二金属层、第三金属层和第四金属层。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一金属层的材料包括镍，所述第二金属层的材料包括钛，所述第三金属层的材料包括镍，所述第四金属层的材料包括银。
8.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
在所述衬底的裸露表面上形成外延层；
对所述外延层进行离子注入，以在所述外延层中形成第一注入区，以及对所述第一注入区进行离子注入，以在所述第一注入区中形成第二注入区，所述外延层与所述第一注入区的掺杂类型不同，所述外延层与所述第二注入区的掺杂类型相同；
在所述外延层的部分裸露表面上形成栅极区域，使得所述栅极区域与所述第一注入区以及所述第二注入区分别接触；
在所述栅极区域的裸露表面上以及所述外延层的裸露表面上形成导电层。
9.根据权利要求8所述的方法，其特征在于，对所述外延层进行离子注入，以在所述外延层中形成第一注入区，以及对所述第一注入区进行离子注入，以在所述第一注入区中形成第二注入区，包括：
在所述外延层的部分裸露表面上形成多个第一注入阻挡层，多个所述第一注入阻挡层间隔设置；
在各所述第一注入阻挡层的远离所述外延层的部分表面上形成第二注入阻挡层，相邻的两个所述第一注入阻挡层之间的距离小于相邻的两个所述第二注入阻挡层之间的距离；
对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行离子注入，以在所述外延层中形成第一预备注入区；
至少在各所述第一注入阻挡层的远离所述外延层的剩余部分表面上形成第三注入阻挡层，所述第三注入阻挡层的远离所述第一注入阻挡层的表面与所述第二注入阻挡层的远离所述第一注入阻挡层的表面齐平；
对形成有多个所述第三注入阻挡层的所述第一预备注入区进行离子注入，以在所述第一预备注入区中形成第二预备注入区；
去除多个所述第一注入阻挡层、多个所述第二注入阻挡层以及多个所述第三注入阻挡层；
在所述外延层的裸露表面上形成保护膜之后，对所述外延层进行高温激活退火，退火后的所述第二预备注入区形成所述第二注入区，退火后的除所述第二注入区外的所述第一预备注入区形成所述第一注入区。
10.根据权利要求9所述的方法，其特征在于，
对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行离子注入，以在所述外延层中形成第一预备注入区，包括：对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行铝离子注入，以在所述外延层中形成第一预备注入区，
对形成有多个所述第三注入阻挡层的所述第一预备注入区进行离子注入，以在所述第一预备注入区中形成第二预备注入区，包括：对形成有多个所述第三注入阻挡层的所述第一预备注入区进行氮离子注入，以在所述第一预备注入区中形成第二预备注入区。
11.根据权利要求9所述的方法，其特征在于，
在所述衬底的裸露表面上形成外延层，包括：
在所述衬底的裸露表面上形成第一子外延层；
在所述第一子外延层的裸露表面上形成第二子外延层，所述第一子外延层和所述第二子外延层构成所述外延层，
对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述外延层进行离子注入，以在所述外延层中形成第一预备注入区，包括：
对形成有多个所述第一注入阻挡层和多个所述第二注入阻挡层的所述第一子外延层和所述第二子外延层进行离子注入，以形成所述第一预备注入区，所述第一预备注入区包括位于所述第二子外延层中的第一部分和从所述第二子外延层伸入至所述第一子外延层中的第二部分，所述第二部分与所述第一部分接触。
12.一种半导体器件，其特征在于，包括权利要求1至7中任一项所述的半导体结构，或者采用权利要求8至11中任一项所述的半导体结构的制作方法制作得到的半导体结构。
CN202311313707.3A 2023-10-11 2023-10-11 半导体结构、半导体结构的制作方法以及半导体器件 Active CN117059673B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311313707.3A CN117059673B (zh) 2023-10-11 2023-10-11 半导体结构、半导体结构的制作方法以及半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311313707.3A CN117059673B (zh) 2023-10-11 2023-10-11 半导体结构、半导体结构的制作方法以及半导体器件

Publications (2)

Publication Number Publication Date
CN117059673A true CN117059673A (zh) 2023-11-14
CN117059673B CN117059673B (zh) 2024-02-27

Family

ID=88664814

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311313707.3A Active CN117059673B (zh) 2023-10-11 2023-10-11 半导体结构、半导体结构的制作方法以及半导体器件

Country Status (1)

Country Link
CN (1) CN117059673B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457746A (zh) * 2023-12-21 2024-01-26 珠海格力电子元器件有限公司 沟槽栅型碳化硅功率器件、其制作方法和半导体结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014099575A (ja) * 2012-11-13 2014-05-29 Motohiro Oda 新構造半導体集積回路
CN104183593A (zh) * 2013-05-22 2014-12-03 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
WO2015109929A1 (zh) * 2014-01-24 2015-07-30 无锡华润华晶微电子有限公司 一种超势垒整流器件及其制造方法
CN109461768A (zh) * 2018-10-31 2019-03-12 秦皇岛京河科学技术研究院有限公司 一种SiC结势垒肖特基二极管及其制造方法
CN110047930A (zh) * 2019-04-02 2019-07-23 芯兴(北京)半导体科技有限公司 Vdmos器件
CN114388622A (zh) * 2022-02-18 2022-04-22 上海昱率科技有限公司 一种具有超结结构的半导体器件及其制造方法
CN114512402A (zh) * 2022-04-19 2022-05-17 深圳芯能半导体技术有限公司 一种沟槽型碳化硅肖特基二极管及其制作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014099575A (ja) * 2012-11-13 2014-05-29 Motohiro Oda 新構造半導体集積回路
CN104183593A (zh) * 2013-05-22 2014-12-03 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
WO2015109929A1 (zh) * 2014-01-24 2015-07-30 无锡华润华晶微电子有限公司 一种超势垒整流器件及其制造方法
CN109461768A (zh) * 2018-10-31 2019-03-12 秦皇岛京河科学技术研究院有限公司 一种SiC结势垒肖特基二极管及其制造方法
CN110047930A (zh) * 2019-04-02 2019-07-23 芯兴(北京)半导体科技有限公司 Vdmos器件
CN114388622A (zh) * 2022-02-18 2022-04-22 上海昱率科技有限公司 一种具有超结结构的半导体器件及其制造方法
CN114512402A (zh) * 2022-04-19 2022-05-17 深圳芯能半导体技术有限公司 一种沟槽型碳化硅肖特基二极管及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457746A (zh) * 2023-12-21 2024-01-26 珠海格力电子元器件有限公司 沟槽栅型碳化硅功率器件、其制作方法和半导体结构
CN117457746B (zh) * 2023-12-21 2024-04-16 珠海格力电子元器件有限公司 沟槽栅型碳化硅功率器件、其制作方法和半导体结构

Also Published As

Publication number Publication date
CN117059673B (zh) 2024-02-27

Similar Documents

Publication Publication Date Title
US7781786B2 (en) Semiconductor device having a heterojunction diode and manufacturing method thereof
US7572683B2 (en) Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices
WO2007099688A1 (ja) ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP2008016747A (ja) トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
CN117059673B (zh) 半导体结构、半导体结构的制作方法以及半导体器件
US11489047B2 (en) Semiconductor device and method of manufacturing the same
TWI470802B (zh) 溝槽式金氧半導體電晶體元件及其製造方法
CN113035955A (zh) 集成肖特基二极管的碳化硅mosfet器件及其制备方法
CN116547789A (zh) 具有沟槽底部屏蔽结构的沟槽半导体装置
CN114937693A (zh) 一种具有双沟道二极管的沟槽栅SiC MOSFET器件及其制备方法
JP2006332199A (ja) ＳｉＣ半導体装置
JP7101101B2 (ja) 半導体装置
CN115606007A (zh) 用于功率设备中的电接触区的导电增强层
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
JP5556862B2 (ja) トレンチｍｏｓ型炭化珪素半導体装置の製造方法
US7906386B2 (en) Semiconductor device and method of fabricating the same
US11721755B2 (en) Methods of forming semiconductor power devices having graded lateral doping
CN110581180A (zh) 半导体器件及其制造方法
JP2008103392A (ja) 半導体装置および半導体装置の製造方法
CN118016665B (zh) 集成SBD的SiC衬底上增强型GaN HEMT器件
CN113330578B (zh) 半导体装置及其制造方法
US11881526B2 (en) Semiconductor device and method for manufacturing same
JP7507070B2 (ja) 半導体装置及びその製造方法
US20220246723A1 (en) Silicon carbide vertical conduction mosfet device for power applications and manufacturing process thereof
JP7312616B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant