CN117154658B - 保护电路、保护芯片、待测芯片及应用系统 - Google Patents

保护电路、保护芯片、待测芯片及应用系统 Download PDF

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CN117154658B CN202311153103.7A CN202311153103A CN117154658B CN 117154658 B CN117154658 B CN 117154658B CN 202311153103 A CN202311153103 A CN 202311153103A CN 117154658 B CN117154658 B CN 117154658B
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Abstract

本申请实施例提供一种保护电路、保护芯片、待测芯片及应用系统，该电路包括：控制模块和开关模块，控制模块在待测芯片的电源端的电压小于零的情况下，控制开关模块导通，使寄生二极管短路，寄生二极管为待测芯片的电源端和待测芯片的接地端之间的静电释放保护器件中的寄生二极管和/或待测芯片的内部电路中的寄生二极管，从而防止待测芯片DUT中的内部电路无法正常工作，提高待测芯片的稳定性。

Description

保护电路、保护芯片、待测芯片及应用系统
技术领域
本申请涉及电子技术领域，尤其涉及一种保护电路、保护芯片、待测芯片及应用系统。
背景技术
目前，将双极(Bipolar)工艺、互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)工艺和扩散金属氧化物半导体(Diffused Metal-OxideSemi-conductor，DMOS)工艺结合到一起的芯片制造工艺称为BCD工艺。在基于CMOS工艺、或者BCD工艺设计的待测芯片(design under test，DUT)中，电源端和接地端之间的静电释放(Electro-Static discharge，ESD)保护器件中通常存在一个寄生二极管。在电源端的电压小于零的情况下，寄生二极管导通。
在寄生二极管导通之后，寄生二极管和待测芯片DUT中的其他N型注入区域组成的负极-正极-负极(Negative-Positive-Negative，NPN)型寄生三极管可能会导通，使得待测芯片DUT中的内部电路无法正常工作，导致待测芯片DUT的稳定性差。
因此，设计一种保护电路，在电源端的电压小于零的情况下，防止寄生二极管导通，以提高DUT的稳定性，成为一种亟待解决的技术问题。
发明内容
本申请实施例提供一种保护电路、保护芯片、待测芯片及应用系统，以解决在待测芯片DUT的电源端的电压小于零的情况下，防止寄生二极管导通问题，实现了提高待测芯片DUT的稳定性的目的。
第一方面，本申请实施例提供一种保护电路，应用于待测芯片，所述电路包括：控制模块和开关模块；
所述控制模块的第一端与所述待测芯片的电源端电连接，所述控制模块的第二端与所述待测芯片的输入输出口电连接，所述控制模块的第三端与所述待测芯片的接地端电连接，所述控制模块的第四端与所述开关模块的第一端电连接，所述开关模块的第二端与所述待测芯片的电源端电连接，所述开关模块的第三端与所述待测芯片的接地端电连接，所述待测芯片中的寄生二极管与所述开关模块并联，所述寄生二极管为所述待测芯片的电源端和所述待测芯片的接地端之间的静电释放保护器件中的寄生二极管和/或所述待测芯片的内部电路中的寄生二极管；所述待测芯片位于应用系统中，所述应用系统包括第一二极管和第五电阻，所述第一二极管的第一端与所述应用系统的印制电路板接地端电连接，所述第五电阻的第一端与所述应用系统的印制电路板接地端电连接，所述第一二极管的第二端与所述第五电阻的第二端电连接，所述待测芯片的接地端电连接于所述第一二极管的第二端和所述第五电阻的第二端之间；
所述控制模块，用于在所述电源端的电压小于零的情况下，控制所述开关模块导通，使所述寄生二极管短路。
在第一方面提供的保护电路中，控制模块在待测芯片DUT的电源端的电压小于零的情况下，控制开关模块002导通，使寄生二极管D0短路，避免寄生二极管D0导通，防止待测芯片DUT中的内部电路无法正常工作，提高待测芯片DUT的稳定性，防止(待测芯片DUT所在的)应用系统的性能下降，甚至失效，提高待测芯片DUT的稳定性。
在一种可能的设计中，所述开关模块包括：第一开关管和第二开关管；
所述第一开关管的控制端和所述第二开关管的控制端电连接，所述控制模块的第四端电连接于所述第一开关管的控制端和所述第二开关管的控制端之间，所述第一开关管的第一端和所述第二开关管的第一端电连接，所述第一开关管的第二端与所述待测芯片的接地端电连接，所述第二开关管的第二端与所述待测芯片的电源端电连接。
在一种可能的设计中，所述控制模块包括：第一电阻、第二电阻、第三电阻、第三开关管、第四开关管、第五开关管、第六开关管和第七开关管；
所述第三开关管的控制端与所述第四开关管的控制端电连接，所述第三开关管的第一端与所述电源端电连接，所述第四开关管的第一端与所述待测芯片的电源端电连接，所述第三开关管的第二端与所述第五开关管的第二端电连接，所述第三开关管的第二端还与所述第三开关管的控制端电连接，所述第五开关管的控制端与所述待测芯片的输入输出口电连接，所述第五开关管的第一端与所述第三电阻的第一端电连接，所述第三电阻的第二端与所述待测芯片的接地端电连接，所述第四开关管的第二端与所述第六开关管的第二端电连接，所述第六开关管的第一端与所述待测芯片的接地端电连接，所述第六开关管的控制端与所述第七开关管的控制端电连接，所述第六开关管的第二端还与所述第六开关管的控制端电连接，所述第一电阻的第一端与所述待测芯片的输入输出口电连接，所述第一电阻的第二端与所述第二电阻的第一端电连接，所述第二电阻的第二端接地，所述第七开关管的第二端电连接于所述第一电阻的第二端和所述第二电阻的第一端之间，所述第七开关管的第一端接地。
在一种可能的设计中，所述控制模块还包括：稳压二极管；
所述稳压二极管的第一端电连接于所述第七开关管的第二端和所述第二电阻的第一端之间，所述稳压二极管的第一端与所述待测芯片的接地端电连接。
通过该实施方式提供的保护电路，在待测芯片的电源端的电压小于零、且电压的绝对值较大的情况下，防止第一开关管和第二开关管损坏。
在一种可能的设计中，所述控制模块还包括：电容；
所述第二电阻的第一端与所述开关模块的第一端电连接，所述电容的第一端电连接于所述第二电阻的第一端和所述开关模块的第一端之间，所述电容的第二端与所述待测芯片的接地端电连接。
通过该实施方式提供的，当输入输出口的电平从低电平变化至高电平时，可以保障第七开关管先导通，避免控制模块第四端的电压上升至第一开关管的阈值电压，防止第一开关管和第二开关管导通、以及温度升高，提高待测芯片DUT的稳定性，防止应用系统的性能下降、甚至失效。
第二方面，本申请实施例提供一种保护芯片，包括：第一方面任一项所述的保护电路。
上述第二方面的设计中所提供的，其有益效果可以参见上述第一方面和第一方面的各可能的实施方式所带来的有益效果，在此不再赘述。
第三方面，本申请实施例提供一种待测芯片，包括：电源端、接地端、输入输出口、静电释放保护电路、内部电路和第二方面所述的保护芯片；
所述静电释放保护电路的第一端与所述输入输出口电连接，所述静电释放保护电路的第二端与所述接地端电连接，所述内部电路的第一端与所述电源端电连接，所述内部电路的第二端与所述输入输出口电连接，所述内部电路的第三端与所述接地端电连接，所述保护芯片的第一端与所述电源端电连接，所述保护芯片的第二端与所述输入输出口电连接，所述保护芯片的第三端与所述接地端电连接。
上述第三方面的设计中所提供的，其有益效果可以参见上述第二方面所带来的有益效果，在此不再赘述。
在一种可能的设计中，所述保护芯片中的第三电阻、第三开关管、第四开关管、第五开关管和第六开关管位于所述内部电路中。
在一种可能的设计中，所述保护芯片中的第三电阻、第三开关管、第四开关管、第五开关管、第六开关管和第七开关管位于所述内部电路中。
第四方面，本申请实施例提供一种应用系统，包括：微控制单元、第一二极管、第四电阻、第五电阻、印制电路板接地端和第三方面任一项所述的待测芯片；
所述微控制单元的接地端与所述印制电路板接地端电连接，所述微控制单元的输出端与所述第四电阻的第一端电连接，所述第四电阻的第二端与所述待测芯片的输入输出口电连接，所述第一二极管的第一端与所述印制电路板接地端电连接，所述第五电阻的第一端与所述印制电路板接地端电连接，所述第一二极管的第二端与所述第五电阻的第二端电连接，所述待测芯片的接地端电连接于所述第一二极管的第二端和所述第五电阻的第二端之间。
上述第四方面的设计中所提供的，其有益效果可以参见上述第三方面所带来的有益效果，在此不再赘述。
附图说明
图1是传统技术中提供的应用系统的结构示意图；
图2是本申请实施例提供的应用系统的结构示意图；
图3是本申请实施例提供的保护电路的结构示意图；
图4是本申请实施例提供的开关模块的结构示意图；
图5是本申请实施例提供的控制模块的结构示意图。
具体实施方式
本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，单独a，单独b或单独c中的至少一项(个)，可以表示：单独a，单独b，单独c，组合a和b，组合a和c，组合b和c，或组合a、b和c，其中a，b，c可以是单个，也可以是多个。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
术语“中心”、“纵向”、“横向”、“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“相连”、“连接”应做广义理解，例如，电路结构的“相连”或“连接”除了可以是指物理上的连接，还可以是指电连接或信号连接，例如，可以是直接相连，即物理连接，也可以通过中间至少一个元件间接相连，只要达到电路相通即可，还可以是两个元件内部的连通；信号连接除了可以通过电路进行信号连接外，也可以是指通过媒体介质进行信号连接，例如，无线电波。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
图1是传统技术中提供的应用系统的结构示意图。如图1所示，应用系统包括：微控制单元MCU、第一二极管D1、第四电阻R1、第五电阻R2、印制电路板接地端PCB_GND和待测芯片DUT。
微控制单元MCU具有虚拟输入输出(Virtual Input/Output，VIO)端、接地端MCUGND和输出端OUT。待测芯片DUT具有电源端、输入输出口I/O和接地端DUT_GND。待测芯片DUT的电源端用于接收电压VCC。
微控制单元MCU、第一二极管D1、第四电阻R1、第五电阻R2、印制电路板接地端PCB_GND和待测芯片DUT之间的关系如图1所示，此处不再赘述。
在基于CMOS工艺、或者BCD工艺设计的待测芯片DUT中，包括：内部电路、ESD保护电路和寄生二极管D0。寄生二极管D0为待测芯片DUT的电源端和接地端DUT_GND之间的ESD保护器件中的寄生二极管和/或待测芯片的内部电路中的寄生二极管。
在待测芯片DUT的电源端的电压VCC小于零的情况下，寄生二极管D0导通，电流按照图1中虚线所示的方向流过寄生二极管D0。
在寄生二极管导通之后，会存在以下两个问题：(1)寄生二极管和待测芯片DUT中的其他N型注入区域组成的NPN型寄生三极管可能会导通，使得待测芯片DUT中的内部电路无法正常工作，导致待测芯片DUT的稳定性差；(2)寄生二极管的电压降和电流产生功率损耗，该功率损耗使寄生二极管的温度升高，进而导致待测芯片DUT所在的应用系统的温度升高，会造成应用系统的性能下降，甚至导致应用系统失效。
为了解决传统技术中存在的技术问题，本申请实施例提供一种保护电路，以在待测芯片DUT的电源端的电压VCC小于零的情况下，防止寄生二极管D0导通。下面结合具体实施例对本申请实施例提供的保护电路进行说明。
图2是本申请实施例提供的应用系统的结构示意图。如图2所示，包括：微控制单元MCU、第一二极管D1、第四电阻R1、第五电阻R2、印制电路板接地端PCB_GND和本申请实施例提供的待测芯片DUT。
微控制单元MCU的接地端DUT_GND与印制电路板接地端PCB_GND电连接，微控制单元MCU的输出端OUT与第四电阻R1的第一端电连接，第四电阻R1的第二端与待测芯片DUT的输入输出口I/O电连接，第一二极管D1的第一端与印制电路板接地端PCB_GND电连接，第五电阻R2的第一端与印制电路板接地端PCB_GND电连接，第一二极管D1的第二端与第五电阻R2的第二端电连接，待测芯片DUT的接地端DUT_GND电连接于第一二极管D1的第二端和第五电阻R2的第二端之间。
在一种可能的设计中，待测芯片DUT包括：电源端、接地端DUT_GND、输入输出口I/O、静电释放保护电路、内部电路和本申请实施例提供的一种保护芯片。其中，保护芯片中包括本申请实施例提供的保护电路10。
静电释放保护电路(即ESD保护电路)的第一端与输入输出口I/O电连接，静电释放保护电路的第二端与接地端DUT_GND电连接，内部电路的第一端与电源端电连接，内部电路的第二端与输入输出口I/O电连接，内部电路的第三端与接地端电连接，保护芯片的第一端与电源端电连接，保护芯片的第二端与输入输出口I/O电连接，保护芯片的第三端与接地端DUT_GND电连接。
本申请实施例提供的保护芯片中的保护电路在待测芯片DUT的电源端的电压VCC小于零的情况下，能够防止寄生二极管D0导通，因此可以提高待测芯片DUT的稳定性。
本申请实施例提供的保护芯片中的保护电路在待测芯片DUT的电源端的电压VCC小于零的情况下，能够防止寄生二极管D0导通，因此可以避免寄生二极管D0的温度升高，进而避免待测芯片DUT所在的应用系统的温度升高，从而提高应用系统的性能，防止应用系统失效。
在一种可能的设计中，保护芯片中的(即保护电路10中的)第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5和第六开关管M6位于待测芯片DUT中的内部电路中。
在一种可能的设计中，保护芯片中的(即保护电路10中的)第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7于待测芯片DUT中的内部电路中。
对第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7的详细说明，请参见图5实施例此处不再详述。
在本申请中，保护电路10和内部电路共同使用第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5和第六开关管M6，或者共同使用第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7，可以节省保护芯片的设计成本，降低保护芯片的设计面积。
图3是本申请实施例提供的保护电路的结构示意图。如图3所示，该保护电路10包括：控制模块001和开关模块002。
控制模块001的第一端与待测芯片DUT的电源端电连接，控制模块001的第二端与待测芯片DUT的输入输出口电连接，控制模块001的第三端与待测芯片DUT的接地端DUT_GND电连接，控制模块001的第四端与开关模块002的第一端电连接，开关模块002的第二端与待测芯片DUT的电源端电连接，开关模块002的第三端与DUT的接地端DUT_GND电连接，待测芯片DUT中的寄生二极管D0与开关模块002并联，寄生二极管D0为待测芯片DUT的电源端和待测芯片DUT的接地端DUT_GND之间的静电释放保护器件中的寄生二极管和/或待测芯片DUT的内部电路中的寄生二极管；待测芯片DUT位于应用系统中，应用系统包括第一二极管D1和第五电阻R2，第一二极管D1的第一端与应用系统的印制电路板接地端PCB_GND电连接，第五电阻R2的第一端与应用系统的印制电路板接地端PCB_GND电连接，第一二极管D1的第二端与第五电阻R2的第二端电连接，待测芯片DUT的接地端DUT_GND电连接于第一二极管D1的第二端和第五电阻R2的第二端之间。
控制模块001，用于控制开关模块002执行导通操作或者关断操作。
开关模块002，用于基于控制模块001的控制，执行导通操作或者关断操作。
在开关模块002执行导通操作的情况下，寄生二极管D0短路。
控制模块001和开关模块002可以集成设置，还可以分离设置，具体可以根据实际需求进行设置。
基于控制模块001、开关模块002和待测芯片DUT的电连接关系，控制模块001在待测芯片DUT的电源端的电压小于零的情况下，控制开关模块002导通，使寄生二极管D0短路。
在本申请实施例提供的保护电路10中，包括：控制模块001和开关模块002。控制模块001在待测芯片DUT的电源端的电压小于零的情况下，控制开关模块002导通，使寄生二极管D0短路，避免寄生二极管D0导通，防止待测芯片DUT中的内部电路无法正常工作，提高待测芯片DUT的稳定性，防止(待测芯片DUT所在的)应用系统的性能下降，甚至失效，提高待测芯片DUT和应用系统的稳定性。
图4是本申请实施例提供的开关模块的结构示意图。如图4所示，开关模块002包括：第一开关管M1和第二开关管M2。
第一开关管M1的控制端和第二开关管M2的控制端电连接，控制模块001的第四端电连接于第一开关管M1的控制端和第二开关管M2的控制端之间，第一开关管M1的第一端和第二开关管M2的第一端电连接，第一开关管M1的第二端与待测芯片DUT的接地端DUT_GND电连接，第二开关管M2的第二端与待测芯片DUT的电源端电连接。
第一开关管M1和第二开关管M2例如为N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)、漏极扩展N型金属氧化物半导体(Drain Extended NMOS，DENMOS)、或者非锁存双扩散金属氧化物半导体(Non-Latch-Up Double-Diffused MOS，NLDMOS)等。在图3所示的开关模块中，第一开关管M1中存在寄生二极管Dp1，第二开关管M2中存在寄生二极管Dp2。
第一开关管M1和第二开关管M2可以集成设置，可以分离设置，具体可以根据实际需求进行设置。
基于第一开关管M1和第二开关管M2的电连接关系，对第一开关管M1和第二开关管M2的工作原理进行说明。
在待测芯片DUT的电源端的电压大于零的情况下，当待测芯片DUT的输入输出口I/O接收到微控制单元MCU提供的低电平时，控制模块001的第四端的电压VG1等于接地端DUT_GND的电压，使第一开关管M1和第二开关管M2关断。
在待测芯片DUT的电源端的电压大于零的情况下，当待测芯片DUT的输入输出口I/O接收到微控制单元MCU提供的高电平时，控制模块001的第四端的电压VG1被第七开关管M7拉低至接地端DUT_GND的电压，使第一开关管M1和第二开关管M2关断，实现了在待测芯片DUT的电源端的电压大于零的情况下，控制第一开关管M1和第二开关管M2关断的目的。
在待测芯片DUT的电源端的小于零的情况下，微控制单元MCU停止工作，待测芯片DUT的输入输出口I/O约等于-0.7V，此时控制模块001的第四端的电压VG1与接地端DUT_GND的电压差大于第一开关管M1的开启电压(即阈值电压)和第二开关管M2的开启电压，使第一开关管M1和第二开关管M2导通，实现在待测芯片DUT的电源端的小于零的情况下，控制第一开关管M1和第二开关管M2导通的目的。
图5是本申请实施例提供的控制模块的结构示意图。示例性的，在图4的基础上，如图5所示，控制模块001包括：第一电阻RA、第二电阻RB、第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7。
第三开关管M3的控制端与第四开关管M4的控制端电连接，第三开关管M3的第一端与电源端电连接，第四开关管M4的第一端与待测芯片DUT的电源端电连接，第三开关管M3的第二端与第五开关管M5的第二端电连接，第三开关管M3的第二端还与第三开关管M3的控制端电连接，第五开关管M5的控制端与待测芯片DUT的输入输出口I/O电连接，第五开关管M5的第一端与第三电阻R3的第一端电连接，第三电阻R3的第二端与待测芯片DUT的接地端DUT_GND电连接，第四开关管M4的第二端与第六开关管M6的第二端电连接，第六开关管M6的第一端与待测芯片DUT的接地端DUT_GND电连接，第六开关管M6的控制端与第七开关管M7的控制端电连接，第六开关管M6的第二端还与第六开关管M6的控制端电连接，第一电阻RA的第一端与待测芯片DUT的输入输出口I/O电连接，第一电阻RA的第二端与第二电阻RB的第一端电连接，第二电阻RB的第二端接地，第七开关管M7的第二端电连接于第一电阻RA的第二端和第二电阻RB的第一端之间，第七开关管M7的第一端接地。
第二电阻RB的阻值rb远远大于第一电阻RA的阻值ra(即rb>>ra)。ra可以为几百千欧姆(Kohm)，具体的例如为100Kohm或者120Kohm等。此处不对ra的取值进行限定。
第三电阻R3为电流钳位电阻。
第三开关管M3和第四开关管M4例如为P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)、或者漏极扩展P型金属氧化物半导体(Drain Extended PMOS，DEPMOS)等。
第五开关管M5、第六开关管M6和第七开关管M7与第一开关管M1的类型相同。
第七开关管M7的宽长比与第六开关管M6的宽长比的比值为N。N的取值应当足够大，以在待测芯片DUT的电源端的电压大于零、且待测芯片DUT的输入输出口I/O接收到微控制单元MCU提供的高电平的情况下，将控制模块001的第四端的电压VG1被拉低至接地端DUT_GND的电压。
第一电阻RA、第二电阻RB、第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7可以集成设置，也可以分离设置，具体可以根据实际需求进行设置。
基于第一电阻RA、第二电阻RB、第三电阻R3、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7的电连接关系，对控制模块001控制第一开关管M1和第二开关管M2关断或者导通的的工作原理进行说明。
在待测芯片DUT的电源端的电压VCC大于零的情况下，当待测芯片DUT的输入输出口I/O接收到微控制单元MCU提供的低电平时，第五开关管M5关断，第三开关管M3关断，第四开关管M4关断，第六开关管M6关断，第七开关管M7关断，因此控制模块001第四端的电压VG1等于接地端DUT_GND的电压，从而使第一开关管M1关断、以及第二开关管M2关断。
在待测芯片DUT的电源端的电压VCC大于零的情况下，当待测芯片DUT的输入输出口I/O接收到微控制单元MCU提供的高电平时，第五开关管M5导通，第三开关管M3导通，第四开关管M4导通，第六开关管M6导通，第七开关管M7导通，由于第一电阻RA的阻值ra为几百千欧姆(Kohm)，因此在第七开关管M7的宽长比与第六开关管M6的宽长比的比值N足够大的情况下，可以将控制模块001的第四端的电压VG1拉低至接地端DUT_GND的电压，从而使第一开关管M1和第二开关管M2关断。
在待测芯片DUT的电源端的电压VCC小于零(例如为-5V)的情况下，由于印制电路板接地端PCB_GND的电压等于0V，此时在寄生二极管D0导通的情况下，待测芯片DUT的接地端DUT_GND的电压约等于-4.3V(-5V+0.7V)，在ESD保护电路不工作的情况下，待测芯片DUT的输入输出口I/O的电压等于-0.7V，第五开关管M5关断，第三开关管M3关断，第四开关管M4关断，第六开关管M6关断，第七开关管M7关断，由于第二电阻RB的阻值rb远远大于第一电阻RA的阻值ra(即rb>>ra)，因此控制模块001第四端的电压VG1与接地端DUT_GND的电压差大于第一开关管M1的开启电压和第二开关管M2的开启电压，此时第一开关管M1导通、以及第二开关管M2导通，将寄生二极管D0短路。在此情况下，由于第一开关管M1的导通电阻和第二开关管M2的导通电阻较小，因此在第一开关管M1导通，第二开关管M2导通之后，接地端DUT_GND的电压与待测芯片DUT的电源端的电压VCC接近，即接地端DUT_GND的电压约等于-5V。
在一种可能的设计中，控制模块001还包括：稳压二极管DA。
稳压二极管DA的第一端电连接于第七开关管M7的第二端和第二电阻RB的第一端之间，稳压二极管DA的第一端与待测芯片DUT的接地端DUT_GND电连接。
在本申请实施例中，在待测芯片DUT的电源端的电压VCC小于零、且电压VCC的绝对值较大(例如电压VCC＝-20v)的情况下，ESD保护电路被击穿，若不存在稳压二极管DA，则控制模块001第四端的电压VG1约等于10V，可能会损坏第一开关管M1和第二开关管M2，若存在稳压二极管DA，可以将控制模块001第四端的电压VG1降低至预设电压(预设电压的取值范围例如为大于或等于5V且小于或等于6V)，从而防止第一开关管M1和第二开关管M2损坏。
在一种可能的设计中，控制模块001还包括：电容C1。
第二电阻RB的第一端与开关模块002的第一端电连接，电容C1的第一端电连接于第二电阻RB的第一端和开关模块002的第一端之间，电容C1的第二端与待测芯片DUT的接地端DUT_GND电连接。
在本申请中，在输入输出口I/O的电平从低电平变化至高电平的过程中，控制模块001控制第一开关管M1和第二开关管M2关断。为了实现控制模块001控制第一开关管M1和第二开关管M2关断，需要在控制模块001第四端的电压VG1上升至第一开关管M1的阈值电压之前，保障第七开关管M7导通。但是在缺少电容C1的情况下，当输入输出口I/O的电平从低电平变化至高电平时，在控制模块001第四端的电压VG1上升至第一开关管M1的阈值电压之前，存在第七开关管M7关断的情况，从而导致输入输出口I/O的电平从低电平变化至高电平的过程中，第一开关管M1和第二开关管M2导通，使第一开关管M1和第二开关管M2存在较大的电流，导致第一开关管M1和第二开关管M2的温度升高，使待测芯片DUT的稳定性差，会造成应用系统的性能下降，甚至导致应用系统失效。
在存在电容C1的情况下，当输入输出口I/O的电平从低电平变化至高电平时，可以保障第七开关管M7先导通，避免控制模块001第四端的电压VG1上升至第一开关管M1的阈值电压，防止第一开关管M1和第二开关管M2导通、以及温度升高，提高待测芯片DUT的稳定性，防止应用系统的性能下降、甚至失效。
最后应说明的是：以上实施例，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种保护电路，其特征在于，应用于待测芯片，所述电路包括：控制模块和开关模块；
所述控制模块的第一端与所述待测芯片的电源端电连接，所述控制模块的第二端与所述待测芯片的输入输出口电连接，所述控制模块的第三端与所述待测芯片的接地端电连接，所述控制模块的第四端与所述开关模块的第一端电连接，所述开关模块的第二端与所述待测芯片的电源端电连接，所述开关模块的第三端与所述待测芯片的接地端电连接，所述待测芯片中的寄生二极管与所述开关模块并联，所述寄生二极管为所述待测芯片的电源端和所述待测芯片的接地端之间的静电释放保护器件中的寄生二极管和/或所述待测芯片的内部电路中的寄生二极管；所述待测芯片位于应用系统中，所述应用系统包括第一二极管和第五电阻，所述第一二极管的第一端与所述应用系统的印制电路板接地端电连接，所述第五电阻的第一端与所述应用系统的印制电路板接地端电连接，所述第一二极管的第二端与所述第五电阻的第二端电连接，所述待测芯片的接地端电连接于所述第一二极管的第二端和所述第五电阻的第二端之间；
所述控制模块，用于在所述电源端的电压小于零的情况下，控制所述开关模块导通，使所述寄生二极管短路。
2.根据权利要求1所述的保护电路，其特征在于，所述开关模块包括：第一开关管和第二开关管；
所述第一开关管的控制端和所述第二开关管的控制端电连接，所述控制模块的第四端电连接于所述第一开关管的控制端和所述第二开关管的控制端之间，所述第一开关管的第一端和所述第二开关管的第一端电连接，所述第一开关管的第二端与所述待测芯片的接地端电连接，所述第二开关管的第二端与所述待测芯片的电源端电连接。
3.根据权利要求1或2所述的保护电路，其特征在于，所述控制模块包括：第一电阻、第二电阻、第三电阻、第三开关管、第四开关管、第五开关管、第六开关管和第七开关管；
所述第三开关管的控制端与所述第四开关管的控制端电连接，所述第三开关管的第一端与所述电源端电连接，所述第四开关管的第一端与所述待测芯片的电源端电连接，所述第三开关管的第二端与所述第五开关管的第二端电连接，所述第三开关管的第二端还与所述第三开关管的控制端电连接，所述第五开关管的控制端与所述待测芯片的输入输出口电连接，所述第五开关管的第一端与所述第三电阻的第一端电连接，所述第三电阻的第二端与所述待测芯片的接地端电连接，所述第四开关管的第二端与所述第六开关管的第二端电连接，所述第六开关管的第一端与所述待测芯片的接地端电连接，所述第六开关管的控制端与所述第七开关管的控制端电连接，所述第六开关管的第二端还与所述第六开关管的控制端电连接，所述第一电阻的第一端与所述待测芯片的输入输出口电连接，所述第一电阻的第二端与所述第二电阻的第一端电连接，所述第二电阻的第二端接地，所述第七开关管的第二端电连接于所述第一电阻的第二端和所述第二电阻的第一端之间，所述第七开关管的第一端接地。
4.根据权利要求3所述的保护电路，其特征在于，所述控制模块还包括：稳压二极管；
所述稳压二极管的第一端电连接于所述第七开关管的第二端和所述第二电阻的第一端之间，所述稳压二极管的第一端与所述待测芯片的接地端电连接。
5.根据权利要求3所述的保护电路，其特征在于，所述控制模块还包括：电容；
所述第二电阻的第一端与所述开关模块的第一端电连接，所述电容的第一端电连接于所述第二电阻的第一端和所述开关模块的第一端之间，所述电容的第二端与所述待测芯片的接地端电连接。
6.一种保护芯片，其特征在于，包括：权利要求1至5任一项所述的保护电路。
7.一种待测芯片，其特征在于，包括：电源端、接地端、输入输出口、静电释放保护电路、内部电路和权利要求6所述的保护芯片；
所述静电释放保护电路的第一端与所述输入输出口电连接，所述静电释放保护电路的第二端与所述接地端电连接，所述内部电路的第一端与所述电源端电连接，所述内部电路的第二端与所述输入输出口电连接，所述内部电路的第三端与所述接地端电连接，所述保护芯片的第一端与所述电源端电连接，所述保护芯片的第二端与所述输入输出口电连接，所述保护芯片的第三端与所述接地端电连接。
8.根据权利要求7所述的待测芯片，其特征在于，所述保护芯片中的第三电阻、第三开关管、第四开关管、第五开关管和第六开关管位于所述内部电路中。
9.根据权利要求7所述的待测芯片，其特征在于，所述保护芯片中的第三电阻、第三开关管、第四开关管、第五开关管、第六开关管和第七开关管位于所述内部电路中。
10.一种应用系统，其特征在于，包括：微控制单元、第一二极管、第四电阻、第五电阻、印制电路板接地端和权利要求7至9任一项所述的待测芯片；
所述微控制单元的接地端与所述印制电路板接地端电连接，所述微控制单元的输出端与所述第四电阻的第一端电连接，所述第四电阻的第二端与所述待测芯片的输入输出口电连接，所述第一二极管的第一端与所述印制电路板接地端电连接，所述第五电阻的第一端与所述印制电路板接地端电连接，所述第一二极管的第二端与所述第五电阻的第二端电连接，所述待测芯片的接地端电连接于所述第一二极管的第二端和所述第五电阻的第二端之间。
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