JP2004228567A - 集積回路 - Google Patents

Abstract

【課題】 集積回路において、構造が簡単で電圧供給回路間の必要面積を小さくすること。
【解決手段】 少なくとも２つの回路部分（１、２）を備え、これら回路部分は、第１の導電性タイプの半導体基板（１３）上に形成されて、それぞれみずからの電圧供給回路を利用できる。また少なくとも１つの結合回路を備え、この結合回路は、両者の電圧供給回路の等しい電位（Ｖｓｓ１、Ｖｓｓ２、Ｖｃｃ１、Ｖｃｃ２）を、グリッチを吸収するような方法により結合する。この結合回路は、第１の導電性タイプのベース（２０〜２２）と第２の導電性タイプのコレクタ（１５〜１８）およびエミッタ（１５〜１８）とを持つトランジスタ（Ｔ１〜Ｔ３）を少なくとも１つ備え、このトランジスタのベースは、それぞれ抵抗（Ｒ）を介して２つの供給回路の電位（Ｖｓｓ１、Ｖｓｓ２）と結合され、またこのトランジスタのコレクタとエミッタとは、これらの電位の１つと直接結合されている。
【選択図】図５

Description

本発明は次のような集積回路に関する。すなわちこの集積回路は少なくとも２つの回路部分を備え、これら回路部分は共通の半導体基板上に形成されて、それぞれみずからの電圧供給回路を利用でき、これらの電圧供給回路は、外部から供給される供給電圧を供給するための、それぞれみずからのボンディングスポットを備える。このように電圧供給回路を別々にすることは、たとえばＥＭＶ上の理由から必要とされている。高集積回路に通常行われている技術の場合、この半導体基板はｐ‐導電形であって、基板接点によって２つの回路部分の供給ノードと結合されているが、これら回路部分はそこに加えられた電位の中で最も低い電位“Ｖｓｓ”を導くものである。この結果、２つの回路部分のＶｓｓ電位が１つの基板抵抗によって結合されることになる。

多くの場合、２つの回路部分の間には、信号回線の形で１つまたは複数の結合が存在する。個々の回路部分の電圧供給回路を分離することはそれ自体望ましいことであるが、過電圧（ＥＯＳ、Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ）の場合、とくに静電放電（ＥＳＤ、Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）の場合、この分離は問題を生じる。なぜならば個々の回路部分の電圧供給回路は、それに対してその集積回路全体を把握する供給回路よりも面積が小さくて、その供給するコンポーネントの個数もそれより少ない。従って個々のコンポーネントのスイッチング動作に対する反応がより鋭敏である。そして電位差が一方の回路から他方の回路へと信号回線を経由して伝送され、たとえばゲート酸化膜のような鋭敏な回路部分に達して、その回路部分をこの電圧によって破壊することがあるというのが、上記の問題を生じる理由である。

従って従来の技術は、１つの共通な半導体基板上にある複数の集積回路の電圧供給回路を、図１に示すような結合回路によって結合する。図１が図式的に示す集積回路は回路部分１、２を備え、これらの回路部分はボンディングスポット５を経由して、供給電位Ｖｃｃ１、Ｖｓｓ１ないしＶｃｃ２、Ｖｓｓ２を供給され、その際通常の操作条件下ではＶｃｃ１＝Ｖｃｃ２、Ｖｓｓ１＝Ｖｓｓ２が成立する。供給電位Ｖｃｃ１とＶｃｃ２との間、ないしＶｓｓ１とＶｓｓ２との間の結合回路３、４はそれぞれ、２つのｐｎｐ‐トランジスタ６による逆並列回路によって構成されている。過電圧が回路部分１、２の電圧供給回路を互いにひずませるならば、トランジスタ６を経由して電圧補償が行われ、その際電流の一部はエミッタからベースへ、残りはさらにコレクタに流れる。

ｐｎｐ‐トランジスタ６はそれぞれ、基板内に形成されるコレクタとしての半導体基板、ベースとしてのｎ‐ドーピングされたウェル、エミッタとしてウェル内部のｐ⁺‐領域を備える。このような構成によって、トランジスタ６の１つに過電圧を生じて結合回路３または４が開くとき、確かに（エミッタからベースへの）補償電流の一部は一方の供給回路から他方の供給回路に流れるが、一部は直接にエミッタから、コレクタでもある基板に流れるのを避けられない。

これらの従来形結合回路はかなりの基板面積をふさぐが、その理由は１つには、補償されるべき供給電圧ごとに１つずつ必要な結合回路は、そのいずれもがトランジスタ６を２つずつ備えるからである。もう１つの理由は、トランジスタ６を通る電流の流れには主として正孔が関与し、この正孔は電子よりも運動性が少なく、従って事前指定されたドーピング濃度の場合に比較的大面積のドーピングゾーンを必要とするからである。これはトランジスタの体積抵抗を十分に低くすることによって有効な結合を得るためである。

本発明の課題は、少なくとも２つの回路部分と、異なる回路部分のための別々の電圧供給回路とを持つ集積回路、かつ構造が簡単で、電圧供給回路間の必要面積が小さい集積回路を示すことである。

この課題は、請求項１の諸特徴を持つ集積回路によって解決される。
好ましくはこのような回路の場合、トランジスタのベースは基板自体によって、すなわちより正確にはトランジスタのコレクタおよびエミッタのドーピングゾーンに隣接する基板領域によって形成されるものとする。またベースと、結合回路によって結合されている２つの供給回路の電位との間の抵抗は、基板がベースを形成する領域と、それぞれ１つの接点ドーピングゾーンとの間における基板の真性抵抗とする。これら接点ドーピングゾーンは、基板上に施された金属化によって、コレクタないしエミッタと導電性結合されているものとする。

トランジスタの両方向同一の結合挙動を得るため、好ましくはそのコレクタとエミッタを完全に対称的に構成するものとする。そうすれば２つのエミッタを持つトランジスタについても云々することができよう。

基本的に本発明の結合回路はただ１つのトランジスタを用いて実現される。このトランジスタの寸法は希望の体積抵抗によって決定される。しかし結合回路を基板表面に取り付ける際に大面積を必要としないことによる設計上の自由度は、複数のトランジスタを用いる場合にさらに大きくなる。これらのトランジスタは、基本的には相互に依存せず基板表面に配分可能である。

とくに省スペース的な形態が得られるのは、トランジスタが第２の導電性タイプのドーピングゾーン多数によって構成され、これらのゾーンが２つの供給電位の一方および他方と交代に結合される場合である。すなわち第１の回路部分の供給電位と結合されたドーピングゾーンが２つの側で―それぞれその間に配置されて基板の天然のドーピングを備えるベースゾーンによって―第２の回路部分の供給電位と結合されたドーピングゾーンに囲まれるならば、このような配置は２つの並列なトランジスタに相当する。従ってこのような配置の場合、２つのトランジスタの必要表面積は、個別のトランジスタ２つによる２倍の必要面積よりも明らかに小さい。この省スペースがさらに向上するのは、２つの供給電位と結合されたドーピングゾーンを対応して交代に配置することにより、２つ以上のトランジスタを形成する場合である。

これらすべてのトランジスタに同一の挙動を得るには、合目的な方法として、それらのドーピングゾーンを１列かつ等距離に配置するべきであろう。

好ましくは接点ドーピングゾーンをその列の末端に配置する。こうすれば多数のトランジスタに対し２つの接点ドーピングゾーンで十分であって、さらに面積節減が得られる。
好ましくは、接点ドーピングゾーンとエミッタを形成するドーピングゾーンとをこのように配置する場合、エミッタを形成するドーピングゾーンであって接点ドーピングゾーンと直接隣接するものはいずれも、金属化による導電性をもってその接点ドーピングゾーンと結合されるものとする。この配置は、過電圧衝撃がある場合、第１の回路部分と結合された接点ドーピングゾーンから、第２の回路部分と結合されてエミッタを形成するドーピングゾーンへと破損を生じる危険を軽減する。

結合回路のできるだけ完全な対称性と、両方向同じ結合挙動とを得るには、エミッタを形成する第２の導電性タイプのドーピングゾーンは、その個数が偶数でなければならない。好ましくはドーピングゾーン４のこの個数を、３つのトランジスタの並列回路に相当するものとする。

結合回路のトランジスタと回路部分との間に望ましからざる強い相互作用が生じるのを防ぐには、結合回路の少なくとも１つのトランジスタを、第２の導電性タイプの遮蔽ドーピングゾーンで囲むのが合目的である。このような遮蔽ドーピングゾーンには遮断方向にバイアス電圧をかけて、同ゾーンと基板との間にバリア層を形成するのが合目的である。

好ましくは、遮蔽ドーピングゾーンが基板表面に沿ってリング状に位置するものとする。この遮蔽ゾーンはこれにより、結合回路の少なくとも１つのトランジスタから基板を通って回路部分に達する電流の流れを必ずしもすべては妨げないが、電荷キャリアに対して基板深部への迂回路を強制する。これにより電荷キャリアの経路と、結合回路および回路部分間における基板の実効抵抗とが増大する。

好ましくは、結合回路の接点ドーピングゾーンを遮蔽ドーピングゾーンが囲むものとする。

本発明のその他の諸特徴と利点を、添付の図面を引用しながら下記の各実施例の説明に記載する。

図２に示す結合回路は、図１における集積回路の従来形結合回路４に取って代わることを意図するものである。ｎｐｎ‐トランジスタ１１のジオメトリとドーピングは完全に対称的であり、従って２つのエミッタで表示されているが、このトランジスタは、一方のエミッタを介してＶｓｓ１と、他方のエミッタを介してＶｓｓ２と結合されている。２つの供給電位Ｖｓｓ１、Ｖｓｓ２は、それぞれ互いに等しい抵抗１２を介してトランジスタ１１のベースと結合されている。

図３は、図２の結合回路の電流‐電圧特性曲線を示す。２つの供給電位の差が小さいとき、挙動は純粋に抵抗としてのものであって、抵抗１２によって決定される。電圧が増加するとトランジスタ１１が作動状態となり、結合回路を通って流れる補償電流Ｉは、線形増加の電圧Ｖより大きく増加する。

図４は、本発明による結合回路の実際のレイアウトの第１の例である。ｐ^-‐ドーピングされた半導体基板上に、１列に隣り合って並んだ６つのドーピングゾーン１４〜１９が形成され、これらゾーンのうち外側に位置する２つはｐ⁺‐ドーピングされて、接点ドーピングゾーン１４、１９と呼ばれ、またその間に位置するいわゆるエミッタドーピングゾーン１５〜１８はｎ⁺‐ドーピングされている。ドーピングゾーン１４、１６、１８の表面金属化箇所はＶｓｓ１と、ドーピングゾーン１５、１７、１９の表面金属化箇所はＶｓｓ２と結合されている。エミッタドーピングゾーン１５〜１８の間に位置する基板１３の表面ストリップ２０、２１、２２は、基板当初のｐ^-‐ドーピングを、ドーピング１４〜１９の生成によってもドーピング濃度を変化させずに示す。これらの表面ストリップ２０、２１または２２はそれぞれ、１つの対称的なトランジスタのベースとして機能し、このトランジスタの２つのエミッタは、当該表面ストリップ２０に接する２つのエミッタドーピングゾーンによって形成されている。Ｖｓｓ１とＶｓｓ２との間に電位差がある場合、接点ドーピングゾーン１４、１９は、一方の接点ドーピングゾーン１４、１９から他方の同ゾーンまで基板１３を通る電流の流れを可能にする。この電流の流れは、個別の表面ストリップ２０、２１、２２の領域それぞれで有効な電位を決定する。従って図４のレイアウトには、図５に示す等価回路図が対応する。ここで明らかに認められるのは、図４のレイアウトで中間２つのエミッタドーピングゾーン１６、１７が、それぞれ２つの対称的なｎｐｎ‐トランジスタＴ１、Ｔ２ないしＴ２、Ｔ３のエミッタに相当し、これらトランジスタのベースは、表面ストリップ２０、２１、２２によって形成されていることである。接点ドーピングゾーン１４と、トランジスタのベースと、接点ドーピングゾーン１９との間の抵抗Ｒは、弱くドーピングされた基板１３の真性導電率が小さいことから生じる。

図６は結合回路レイアウトの第２の形態を示す。これは、Ｖｓｓ１ないしＶｓｓ２と結合されたエミッタゾーンが交換されており、その結果隣接するドーピングゾーン１４と１５、ないし１８と１９が、それぞれ金属化箇所を介して並列に接続されている点で、図４に示すレイアウトと異なる。このようにして接点植え込みゾーン１４ないし１９と、それぞれ他方の供給電圧と結合されながらもっとも近くで隣接するエミッタドーピングゾーン１６、１７との間隔は、図４のレイアウトよりも拡大され、基板抵抗もそれに応じて増大しているので、過電圧衝撃がエミッタドーピングゾーンのｐｎ‐境界層に破損を生じる危険は減少している。すなわち図４のレイアウトと比べて、ドーピングゾーンの寸法と配置は同じでありながら、絶縁耐力が改善されている。あるいは絶縁耐力は同じくしながら、接点ドーピングゾーン１４、１９と、それらに隣接するエミッタドーピングゾーン１５ないし１８との間の表面ストリップの幅を減少させることができ、これにより結合回路の必要スペースがさらに減少する。

図７は図６のレイアウトをさらに発展させた形態を示す。表面ストリップ２０〜２２と、それらに隣接するエミッタドーピングゾーン１５〜１８とによって形成されるトランジスタは、不可避的に基板１３と結合されている。従って結合回路のトランジスタと回路部分１、２のエレメントとの間の相互作用を減少させるため、ｎ‐ドーピングによって形成された遮蔽ドーピングゾーン２３を設け、このドーピングは基板１３への浸透深さが大きいものとする。遮蔽ドーピングゾーン２３は、基板１３の表面の小さい横断面に強くｎ‐ドーピングする。これは接点ゾーン２５を形成するためであって、このゾーンは基板表面上で遮蔽された金属化箇所２４と導電性接触している。この接点ゾーン断面の大部分の上では、遮蔽ドーピングゾーンが弱くｎ‐ドーピングされている。これは、しま線を粗くして示しているように、やはりｎ‐ドーピングされたエミッタドーピングゾーンよりもドーピング濃度が小さい。図８の断面図が示すように、エミッタドーピングゾーン１５〜１８から隣接する回路部分１または２のエレメント（図７では示していない）までの電流路は、遮蔽ドーピングゾーン２３によって著しく延長されている。ここで遮蔽作用は、金属化箇所２４を経由して遮蔽ドーピングゾーン２３に加えられた正の電位に基づいており、この電位は、遮蔽ドーピングゾーン２３と基板１３との間のｐｎ‐移行箇所におけるバリヤ層の形成につながる。

図９もやはり図６のレイアウトをさらに発展させた形態を示す。遮蔽ドーピングゾーン２３は、エミッタドーピングゾーン１５〜１８をリング状に囲む。接点ゾーン２５は、図７の形態とは異なって、結合回路のトランジスタの周囲にリング状には配置されず、２つのアイランド上に限定され、これらのアイランドは電位Ｖｓｓ１、Ｖｓｓ２のそれぞれ一方と導電性結合されている。

遮蔽ドーピングゾーン２３におけるドーピング濃度は低く抑えることができるので、このゾーンの導電度も、基板１３の導電度と類似の低い数値に抑えることができる。

従来のそれぞれみずからの電圧供給回路を利用できる回路部分を持つ集積回路の図式的な回路図。 本発明の結合回路の図式的回路図。 図２の結合回路の電流‐電圧特性曲線図。 本発明による結合回路の表面構造の例示図。 図４の表面構造の等価回路図。 図４の表面構造のバリエーションを示す図。 図６の表面構造の発展形を示す図。 図６の表面構造による図７の構造の断面図。 上記表面構造の第２の発展形を示す図。

Claims (17)

1. 少なくとも２つの回路部分（１、２）を備え、これら回路部分は、第１の導電性タイプの半導体基板（１３）上に形成されて、それぞれみずからの電圧供給回路を利用でき、また少なくとも１つの結合回路を備え、この結合回路は、両者の電圧供給回路の等しい電位（Ｖｓｓ１、Ｖｓｓ２；Ｖｃｃ１、Ｖｃｃ２）を、グリッチを吸収するような方法により結合する集積回路において、
   この結合回路は、第１の導電性タイプのベース（２０、２１、２２）と第２の導電性タイプのコレクタ（１５、１６、１７、１８）およびエミッタ（１５、１６、１７、１８）とを持つトランジスタ（Ｔ１、Ｔ２、Ｔ３）を少なくとも１つ備え、このトランジスタのベースは、それぞれ抵抗（Ｒ）を介して２つの供給回路の電位（Ｖｓｓ１、Ｖｓｓ２）と結合され、またこのトランジスタのコレクタとエミッタとは、これらの電位の１つと直接結合されていることを特徴とする、上記の集積回路。
2. トランジスタ（Ｔ１、Ｔ２、Ｔ３）のベース（２０、２１、２２）は基板（１３）の１つの領域であることと、抵抗（Ｒ）は、ベース（２０、２１、２２）と、コレクタないしエミッタと金属化により結合されている接点ドーピングゾーン（１４、１９）との間における、基板（１３）の真性抵抗であることを特徴とする、請求項１に記載の集積回路。
3. トランジスタのコレクタとエミッタとが対称的であることを特徴とする、請求項１または２に記載の集積回路。
4. 集積回路が、供給電位（Ｖｓｓ１、Ｖｓｓ２）の間に並列に接続された多数のトランジスタ（Ｔ１、Ｔ２、Ｔ３）を備えることを特徴とする、前記各請求項のいずれかに記載の集積回路。
5. トランジスタが第２の導電性タイプの多数のドーピングゾーン（１５、１６、１７、１８）を備え、これらのゾーンは２つの供給電位の一方（（Ｖｓｓ１）および他方（Ｖｓｓ２）と交代に結合されていることを特徴とする、請求項４に記載の集積回路。
6. ドーピングゾーン（１５、１６、１７、１８）が１列かつ等距離に配置されていることを特徴とする、請求項５に記載の集積回路。
7. 第２の導電性タイプのドーピングゾーン（１５、１６、１７、１８）の長手方向は、その列を横切って位置することを特徴とする、請求項６に記載の集積回路。
8. その列の末端に接点ドーピングゾーン（１４、１９）が配置されていることを特徴とする、請求項２、６または７に記載の集積回路。
9. その列ではいずれの接点ドーピングゾーン（１４、１９）も、金属化によりそれらのゾーンと結合された第２の導電性タイプのドーピングゾーン（１５、１８）と直接隣接することを特徴とする、請求項８に記載の集積回路。
10. 第２の導電性タイプのドーピングゾーン（１５、１６、１７、１８）の個数が偶数であることを特徴とする、請求項５〜９のいずれかに記載の集積回路。
11. 第２の導電性タイプのドーピングゾーン（１５、１６、１７、１８）を４つ備えることを特徴とする、請求項１０に記載の集積回路。
12. 少なくとも１つのトランジスタが、第２の導電性タイプの遮蔽ドーピングゾーン（２３）に囲まれていることを特徴とする、前記各請求項のいずれかに記載の集積回路。
13. 遮蔽ドーピングゾーン（２３）が遮断方向にバイアス電圧を加えられていることを特徴とする、請求項１２に記載の集積回路。
14. 遮蔽ドーピングゾーン（２３）が基板（１３）表面に沿ってリング状に伸びることを特徴とする、請求項１２または１３に記載の集積回路。
15. 強くドーピングされた接点ゾーン（２５）が遮蔽ドーピングゾーン（２３）に形成されていることを特徴とする、請求項１２〜１４のいずれかに記載の集積回路。
16. 接点ゾーン（２５）は２つのアイランドを備え、これらのアイランドは、２つの供給源の電位（Ｖｓｓ１、Ｖｓｓ２）のいずれかと導電性結合されていることを特徴とする、請求項１５に記載の集積回路。
17. 接点ドーピングゾーン（１４、１９）が遮蔽ドーピングゾーン（２３）上に形成されていることを特徴とする、請求項１２〜１５のいずれかに記載の集積回路。

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