KR101190427B1 - 집적 회로 - Google Patents

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Abstract

제1 도전형의 반도체 기판(13) 상에 형성되고 각각 자체 전압 공급 시스템을 구비한 적어도 두 개의 회로부(1, 2)와, 두 전압 공급 시스템의 동일한 전위(Vss1, Vss2; Vcc1, Vcc2)를 전압 피크 저지 방식으로 접속하는 적어도 하나의 접속 회로를 구비하는 집적 회로이다. 접속 회로는 제1 도전형의 베이스(20, 21, 22)를 구비한 적어도 하나의 트랜지스터(T1, T2, T3)와, 제2 도전형의 컬렉터(15, 16, 17, 18) 및 이미터(15, 16, 17, 18)를 포함하고, 상기 베이스는 저항(R)을 통해 두 개의 전압 공급 시스템의 전위(Vss1, Vss2)와 접속되고, 상기 컬렉터 및 이미터는 상기 전위 중 하나와 직접 접속된다.
집적 회로, 접속 회로, 트랜지스터, 컬렉터, 이미터, 전압 공급 시스템

Description

집적 회로{INTEGRATED CIRCUIT}
도1은 자체 전압 공급 시스템을 각각 포함하는 회로부를 구비한 종래 기술에 따른 집적 회로의 개략 회로도.
도2는 본 발명에 따른 접속 회로의 개략적인 회로도.
도3은 도2의 접속 회로의 전류-전압-특성 곡선의 그래프.
도4는 본 발명에 따른 접속 회로의 표면 구조의 일례의 도면.
도5는 도4의 다른 표면 구조의 회로도.
도6은 도4의 표면 구조의 변형된 도면.
도7은 도6의 표면 구조의 다른 개선예의 도면.
도8은 도7의 구조의 단면도.
도9는 표면 구조의 제2 개선예의 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 2: 회로부
3, 4: 접속 회로
5: 접속 지점
6: pnp-트랜지스터
11: npn-트랜지스터
12: 저항
13: 기판
14, 19: 콘택 도핑 구역
15 내지 18: 도핑 구역
20 내지 22: 베이스
23: 차폐 도핑 구역
24: 금속 배선
25: 콘택 구역
본 발명은 공통의 반도체 기판 상에 형성되고, 외부로부터 공급되는 전력을 공급하기 위한 각각의 고유 접속 지점을 구비한 고유 전압 공급 시스템을 각각 포함하는 적어도 두 개의 회로부를 구비하는 집적 회로에 관한 것이다. 이와 같은 분리된 전압 공급 시스템은 예를 들어 전자기적 호환성으로 인해 요구될 수 있다. 고밀도 집적 회로에 대한 통상의 기술에서 반도체 기판은 p-전도성이며, 인가된 전위에서 낮은 전위 "Vss"을 발생시키는 두 회로부의 공급 지점과 기판 접촉을 통해 접속되기 때문에, 두 회로부의 Vss-전위는 기판 저항을 통해 결합된다.
대체로 두 회로부 사이에는 하나 이상의 신호 라인 형태의 접속부가 제공된다. 각 회로부의 전압 공급 시스템의 소정의 분리는 전기 과부하(EOS, electrical overstress) 시, 특히 정전기 방전(ESD, electrostatic discharge) 시 문제를 발생시킬 수 있는데, 이는 각 회로부의 전압 공급 시스템의 표면이 전체 집적 회로를 포함하는 전원 시스템의 표면보다 더 작고, 더 적은 수의 구성 요소를 제공하고, 따라서 전압 공급 시스템은 각 구성 요소의 접속 과정에 더 민감하게 반응하고, 차동 모드 전압이 하나의 회로부로부터 다른 회로부로 신호 라인을 통해 전달되고, 상기 전압에 의해 파괴될 수 있는, 예를 들어 게이트-산화물-층과 같은 민감한 회로부를 형성할 수 있기 때문이다.
따라서, 종래 기술에서는 공통의 반도체 기판 상에 집적된 복수의 회로부의 전압 공급 시스템이 도1에 도시된 바와 같이 접속 회로를 통해 결합된다. 도1은 접속 지점(5)을 통해 공급 전위(Vcc1, Vss1 및 Vcc2, Vss2)가 공급되는 회로부(1, 2)를 구비하고 전형적인 작동 조건 하에서는 Vcc1 = Vcc2 및 Vss1 = Vss2가 성립되는 집적 회로를 개략적으로 도시한다. 공급 전위(Vcc1, Vcc2 및 Vss1, Vss2)들 사이의 접속 회로(3, 4)는 두 개의 pnp-트랜지스터(6)의 역병렬 회로에 의해 각각 형성된다. 과부하가 회로부(1, 2)의 전원 공급 시스템을 서로에 대해 변형시키면, 트랜지스터(6)를 통해 전압 평형이 수행되고, 전류의 일부분은 이미터(emitter)로부터 베이스로 흐르고, 나머지는 컬렉터(collector)로 계속 흐른다.
pnp-트랜지스터(6)는 컬렉터로써 반도체 기판을, 베이스로써 기판에 형성되며 n-도핑된 리세스를, 이미터로써 리세스 내의 p+-영역을 각각 포함한다. 이와 같은 구성은 트랜지스터(6) 중 하나가 과부하될 때 접속 회로(3, 4) 중 하나가 개방되면, (이미터로부터 베이스로의) 등가 전류의 일 부분은 하나의 전원 공급 시스템으로부터 다른 전원 공급 시스템으로 흐르지만, 다른 일부는 불가피하게 이미터로부터 컬렉터를 나타내는 기판 내로 직접 흐르도록 한다.
상기 통상적인 접속 회로는 기판 표면에서 많은 부분을 차지하는데, 이는 한편으로는 등가 공급 전압에 요구되는 접속 회로가 각각 두 개의 트랜지스터(6)를 포함하기 때문이며, 다른 한편으로는 트랜지스터(6)를 통한 전류 흐름에 실질적으로 홀(hole)이 관여하고, 홀의 운동성은 전자의 운동성 보다 작기 때문에, 효과적인 접속을 위해 충분히 낮은 트랜지스터의 접촉 저항을 달성하기 위해, 상기 홀이 사전 설정된 도핑 농도에서 비교적 큰 도핑 구역의 표면 팽창을 요구하기 때문이다.
본 발명의 목적은 적어도 두 개의 회로부와, 상기 상이한 회로부를 위한 분리된 전압 공급 시스템을 구비하고, 전압 공급 시스템들 사이에 필요 면적이 적으며 간단하게 구조화된 접속 회로를 포함하는 집적 회로를 제공하는 것이다.
상기 목적은 청구항 제1항의 특징을 갖는 집적 회로에 의해 달성된다.
바람직하게는 이와 같은 회로에서 트랜지스터의 베이스는 기판 자체에 의해, 정확히 말해서 트랜지스터의 컬렉터 도핑 구역 및 이미터 도핑 구역에 인접한 기판 영역에 의해 형성되고, 접속 회로를 통해 접속된 두 개의 전원 시스템의 전위와 베이스 사이의 저항은 베이스를 형성하는 기판 영역과 각 콘택 도핑 구역 사이의 기판의 고유 저항이고, 상기 콘택 도핑 구역은 기판 상에 장착된 금속 배선을 통해 컬렉터 또는 이미터와 전도성으로 접속된다.
양 방향으로 동일한, 트랜지스터의 접속 특성을 달성하기 위해, 트랜지스터의 컬렉터와 이미터는 바람직하게는 완전히 대칭으로 구성되기 때문에, 이중 이미터를 포함하는 트랜지스터가 보장될 수 있다.
원칙적으로, 본 발명에 따른 접속 회로는 단일 트랜지스터에 의해 구현될 수 있고, 그 크기는 소정의 최적 저항을 통해 결정된다. 그러나 복수의 트랜지스터의 사용 시, 기판 표면 상에 접속 회로의 장착과 관련하여 더 많은 표면이 요구되지 않고 구성 자유성이 증가된다. 상기 트랜지스터들은 기본적으로 기판 표면 상에서 서로 무관하게 분포될 수 있다.
두 개의 전압 공급 전위 중 하나 및 또 다른 하나와 교대로 접속되는 트랜지스터가 제2 도전형의 복수의 도핑 구역에 의해 형성되는 경우, 특히 절약된 공간 구성이 제공된다. 제1 회로부의 전압 공급 전위와 접속된 하나의 도핑 구역이 각각 그 사이에 위치하여 원래 기판의 도핑을 포함하는 베이스 구역의 두 개의 측면에서 제2 회로부의 전압 공급 전위와 접속된 도핑 구역에 의해 둘러싸이면, 이와 같은 배열은 두 개의 병렬 트랜지스터와 상응한다. 이와 같은 배열에서 두 트랜지스터에 대해 요구되는 표면은 두 개의 개별 트랜지스터에서 요구되는 공간의 두배 보다 확실히 작고, 두 개 이상의 트랜지스터가 두 개의 전압 공급 전위와 접속되는 도핑 구역의 상응하는 교대 배열을 통해 형성되면, 공간은 더 절약될 수 있다.
모든 상기 트랜지스터의 동일한 특성을 달성하기 위해, 트랜지스터의 도핑 구역은 바람직하게는 일렬로 동일 간격으로 배열되어야 한다.
콘택 도핑 구역은 바람직하게는 열의 단부에 배열된다. 따라서, 복수의 트랜지스터에 대해 두 개의 콘택 도핑 구역으로 충분하기 때문에, 표면이 더 절약된다.
바람직하게는 콘택 도핑 구역 및 이미터를 형성하는 도핑 구역의 이와 같은 인라인 배열에서, 콘택 도핑 구역과 직접 인접하며 이미터를 형성하는 각 도핑 구역은 각각 상기 구역과 금속에 의해 전도성으로 접속된다. 상기 배열은 과부하 임펄스의 경우, 제1 회로부와 접속된 콘택 도핑 구역으로부터 제2 회로부와 접속되어 이미터를 형성하는 도핑 구역으로의 항복(breakdown)의 위험을 감소시킨다.
접속 회로가 가능한 한 완벽하게 대칭되고, 이로써 양 방향으로 동일한 접속 특성을 달성하기 위해, 이미터를 형성하는 제2 도전형의 도핑 구역의 수는 짝수이어야 한다. 바람직하게는 도핑 구역의 수는 세 개의 트랜지스터의 병렬 회로에 상응하는 네 개이다.
접속 회로의 트랜지스터와 회로부 사이의 원치 않는 강한 상호 작용을 회피하기 위해, 접속 회로의 적어도 하나의 트랜지스터가 제2 도전형의 차폐 도핑 구역에 의해 둘러싸이는 것이 바람직하다. 상기 유형의 차폐 도핑 구역은 바람직하게는 역 바이어스 되기 때문에, 상기 구역과 기판 사이에는 차폐층이 형성된다.
바람직하게는 차폐 도핑 구역은 기판의 표면을 따라 환형으로 연장된다. 따라서, 상기 구역은 기판을 통해 접속 회로의 적어도 하나의 트랜지스터로부터 회로부로의 전류 흐름을 방해하는 것이 아니라, 전하 운반체를 기판의 저부로 우회시킴으로써, 그 이동 거리가 증가하고 접속 회로의 트랜지스터와 회로부 사이의 기판의 효과적인 저항이 상승된다.
접속 회로의 콘택 도핑 구역은 바람직하게는 차폐 도핑 구역에 의해 둘러싸인다.
본 발명의 다른 특징 및 장점은 첨부된 도면을 참조로 이하의 실시예의 설명에 나타난다.
도2에는 도1의 집적 회로의 종래의 접속 회로(4)를 대체하는 접속 회로가 도시된다. 그 기하학적 특성 및 도핑이 완전히 대칭이고, 따라서 두 개의 이미터를 구비하여 도시된 npn-트랜지스터(11)는 하나의 이미터를 통해 Vss1과 접속되고, 다른 하나의 이미터를 통해 Vss2와 접속된다. 두 공급 전위(Vss1, Vss2)는 동일한 저항(12)을 통해 트랜지스터(11)의 베이스와 각각 접속된다.
도3은 도2의 접속 회로의 전류-전압 특성 곡선을 도시한다. 두 공급 전위 사이의 차이가 작을 때, 그 거동은 오직 저항성이며, 저항(12)에 의해 결정되고, 전압의 증가 시 트랜지스터(11)의 작동을 개시하고, 접속 회로를 통해 흐르는 등가 전류(I)는 전압(V)에 따라 선형 이상으로 더 증가한다.
도4는 본 발명에 따른 접속 회로의 실제적인 설계의 제1 실시예를 도시한다. p--도핑 반도체 기판 상에는 일렬로 나란히 위치한 6개의 도핑 구역(14 내지 19)이 형성되고, 상기 구역 중에 가장 외측에 위치한 두 구역은 p+-도핑되고 이는 콘택 도핑 구역(14, 19)으로 표시되고, 그 사이에 위치한 이른바 이미터 도핑 구역(15 내지 18)은 n+-도핑된다. 도핑 구역(14, 16, 18)의 표면 금속 배선은 Vss1과 접속되고, 도핑 구역(15, 17, 19)의 표면 금속 배선은 Vss2와 접속된다. 이미터 도핑 구역(15 내지 18) 사이에 위치한 기판(13)의 표면 스트립(20, 21, 22)은 도핑 구역(14 내지 19)의 형성에 의해 변경되지 않는 도핑 농도의 최초의 p--도핑을 포함한다. 표면 스트립(20, 21 또는 22)은 두 이미터가 관련된 표면 스트립(20)에 인접한 두 개의 이미터 도핑 구역에 의해 형성되는 대칭 트랜지스터의 베이스로써 각각 기능한다. Vss1과 Vss2의 전압차의 경우, 콘택 도핑 구역(14, 19)은 하나의 콘택 도핑 구역(14, 19)으로부터 다른 콘택 도핑 구역으로의 기판(13)을 통한 전류 흐름을 가능케한다. 상기 전류 흐름은 각 표면 스트립(20, 21, 22)의 영역에서 각각 효과적인 전기 전압을 결정한다. 따라서, 도5에 도시된 대체 회로도는 도4의 설계와 상응한다. 이 때, 도4의 설계에서 두 개의 중간의 이미터 도핑 구역(16, 17)은 두 개의 대칭 npn-트랜지스터(T1, T2 및 T2, T3)의 이미터에 각각 해당되고, 그 베이스는 표면 스트립(20, 21, 22)에 의해 각각 형성되는 것을 분명히 알 수 있다. 콘택 도핑 영역(14)과 트랜지스터의 베이스와 콘택 도핑 구역(19) 사이의 저항(R)은 약하게 도핑된 기판(13)의 작은 진성 전도성에서 기인한다.
도6은 접속 회로 설계의 제2 구성을 도시한다. 상기 구성은 Vss1 및 Vss2와 접속된 이미터 구역이 교환됨으로써, 인접한 도핑 구역(14, 15 및 18, 19)은 금속 배선을 통해 각각 병렬 접속되는 점에서 도4에 도시된 설계와 구별된다. 이와 같은 방법으로, 다른 공급 전압과 접속되는 인접하는 다음 이미터 도핑 구역(16, 17)과 콘택 주입 구역(14, 19) 사이의 간격은 도4의 설계에 비해 확대되고, 기판 저항도 마찬가지로 확대되기 때문에, 이미터 도핑 구역의 pn-경계층에서 과부하 임펄스가 항복 현상을 야기할 위험이 줄어든다. 즉, 도핑 구역의 일정한 규격화 및 배열에서 전압 강도가 도4의 설계에 비해 개선되거나, 또는 전압 강도가 일정하게 유지되는 경우 콘택 도핑 구역(14, 19)과 그에 인접한 이미터 도핑 구역(15, 18) 사이의 표면 스트립의 폭이 감소될 수 있고, 이로써 접속 회로의 요구 공간이 더 감소된다.
도7은 도6의 설계의 개선된 구성을 도시한다. 표면 스트립(20 내지 22) 및 이에 인접한 이미터 도핑 구역(15 내지 18)에 의해 형성된 트랜지스터는 기판(13)과 불가피하게 결합되기 때문에, 접속 회로의 트랜지스터와 회로부(1, 2)의 요소 사이의 상호 작용을 감소시키기 위해, 기판(13) 내로 깊은 침투 깊이에 n-도핑에 의해 형성된 차폐 도핑 구역(23)이 제공된다. 기판 표면에 증착된 금속 배선(24)과 전도성으로 접촉되는 콘택 구역(25)을 형성하기 위해, 차폐 도핑 구역(23)은 기판(13) 표면의 작은 횡단면 상에 강하게 n-도핑된다. 상기 단면의 대부분에는, 성긴 빗금으로 도시된 바와 같이, 역시 n-도핑된 이미터 도핑 구역에서보다 낮은 도핑 농도로 차폐 도핑 구역이 약하게 n-도핑된다. 도8의 단면도에 도시된 바와 같이, 이미터 도핑 구역(15 내지 18)으로부터 (도7에 도시되지 않은) 회로부(1, 2)의 인접한 요소까지의 전류 경로는 차폐 도핑 구역(23)에 의해 현저하게 연장된다. 차폐 작용은 금속 배선(24)을 통해 차폐 도핑 구역(23)에 인가된 양의 전위에 기인하고, 상기 전위는 차폐 도핑 구역(23)과 기판(13) 사이의 pn-접점에서 차폐층을 형성한다.
도9는 마찬가지로 도6의 설계의 개선된 다른 구성을 도시한다. 차폐 도핑 구역(23)은 이미터 도핑 구역(15 내지 18)을 환형으로 둘러싼다. 콘택 구역(25)은 도7의 구성과는 달리, 접속 회로의 트랜지스터를 환형으로 둘러싸며 배열되는 것이 아니라, 두 전위(Vss1, Vss2) 중 하나와 각각 전도성으로 접속되는 두 개의 아일랜드(island)로 제한된다.
차폐 도핑 구역(23) 내의 도핑 농도는 낮게 유지될 수 있기 때문에, 그 전도성은 기판(13)의 전도성과 유사하게 낮은 값으로 유지될 수 있다.
본 발명에 따르면, 집적 회로가 적어도 두 개의 회로부와 두 전압 공급 시스템을 접속하는 접속 회로를 구비함으로써 필요 면적이 적으며 간단하게 구조화될 수 있다.

Claims (17)

  1. 제1 도전형의 반도체 기판(13) 상에 형성되고 각각 자체 전압 공급 시스템을 구비한 적어도 두 개의 회로부(1, 2)와, 임의의 과전압에 대해서도 전압의 평형이 이루어지도록, 회로부(1)의 전압 공급 시스템의 전위를 회로부(2)의 전압 공급 시스템의 대응하는 동일한 전위에 접속시키는, 적어도 하나의 접속 회로를 구비하는 집적 회로에 있어서,
    접속 회로는 제1 도전형의 베이스(20, 21, 22) 및 제2 도전형의 이미터(15, 16, 17, 18)를 구비한 적어도 하나의 트랜지스터(T1, T2, T3)를 포함하고, 상기 베이스는 저항(R)을 통해 두 개의 전압 공급 시스템의 전위(Vss1, Vss2)와 접속되고, 상기 이미터는 두 전위(Vss1, Vss2)들 중 하나와 직접 접속되는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 트랜지스터(T1, T2, T3)는 컬렉터를 더 구비하고, 상기 트랜지스터(T1, T2, T3)의 상기 베이스(20, 21, 22)는 상기 기판(13)의 영역이고, 상기 저항(R)은 상기 컬렉터 또는 상기 이미터와 금속으로 접속된 콘택 도핑 구역(14, 19)과 베이스(20, 21, 22) 사이의 상기 기판(13)의 진성 저항인 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서, 상기 트랜지스터의 상기 컬렉터와 상기 이미터는 대칭인 것을 특징으로 하는 집적 회로.
  4. 제1항 또는 제2항에 있어서, 접속 회로는 전위들(Vss1, Vss2) 사이에 병렬 접속된 복수의 트랜지스터(T1, T2, T3)를 포함하는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서, 상기 트랜지스터는 두 전위 중 하나(Vss1)와 다른 하나(Vss2)에 교대로 접속되는 복수의 제2 도전형의 도핑 구역(15, 16, 17, 18)을 포함하는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서, 상기 제2 도전형의 도핑 구역(15, 16, 17, 18)은 동일 간격으로 일렬로 배열된 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 제2 도전형의 도핑 구역(15, 16, 17, 18)은 열에 대해 횡으로 길게 연장되는 것을 특징으로 하는 집적 회로.
  8. 제2항에 있어서, 상기 콘택 도핑 구역(14, 19)은 열의 단부에 배치되는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서, 상기 열에서 각각의 콘택 도핑 구역(14, 19)은, 이들에 금속 접속된 제2 도전형의 도핑 구역(15, 18)에 직접 인접하는 것을 특징으로 하는 집적 회로.
  10. 제5항에 있어서, 상기 제2 도전형의 도핑 구역(15, 16, 17, 18)의 개수는 짝수인 것을 특징으로 하는 집적 회로.
  11. 제10항에 있어서, 네 개의 제2 도전형의 도핑 구역(15, 16, 17, 18)을 포함하는 것을 특징으로 하는 집적 회로.
  12. 제1항 또는 제2항에 있어서, 적어도 하나의 트랜지스터는 제2 도전형의 차폐 도핑 구역(23)에 의해 둘러싸인 것을 특징으로 하는 집적 회로.
  13. 제12항에 있어서, 차폐 도핑 구역(23)은 역 바이어스 되는 것을 특징으로 하는 집적 회로.
  14. 제12항에 있어서, 차폐 도핑 구역(23)은 기판(13)의 표면을 따라 환형으로 연장되는 것을 특징으로 하는 집적 회로.
  15. 제12항에 있어서, 강하게 도핑된 콘택 구역(25)은 차폐 도핑 구역(23) 내에 형성되는 것을 특징으로 하는 집적 회로.
  16. 제15항에 있어서, 콘택 구역(25)은 두 개의 전압 공급 시스템의 전위(Vss1, Vss2) 중 하나와 전도성으로 각각 접속되는 두 개의 아일랜드(island)를 포함하는 것을 특징으로 하는 집적 회로.
  17. 제12항에 있어서, 콘택 도핑 구역(14, 19)은 차폐 도핑 구역(23)에 형성되는 것을 특징으로 하는 집적 회로.
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