JP2001168284A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001168284A JP2001168284A JP34589299A JP34589299A JP2001168284A JP 2001168284 A JP2001168284 A JP 2001168284A JP 34589299 A JP34589299 A JP 34589299A JP 34589299 A JP34589299 A JP 34589299A JP 2001168284 A JP2001168284 A JP 2001168284A
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- Japan
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- protection device
- output protection
- semiconductor chip
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Abstract
(57)【要約】
【課題】 半導体チップのサイズを小さくし、かつ入出
力保護デバイスの電気的特性を良好に保持する。 【解決手段】 半導体チップ２５の表面の中央部に主回
路２１を形成し、主回路２１を取り囲むように半導体チ
ップ２５上に複数の外部端子２２を形成し、外部端子２
２を取り囲むように半導体チップ２５上に素子分離領域
２３を形成し、素子分離領域２３を取り囲むように半導
体チップ２５上のスクライブ領域２４に異常電圧を緩和
する入出力保護デバイス２６を形成する。
力保護デバイスの電気的特性を良好に保持する。 【解決手段】 半導体チップ２５の表面の中央部に主回
路２１を形成し、主回路２１を取り囲むように半導体チ
ップ２５上に複数の外部端子２２を形成し、外部端子２
２を取り囲むように半導体チップ２５上に素子分離領域
２３を形成し、素子分離領域２３を取り囲むように半導
体チップ２５上のスクライブ領域２４に異常電圧を緩和
する入出力保護デバイス２６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップの表面
に形成されたＬＳＩその他の集積回路に形成された主回
路を静電気等の異常電圧から保護する入出力保護装置を
有する半導体装置に関するものである。
に形成されたＬＳＩその他の集積回路に形成された主回
路を静電気等の異常電圧から保護する入出力保護装置を
有する半導体装置に関するものである。
【０００２】
【従来の技術】図７は従来の半導体装置（特開平５−７
５０２３号公報）を示す概略図である。図に示すよう
に、半導体チップ４の表面の中央部に主回路１が形成さ
れ、主回路１を取り囲むように半導体チップ４上に複数
の外部端子２が形成され、外部端子２の下部に酸化膜等
の絶縁膜（図示せず）を介して主回路１を静電気等の異
常電圧から保護する入出力保護装置３が形成されてい
る。また、外部端子２の表面には図示しないワイヤがボ
ンディングされ、このワイヤボンディングによって実装
基板などと接続されている。
５０２３号公報）を示す概略図である。図に示すよう
に、半導体チップ４の表面の中央部に主回路１が形成さ
れ、主回路１を取り囲むように半導体チップ４上に複数
の外部端子２が形成され、外部端子２の下部に酸化膜等
の絶縁膜（図示せず）を介して主回路１を静電気等の異
常電圧から保護する入出力保護装置３が形成されてい
る。また、外部端子２の表面には図示しないワイヤがボ
ンディングされ、このワイヤボンディングによって実装
基板などと接続されている。
【０００３】図８は図７に示した半導体装置の回路図で
ある。図に示すように、正負いずれの極性の異常電圧を
も緩和する共用の入出力保護デバイス１１に並列に複数
の外部端子２ａ〜２ｄが接続され、各外部端子２ａ〜２
ｄを入出力保護デバイス１１に接続するための保護ダイ
オード１４〜１９が形成され、入出力保護デバイス１１
と保護ダイオード１４〜１９とによって入出力保護装置
３が構成されている。また、主回路１の信号の入出力に
供される外部端子２ａ、２ｂは抵抗Ｒ１、Ｒ２を介して
主回路１に接続されている。また、ＶDD電源用の外部端
子２ｃおよびＶSS電源用の外部端子２ｄは主回路１の電
源供給に供される。また、各外部端子２ａ〜２ｄに侵入
した異常電圧を緩和するのに共用の入出力保護デバイス
１１は、たとえば２つのツェナーダイオードのアノード
同士（またはカソード同士）を接続した双方向性ツェナ
ーダイオードから構成され、正負いずれの極性の異常電
圧（ツェナー電圧以上の電圧）に対しても降伏動作す
る。また、入出力保護デバイス１１の両端にはライン１
２、１３を介して各外部端子２ａ〜２ｄが並列に接続さ
れ、ライン１２と各外部端子２ａ、２ｂ、２ｄの一端と
の間にはそれぞれ保護ダイオード１４、１５、１９が接
続され、保護ダイオード１４、１５、１９のカソードが
ライン１２に接続され、さらにライン１３と各外部端子
２ａ〜２ｃの他端との間にはそれぞれ保護ダイオード１
６〜１８が接続され、保護ダイオード１６〜１８のアノ
ードがライン１３に接続されている。なお、保護ダイオ
ード１４〜１９の耐圧は入出力保護デバイス１１の耐圧
より高く設計されている。
ある。図に示すように、正負いずれの極性の異常電圧を
も緩和する共用の入出力保護デバイス１１に並列に複数
の外部端子２ａ〜２ｄが接続され、各外部端子２ａ〜２
ｄを入出力保護デバイス１１に接続するための保護ダイ
オード１４〜１９が形成され、入出力保護デバイス１１
と保護ダイオード１４〜１９とによって入出力保護装置
３が構成されている。また、主回路１の信号の入出力に
供される外部端子２ａ、２ｂは抵抗Ｒ１、Ｒ２を介して
主回路１に接続されている。また、ＶDD電源用の外部端
子２ｃおよびＶSS電源用の外部端子２ｄは主回路１の電
源供給に供される。また、各外部端子２ａ〜２ｄに侵入
した異常電圧を緩和するのに共用の入出力保護デバイス
１１は、たとえば２つのツェナーダイオードのアノード
同士（またはカソード同士）を接続した双方向性ツェナ
ーダイオードから構成され、正負いずれの極性の異常電
圧（ツェナー電圧以上の電圧）に対しても降伏動作す
る。また、入出力保護デバイス１１の両端にはライン１
２、１３を介して各外部端子２ａ〜２ｄが並列に接続さ
れ、ライン１２と各外部端子２ａ、２ｂ、２ｄの一端と
の間にはそれぞれ保護ダイオード１４、１５、１９が接
続され、保護ダイオード１４、１５、１９のカソードが
ライン１２に接続され、さらにライン１３と各外部端子
２ａ〜２ｃの他端との間にはそれぞれ保護ダイオード１
６〜１８が接続され、保護ダイオード１６〜１８のアノ
ードがライン１３に接続されている。なお、保護ダイオ
ード１４〜１９の耐圧は入出力保護デバイス１１の耐圧
より高く設計されている。
【０００４】つぎに、図８に示した半導体装置の動作に
ついて説明する。任意の２つの外部端子たとえば外部端
子２ａと外部端子２ｂとの間に外部端子２ａが正になる
ような異常電圧が印加された場合には、保護ダイオード
１４および保護ダイオード１７が順方向にバイアスさ
れ、入出力保護デバイス１１の両端に異常電圧が印加さ
れる。この異常電圧が入出力保護デバイス１１の耐圧よ
り高くなると、入出力保護デバイス１１が降伏し、電流
が図８の破線に示すように流れる。その結果として異常
電圧が抑制され、外部端子２ａ、２ｂに接続された主回
路１を異常電圧から保護することができる。このとき、
保護ダイオード１４および保護ダイオード１７が順方向
にバイアスされているので消費電力が少なく、発熱量が
小さい。したがって、保護ダイオード１４、１７の寸法
を小さくすることができる。一方、入出力保護デバイス
１１には降伏電流が流れているから、消費電力が大きく
て、発熱量が大きく、この発熱により入出力保護デバイ
ス１１が破壊されないようにするために、すなわち耐熱
のために、寸法を十分大きく設計しておく必要がある。
ついて説明する。任意の２つの外部端子たとえば外部端
子２ａと外部端子２ｂとの間に外部端子２ａが正になる
ような異常電圧が印加された場合には、保護ダイオード
１４および保護ダイオード１７が順方向にバイアスさ
れ、入出力保護デバイス１１の両端に異常電圧が印加さ
れる。この異常電圧が入出力保護デバイス１１の耐圧よ
り高くなると、入出力保護デバイス１１が降伏し、電流
が図８の破線に示すように流れる。その結果として異常
電圧が抑制され、外部端子２ａ、２ｂに接続された主回
路１を異常電圧から保護することができる。このとき、
保護ダイオード１４および保護ダイオード１７が順方向
にバイアスされているので消費電力が少なく、発熱量が
小さい。したがって、保護ダイオード１４、１７の寸法
を小さくすることができる。一方、入出力保護デバイス
１１には降伏電流が流れているから、消費電力が大きく
て、発熱量が大きく、この発熱により入出力保護デバイ
ス１１が破壊されないようにするために、すなわち耐熱
のために、寸法を十分大きく設計しておく必要がある。
【０００５】このような半導体装置においては、共用の
入出力保護デバイス１１を設けているから、入出力保護
デバイスの個数を外部端子２の数よりも少なくすること
ができるので、半導体チップ４の面積を減少することが
できかつ配線の混雑を防止することができる。また、入
出力保護装置３が外部端子２の下部に絶縁膜を介して形
成されているから、半導体チップ４の面積を大きくしな
くとも、入出力保護装置３の入出力保護デバイス１１の
設置面積を大きくすることができる。
入出力保護デバイス１１を設けているから、入出力保護
デバイスの個数を外部端子２の数よりも少なくすること
ができるので、半導体チップ４の面積を減少することが
できかつ配線の混雑を防止することができる。また、入
出力保護装置３が外部端子２の下部に絶縁膜を介して形
成されているから、半導体チップ４の面積を大きくしな
くとも、入出力保護装置３の入出力保護デバイス１１の
設置面積を大きくすることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図７に示すように、
入出力保護デバイス１１および保護ダイオード１４〜１
９からなる入出力保護装置３を外部端子２の下に形成し
ているから、ワイヤボンディングの際に外部端子２下の
絶縁膜に荷重が加わり、絶縁膜にクラックが生じ、入出
力保護デバイス１１および保護ダイオード１４〜１９の
電気的特性に悪影響が生じる危険がある。
うな従来の半導体装置にあっては、図７に示すように、
入出力保護デバイス１１および保護ダイオード１４〜１
９からなる入出力保護装置３を外部端子２の下に形成し
ているから、ワイヤボンディングの際に外部端子２下の
絶縁膜に荷重が加わり、絶縁膜にクラックが生じ、入出
力保護デバイス１１および保護ダイオード１４〜１９の
電気的特性に悪影響が生じる危険がある。
【０００７】本発明は上述の課題を解決するためになさ
れたもので、半導体チップのサイズが小さく、かつ入出
力保護デバイスが良好な電気的特性を保持することがで
きる半導体装置を提供することを目的とする。
れたもので、半導体チップのサイズが小さく、かつ入出
力保護デバイスが良好な電気的特性を保持することがで
きる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するた
め、本発明においては、半導体チップの表面に形成され
た主回路と、上記主回路を取り囲むように上記半導体チ
ップ上に形成された複数の外部端子と、上記外部端子を
取り囲むように上記半導体チップ上に形成された素子分
離領域と、上記素子分離領域を取り囲むように上記半導
体チップ上に形成された異常電圧を緩和する入出力保護
デバイスとを設け、上記入出力保護デバイスの両端には
上記外部端子を並列に接続し、上記入出力保護デバイス
の一端と上記外部端子の少なくとも１つのとの間には上
記外部端子に印加される異常電圧により順方向にバイア
スされる第１の保護素子を接続し、上記入出力保護デバ
イスの他端と上記外部端子の少なくとも１つとの間には
上記外部端子に印加される異常電圧により逆方向にバイ
アスされる第２の保護素子を接続し、上記入出力保護デ
バイスを上記半導体チップの最外周のスクライブ領域に
形成する。
め、本発明においては、半導体チップの表面に形成され
た主回路と、上記主回路を取り囲むように上記半導体チ
ップ上に形成された複数の外部端子と、上記外部端子を
取り囲むように上記半導体チップ上に形成された素子分
離領域と、上記素子分離領域を取り囲むように上記半導
体チップ上に形成された異常電圧を緩和する入出力保護
デバイスとを設け、上記入出力保護デバイスの両端には
上記外部端子を並列に接続し、上記入出力保護デバイス
の一端と上記外部端子の少なくとも１つのとの間には上
記外部端子に印加される異常電圧により順方向にバイア
スされる第１の保護素子を接続し、上記入出力保護デバ
イスの他端と上記外部端子の少なくとも１つとの間には
上記外部端子に印加される異常電圧により逆方向にバイ
アスされる第２の保護素子を接続し、上記入出力保護デ
バイスを上記半導体チップの最外周のスクライブ領域に
形成する。
【０００９】この場合、上記入出力保護デバイスをＳＯ
Ｉ層に形成してもよい。
Ｉ層に形成してもよい。
【００１０】また、上記入出力保護デバイスをツェナー
ダイオードとしてもよい。
ダイオードとしてもよい。
【００１１】また、上記入出力保護デバイスをベース・
エミッタをショートしたバイポーラトランジスタとして
もよい。
エミッタをショートしたバイポーラトランジスタとして
もよい。
【００１２】これらの場合、上記入出力保護デバイスを
上記半導体チップの表面で上記外部端子に接続してもよ
い。
上記半導体チップの表面で上記外部端子に接続してもよ
い。
【００１３】
【発明の効果】本発明に係る半導体装置においては、半
導体チップの最外周のスクライブ領域に異常電圧を緩和
する入出力保護デバイスが形成されているから、半導体
チップのサイズが小さくなり、かつワイヤボンディング
の際に外部端子に荷重が加わったとしても、入出力保護
デバイスが良好な電気的特性を保持することができる。
導体チップの最外周のスクライブ領域に異常電圧を緩和
する入出力保護デバイスが形成されているから、半導体
チップのサイズが小さくなり、かつワイヤボンディング
の際に外部端子に荷重が加わったとしても、入出力保護
デバイスが良好な電気的特性を保持することができる。
【００１４】また、入出力保護デバイスをベース・エミ
ッタをショートしたバイポーラトランジスタとしたとき
には、バイポーラトランジスタの増幅作用によってより
高速に異常電圧を緩和することができる。
ッタをショートしたバイポーラトランジスタとしたとき
には、バイポーラトランジスタの増幅作用によってより
高速に異常電圧を緩和することができる。
【００１５】また、入出力保護デバイスを半導体チップ
の表面で外部端子に接続したときには、より低抵抗で異
常電圧緩和時の電流が流れるから、発熱を少なくするこ
とができる。
の表面で外部端子に接続したときには、より低抵抗で異
常電圧緩和時の電流が流れるから、発熱を少なくするこ
とができる。
【００１６】
【発明の実施の形態】図１は本発明に係る半導体装置を
示す概略図である。図に示すように、半導体チップ２５
の表面の中央部に主回路２１が形成され、主回路２１を
取り囲むように半導体チップ２５上に複数の外部端子
（接続用パッド）２２が形成され、外部端子２２を取り
囲むように半導体チップ２５上に素子分離領域２３が形
成され、素子分離領域２３を取り囲むように半導体チッ
プ２５上にすなわち半導体チップ２５の最外周のスクラ
イブ領域２４に異常電圧を緩和する入出力保護デバイス
２６が形成されている。すなわち、素子分離領域２３の
外側はスクライブ領域２４になっていて、半導体ウェハ
から半導体チップ２５を切り出す際には、スクライブ領
域２４にダイシングの歯があたり、スクライブ領域２４
の一部はダイシングの際に削られ、一部は半導体チップ
２５の周辺に残るが、半導体チップ２５の周辺に残った
スクライブ領域２４に入出力保護デバイス２６が形成さ
れている。
示す概略図である。図に示すように、半導体チップ２５
の表面の中央部に主回路２１が形成され、主回路２１を
取り囲むように半導体チップ２５上に複数の外部端子
（接続用パッド）２２が形成され、外部端子２２を取り
囲むように半導体チップ２５上に素子分離領域２３が形
成され、素子分離領域２３を取り囲むように半導体チッ
プ２５上にすなわち半導体チップ２５の最外周のスクラ
イブ領域２４に異常電圧を緩和する入出力保護デバイス
２６が形成されている。すなわち、素子分離領域２３の
外側はスクライブ領域２４になっていて、半導体ウェハ
から半導体チップ２５を切り出す際には、スクライブ領
域２４にダイシングの歯があたり、スクライブ領域２４
の一部はダイシングの際に削られ、一部は半導体チップ
２５の周辺に残るが、半導体チップ２５の周辺に残った
スクライブ領域２４に入出力保護デバイス２６が形成さ
れている。
【００１７】図２は図１のＡ部を示す一部切断詳細斜視
図である。図に示すように、ｐ型シリコンからなる支持
基板３１の上部に埋め込み絶縁膜３２が形成され、埋め
込み絶縁膜３２の上部にはｎ型のＳＯＩ層３４が形成さ
れ、ＳＯＩ層３４を分離する素子分離領域２３が形成さ
れ、素子分離領域２３はトレンチの内部に形成された酸
化膜等の絶縁膜３５、絶縁膜３５の溝を埋め込むように
埋設されたポリシリコン３６から構成されている。ま
た、ＳＯＩ層３４の素子分離領域２３の内側には主回路
２１、外部端子２２、保護ダイオード（説明後述）が形
成された素子領域３３があり、ＳＯＩ層３４の素子分離
領域２３の外側すなわちスクライブ領域２４に素子分離
領域２３に沿って深いすなわち埋め込み絶縁膜３２に達
したｎ+型の拡散領域３８が形成され、ＳＯＩ層３４の
スクライブ領域２４の外側に深いすなわち埋め込み絶縁
膜３２に達したｐ+型の拡散領域３９が形成され、拡散
領域３８と拡散領域３９との間にＳＯＩ層３４自体の領
域すなわちｎ型の半導体領域４４が形成され、拡散領域
３８、３９、半導体領域４４により図２紙面左右方向に
ツェナーダイオードからなる入出力保護デバイス２６が
形成されている。すなわち、入出力保護デバイス２６は
ＳＯＩ層３４に形成されている。そして、ｐ+拡散領域
３９はダイシングにより削られた破断面４０に接してお
り、ダイシングにより埋め込み絶縁膜３２の破断面４０
部には欠陥が多数形成され、もはや破断面４０部におけ
る埋め込み絶縁膜３２の上下方向の絶縁性は保たれない
状態となっているから、拡散領域３９はダイシング時の
破断面４０により支持基板３１と電気的に導通してい
る。また、支持基板３１の裏面に金属電極４１が形成さ
れ、金属電極４１の電位がＶSS電位に固定されている。
また、拡散領域３８にライン４２が接続され、金属電極
４１（支持基板３１）にライン４３が接続されている。
図である。図に示すように、ｐ型シリコンからなる支持
基板３１の上部に埋め込み絶縁膜３２が形成され、埋め
込み絶縁膜３２の上部にはｎ型のＳＯＩ層３４が形成さ
れ、ＳＯＩ層３４を分離する素子分離領域２３が形成さ
れ、素子分離領域２３はトレンチの内部に形成された酸
化膜等の絶縁膜３５、絶縁膜３５の溝を埋め込むように
埋設されたポリシリコン３６から構成されている。ま
た、ＳＯＩ層３４の素子分離領域２３の内側には主回路
２１、外部端子２２、保護ダイオード（説明後述）が形
成された素子領域３３があり、ＳＯＩ層３４の素子分離
領域２３の外側すなわちスクライブ領域２４に素子分離
領域２３に沿って深いすなわち埋め込み絶縁膜３２に達
したｎ+型の拡散領域３８が形成され、ＳＯＩ層３４の
スクライブ領域２４の外側に深いすなわち埋め込み絶縁
膜３２に達したｐ+型の拡散領域３９が形成され、拡散
領域３８と拡散領域３９との間にＳＯＩ層３４自体の領
域すなわちｎ型の半導体領域４４が形成され、拡散領域
３８、３９、半導体領域４４により図２紙面左右方向に
ツェナーダイオードからなる入出力保護デバイス２６が
形成されている。すなわち、入出力保護デバイス２６は
ＳＯＩ層３４に形成されている。そして、ｐ+拡散領域
３９はダイシングにより削られた破断面４０に接してお
り、ダイシングにより埋め込み絶縁膜３２の破断面４０
部には欠陥が多数形成され、もはや破断面４０部におけ
る埋め込み絶縁膜３２の上下方向の絶縁性は保たれない
状態となっているから、拡散領域３９はダイシング時の
破断面４０により支持基板３１と電気的に導通してい
る。また、支持基板３１の裏面に金属電極４１が形成さ
れ、金属電極４１の電位がＶSS電位に固定されている。
また、拡散領域３８にライン４２が接続され、金属電極
４１（支持基板３１）にライン４３が接続されている。
【００１８】図３は図１、図２に示した半導体装置の入
出力保護装置の回路図である。図に示すように、ツェナ
ーダイオードからなる異常電圧を緩和する共用の入出力
保護デバイス２６のカソードがライン４２に接続され、
入出力保護デバイス２６のアノードがライン４３に接続
されている。また、入出力保護デバイス２６にライン４
２、４３を介して並列に複数の外部端子２２ａ〜２２ｄ
が接続され、各外部端子２２ａ〜２２ｄを入出力保護デ
バイス２６に接続するための保護ダイオード５２〜５７
が形成され、入出力保護デバイス２６および保護ダイオ
ード５２〜５７によって入出力保護装置が構成されてい
る。また、主回路２１の信号の入出力に供される信号用
の外部端子２２ａ、２２ｂは抵抗Ｒ１、Ｒ２を介して主
回路２１に接続されている。また、ＶDD電源用の外部端
子２２ｃおよびＶSS電源用の外部端子２２ｄすなわち電
源用の外部端子２２ｃ、２２ｄは主回路２１の電源供給
に供される。また、ライン４２と各外部端子２２ａ、２
２ｂ、２２ｄの一端との間にはそれぞれ外部端子２２
ａ、２２ｂ、２２ｄに印加される異常電圧により順方向
にバイアスされる第１の保護素子である保護ダイオード
５２、５３、５７が接続され、つまり保護ダイオード５
２、５３、５７のカソードがライン４２に接続されてお
り、さらにライン４３と各外部端子２２ａ〜２２ｃの他
端との間にはそれぞれ外部端子２２ａ〜２２ｃに印加さ
れる異常電圧により逆方向にバイアスされる第２の保護
素子である保護ダイオード５４〜５６が接続され、つま
り保護ダイオード５４〜５６のアノードがライン４３に
接続されている。すなわち、入出力保護デバイス（ツェ
ナーダイオード）２６の結線は、各外部端子２２ａ〜２
２ｄに対して、ＶSSを基準にしたときに正の異常電圧が
印加された場合、ＶDDを基準にしたときに負の異常電圧
が印加された場合に入出力保護デバイス２６が異常電圧
を緩和する方向に設計されている。そして、共用の入出
力保護デバイスがないような集積回路の入出力保護回路
ではこれらの異常電圧の印加モードに対して保護ダイオ
ードの中に逆方向にバイアスされた状態となるものがあ
り、保護ダイオードでの発熱が大きく、保護ダイオード
の面積を大きくする必要があった。しかし、ＶSSを基準
にしたときに負の異常電圧、ＶDDを基準にしたときに正
の異常電圧が印加された場合には、保護ダイオードは順
方向にバイアスされ、発熱が小さく、問題が少なかっ
た。これら４つの異常電圧印加モードのうち、厳しい異
常電圧印加モードでのみ入出力保護デバイス２６が電子
なだれ降伏（アバランシェブレークダウン）する構成に
なっている。なお、保護ダイオード５２〜５７は素子領
域３３すなわち主回路２１の中または主回路１と外部端
子２２（２２ａ〜２２ｄ）との間に通常の構造、方法で
形成されており、スクライブ領域２４には入出力保護デ
バイス２６のみが形成されている。また、保護ダイオー
ド５２〜５７の耐圧は入出力保護デバイス２６の耐圧よ
り高く設計されている。
出力保護装置の回路図である。図に示すように、ツェナ
ーダイオードからなる異常電圧を緩和する共用の入出力
保護デバイス２６のカソードがライン４２に接続され、
入出力保護デバイス２６のアノードがライン４３に接続
されている。また、入出力保護デバイス２６にライン４
２、４３を介して並列に複数の外部端子２２ａ〜２２ｄ
が接続され、各外部端子２２ａ〜２２ｄを入出力保護デ
バイス２６に接続するための保護ダイオード５２〜５７
が形成され、入出力保護デバイス２６および保護ダイオ
ード５２〜５７によって入出力保護装置が構成されてい
る。また、主回路２１の信号の入出力に供される信号用
の外部端子２２ａ、２２ｂは抵抗Ｒ１、Ｒ２を介して主
回路２１に接続されている。また、ＶDD電源用の外部端
子２２ｃおよびＶSS電源用の外部端子２２ｄすなわち電
源用の外部端子２２ｃ、２２ｄは主回路２１の電源供給
に供される。また、ライン４２と各外部端子２２ａ、２
２ｂ、２２ｄの一端との間にはそれぞれ外部端子２２
ａ、２２ｂ、２２ｄに印加される異常電圧により順方向
にバイアスされる第１の保護素子である保護ダイオード
５２、５３、５７が接続され、つまり保護ダイオード５
２、５３、５７のカソードがライン４２に接続されてお
り、さらにライン４３と各外部端子２２ａ〜２２ｃの他
端との間にはそれぞれ外部端子２２ａ〜２２ｃに印加さ
れる異常電圧により逆方向にバイアスされる第２の保護
素子である保護ダイオード５４〜５６が接続され、つま
り保護ダイオード５４〜５６のアノードがライン４３に
接続されている。すなわち、入出力保護デバイス（ツェ
ナーダイオード）２６の結線は、各外部端子２２ａ〜２
２ｄに対して、ＶSSを基準にしたときに正の異常電圧が
印加された場合、ＶDDを基準にしたときに負の異常電圧
が印加された場合に入出力保護デバイス２６が異常電圧
を緩和する方向に設計されている。そして、共用の入出
力保護デバイスがないような集積回路の入出力保護回路
ではこれらの異常電圧の印加モードに対して保護ダイオ
ードの中に逆方向にバイアスされた状態となるものがあ
り、保護ダイオードでの発熱が大きく、保護ダイオード
の面積を大きくする必要があった。しかし、ＶSSを基準
にしたときに負の異常電圧、ＶDDを基準にしたときに正
の異常電圧が印加された場合には、保護ダイオードは順
方向にバイアスされ、発熱が小さく、問題が少なかっ
た。これら４つの異常電圧印加モードのうち、厳しい異
常電圧印加モードでのみ入出力保護デバイス２６が電子
なだれ降伏（アバランシェブレークダウン）する構成に
なっている。なお、保護ダイオード５２〜５７は素子領
域３３すなわち主回路２１の中または主回路１と外部端
子２２（２２ａ〜２２ｄ）との間に通常の構造、方法で
形成されており、スクライブ領域２４には入出力保護デ
バイス２６のみが形成されている。また、保護ダイオー
ド５２〜５７の耐圧は入出力保護デバイス２６の耐圧よ
り高く設計されている。
【００１９】この半導体装置においては、たとえば外部
端子２２ａにＶSS基準で正の異常電圧が印加された場合
には、異常電圧が入出力保護デバイス（ツェナーダイオ
ード）２６の耐圧を超えると、入出力保護デバイス２６
が降伏し、電流が図３の破線の向きに流れる。このと
き、入出力保護デバイス２６のアノード側であるｐ+拡
散領域３９が破断面４０を通じて支持基板３１に導通し
ているから、図３に破線で示した電流はｐ+拡散領域３
９から破断面４０を通じて支持基板３１へと流れ、裏面
の金属電極４１へと流れる。その結果として異常電圧が
抑制され、外部端子２２ａに接続された主回路２１を異
常電圧から保護することができる。
端子２２ａにＶSS基準で正の異常電圧が印加された場合
には、異常電圧が入出力保護デバイス（ツェナーダイオ
ード）２６の耐圧を超えると、入出力保護デバイス２６
が降伏し、電流が図３の破線の向きに流れる。このと
き、入出力保護デバイス２６のアノード側であるｐ+拡
散領域３９が破断面４０を通じて支持基板３１に導通し
ているから、図３に破線で示した電流はｐ+拡散領域３
９から破断面４０を通じて支持基板３１へと流れ、裏面
の金属電極４１へと流れる。その結果として異常電圧が
抑制され、外部端子２２ａに接続された主回路２１を異
常電圧から保護することができる。
【００２０】このような半導体装置においては、半導体
チップ２５の最外周のスクライブ領域２４に異常電圧を
緩和する入出力保護デバイス２６が形成されているか
ら、半導体チップ２５のサイズが小さくなる。すなわ
ち、主回路２１が本来必要とする最低限の半導体チップ
２５の面積のまま、入出力保護デバイス２６を形成する
ことができる。また、ワイヤボンディングの際に外部端
子２２に荷重が加わったとしても、入出力保護デバイス
２６が良好な電気的特性を保持することができる。ま
た、ＰＮ接合面の面積はほぼＳＯＩ層３４の深さと半導
体チップ２５の外周長との積となり、ＰＮ接合面の面積
は非常に広くなるから、スクライブ領域２４の狭い領域
を利用することで、大きな入出力保護デバイス２６を形
成することができる。すなわち、もともとスクライブ領
域２４の幅はダイシングの際に削られる領域と、その両
側のマージン領域だけであり、狭いものである（右側の
マージンだけで数十μｍ程度）。しかし、今回形成した
入出力保護デバイス（ツェナーダイオード）２６は横方
向寸法は１０μｍ程度あれば十分形成可能であり、マー
ジン領域の片側だけでも問題なく形成することができ
る。このように、入出力保護デバイス２６の大きさは半
導体チップ２５の周辺長に依存し、入出力保護デバイス
２６のサイズを十分に大きくすることができる。また、
ダイシングの際に、ダイシングの歯の当たり具合によっ
ては拡散領域３９の横方向寸法すなわち図２紙面左右方
向寸法にバラツキが生じたり、場合によっては拡散領域
３９の一部が削られてしまう可能性があるが、半導体チ
ップ２５の周囲長はｍｍ（ミリメートル）単位の長さを
もつから、拡散領域３９の一部が欠落しても特に問題に
はならない。このように、ツェナーダイオードからなる
入出力保護デバイス２６をスクライブ領域２４に形成
し、横方向には素子分離領域２３（トレンチ分離）によ
り素子領域３３と入出力保護デバイス２６とが絶縁さ
れ、縦方向には破断面４０を通じて電流が流れる構成と
したため、半導体チップ２５の面積を減少することがで
き、かつボンディング時の信頼性を確保することができ
る入出力保護装置を有する半導体装置を提供することが
できる。
チップ２５の最外周のスクライブ領域２４に異常電圧を
緩和する入出力保護デバイス２６が形成されているか
ら、半導体チップ２５のサイズが小さくなる。すなわ
ち、主回路２１が本来必要とする最低限の半導体チップ
２５の面積のまま、入出力保護デバイス２６を形成する
ことができる。また、ワイヤボンディングの際に外部端
子２２に荷重が加わったとしても、入出力保護デバイス
２６が良好な電気的特性を保持することができる。ま
た、ＰＮ接合面の面積はほぼＳＯＩ層３４の深さと半導
体チップ２５の外周長との積となり、ＰＮ接合面の面積
は非常に広くなるから、スクライブ領域２４の狭い領域
を利用することで、大きな入出力保護デバイス２６を形
成することができる。すなわち、もともとスクライブ領
域２４の幅はダイシングの際に削られる領域と、その両
側のマージン領域だけであり、狭いものである（右側の
マージンだけで数十μｍ程度）。しかし、今回形成した
入出力保護デバイス（ツェナーダイオード）２６は横方
向寸法は１０μｍ程度あれば十分形成可能であり、マー
ジン領域の片側だけでも問題なく形成することができ
る。このように、入出力保護デバイス２６の大きさは半
導体チップ２５の周辺長に依存し、入出力保護デバイス
２６のサイズを十分に大きくすることができる。また、
ダイシングの際に、ダイシングの歯の当たり具合によっ
ては拡散領域３９の横方向寸法すなわち図２紙面左右方
向寸法にバラツキが生じたり、場合によっては拡散領域
３９の一部が削られてしまう可能性があるが、半導体チ
ップ２５の周囲長はｍｍ（ミリメートル）単位の長さを
もつから、拡散領域３９の一部が欠落しても特に問題に
はならない。このように、ツェナーダイオードからなる
入出力保護デバイス２６をスクライブ領域２４に形成
し、横方向には素子分離領域２３（トレンチ分離）によ
り素子領域３３と入出力保護デバイス２６とが絶縁さ
れ、縦方向には破断面４０を通じて電流が流れる構成と
したため、半導体チップ２５の面積を減少することがで
き、かつボンディング時の信頼性を確保することができ
る入出力保護装置を有する半導体装置を提供することが
できる。
【００２１】図４は本発明に係る他の半導体装置を示す
一部切断斜視図である。図に示すように、ｐ+拡散領域
３９の内部の表面側に浅いｎ+型の拡散領域６１が形成
され、ｐ+拡散領域３９とｎ+拡散領域６１とは金属電極
６２により直接接続されている。つまり、スクライブ領
域２４にベース・エミッタをショートした構造のＮＰＮ
バイポーラトランジスタすなわちバイポーラトランジス
タをダイオード接続したものからなる入出力保護デバイ
ス２６が形成されている。
一部切断斜視図である。図に示すように、ｐ+拡散領域
３９の内部の表面側に浅いｎ+型の拡散領域６１が形成
され、ｐ+拡散領域３９とｎ+拡散領域６１とは金属電極
６２により直接接続されている。つまり、スクライブ領
域２４にベース・エミッタをショートした構造のＮＰＮ
バイポーラトランジスタすなわちバイポーラトランジス
タをダイオード接続したものからなる入出力保護デバイ
ス２６が形成されている。
【００２２】この半導体装置においては、半導体チップ
２５の最外周のスクライブ領域２４に異常電圧を緩和す
る入出力保護デバイス２６が形成されているから、半導
体チップ２５のサイズが小さくなり、かつ入出力保護デ
バイス２６が良好な電気的特性を保持することができ
る。また、入出力保護デバイス２６としてベース・エミ
ッタをショートしたＮＰＮバイポーラトランジスタが形
成されており、このバイポーラトランジスタがダイオー
ドとして作用する。そのため、ベース領域に相当する拡
散領域３９に電流が流れはじめると、バイポーラトラン
ジスタの増幅作用によりｈFE倍された電流がコレクタ・
エミッタ間（この場合は拡散領域３８と拡散領域６１と
の間）に流れようとする。それにより図２に示した半導
体装置と比較してより高速に安定的に異常電圧を緩和す
ることができる。
２５の最外周のスクライブ領域２４に異常電圧を緩和す
る入出力保護デバイス２６が形成されているから、半導
体チップ２５のサイズが小さくなり、かつ入出力保護デ
バイス２６が良好な電気的特性を保持することができ
る。また、入出力保護デバイス２６としてベース・エミ
ッタをショートしたＮＰＮバイポーラトランジスタが形
成されており、このバイポーラトランジスタがダイオー
ドとして作用する。そのため、ベース領域に相当する拡
散領域３９に電流が流れはじめると、バイポーラトラン
ジスタの増幅作用によりｈFE倍された電流がコレクタ・
エミッタ間（この場合は拡散領域３８と拡散領域６１と
の間）に流れようとする。それにより図２に示した半導
体装置と比較してより高速に安定的に異常電圧を緩和す
ることができる。
【００２３】図５は本発明に係る他の半導体装置を示す
一部切断斜視図である。図に示すように、ライン４３が
拡散領域３９と電気的に接続されている。つまり、スク
ライブ領域２４に横方向に形成された共用のツェナーダ
イオードからなる入出力保護デバイス２６のアノード側
が半導体チップ２５の表面側から意図的にライン４３に
接続される構成となっている。具体的には、２層金属配
線等により拡散領域３９に接続された金属配線が直接ラ
イン４３すなわちＶSS電源用の外部端子２２ｄに接続さ
れている。
一部切断斜視図である。図に示すように、ライン４３が
拡散領域３９と電気的に接続されている。つまり、スク
ライブ領域２４に横方向に形成された共用のツェナーダ
イオードからなる入出力保護デバイス２６のアノード側
が半導体チップ２５の表面側から意図的にライン４３に
接続される構成となっている。具体的には、２層金属配
線等により拡散領域３９に接続された金属配線が直接ラ
イン４３すなわちＶSS電源用の外部端子２２ｄに接続さ
れている。
【００２４】この半導体装置においては、半導体チップ
２５の最外周のスクライブ領域２４に異常電圧を緩和す
る入出力保護デバイス２６が形成されているから、半導
体チップ２５のサイズが小さくなり、かつ入出力保護デ
バイス２６が良好な電気的特性を保持することができ
る。また、図２に示した半導体装置においては、異常電
圧緩和時に半導体チップ２５の裏面すなわち支持基板３
１を通じて電流が流れていたのに対して、この半導体装
置においては、形成された入出力保護デバイス（ツェナ
ーダイオード）２６のアノード側が半導体チップ２５の
表面で直接ライン４３に接続されているから、より低抵
抗で異常電圧緩和時の電流が流れるので、異常電圧緩和
時の発熱を小さくすることができる。このことは、ツェ
ナーダイオードからなる入出力保護デバイス２６の面積
をより小さくすることもできるという利点でもある。
２５の最外周のスクライブ領域２４に異常電圧を緩和す
る入出力保護デバイス２６が形成されているから、半導
体チップ２５のサイズが小さくなり、かつ入出力保護デ
バイス２６が良好な電気的特性を保持することができ
る。また、図２に示した半導体装置においては、異常電
圧緩和時に半導体チップ２５の裏面すなわち支持基板３
１を通じて電流が流れていたのに対して、この半導体装
置においては、形成された入出力保護デバイス（ツェナ
ーダイオード）２６のアノード側が半導体チップ２５の
表面で直接ライン４３に接続されているから、より低抵
抗で異常電圧緩和時の電流が流れるので、異常電圧緩和
時の発熱を小さくすることができる。このことは、ツェ
ナーダイオードからなる入出力保護デバイス２６の面積
をより小さくすることもできるという利点でもある。
【００２５】図６は本発明に係る他の半導体装置を示す
一部切断斜視図である。図に示すように、ｐ+拡散領域
３９の内部の表面側に浅いｎ+型の拡散領域６１が形成
され、ｐ+拡散領域３９とｎ+拡散領域６１とは金属電極
６２により直接接続され、金属電極６２がライン４３に
結線されている。
一部切断斜視図である。図に示すように、ｐ+拡散領域
３９の内部の表面側に浅いｎ+型の拡散領域６１が形成
され、ｐ+拡散領域３９とｎ+拡散領域６１とは金属電極
６２により直接接続され、金属電極６２がライン４３に
結線されている。
【００２６】この半導体装置においては、半導体チップ
２５の最外周のスクライブ領域２４に異常電圧を緩和す
る入出力保護デバイス２６が形成されているから、半導
体チップ２５のサイズが小さくなり、かつ入出力保護デ
バイス２６が良好な電気的特性を保持することができ
る。また、入出力保護デバイス２６が半導体チップ２５
の表面でライン４３に接続されているから、異常電圧緩
和時の発熱を小さくすることができる。
２５の最外周のスクライブ領域２４に異常電圧を緩和す
る入出力保護デバイス２６が形成されているから、半導
体チップ２５のサイズが小さくなり、かつ入出力保護デ
バイス２６が良好な電気的特性を保持することができ
る。また、入出力保護デバイス２６が半導体チップ２５
の表面でライン４３に接続されているから、異常電圧緩
和時の発熱を小さくすることができる。
【００２７】なお、上述実施の形態においては、ｐ型の
支持基板３１を用いたが、破断面４０ではもはやＰＮ接
合は形成されないから、ｎ型の支持基板を用いてもよ
い。
支持基板３１を用いたが、破断面４０ではもはやＰＮ接
合は形成されないから、ｎ型の支持基板を用いてもよ
い。
【図１】本発明に係る半導体装置を示す概略図である。
【図２】図１のＡ部を示す一部切断詳細斜視図である。
【図３】図１、図２に示した半導体装置の入出力保護装
置の回路図である。
置の回路図である。
【図４】本発明に係る他の半導体装置を示す一部切断斜
視図である。
視図である。
【図５】本発明に係る他の半導体装置を示す一部切断斜
視図である。
視図である。
【図６】本発明に係る他の半導体装置を示す一部切断斜
視図である。
視図である。
【図７】従来の半導体装置を示す概略図である。
【図８】図７に示した半導体装置の回路図である。
２１…主回路 ２２…外部端子 ２２ａ〜２２ｄ…外部端子 ２４…スクライブ領域 ２５…半導体チップ ２６…入出力保護デバイス ３４…ＳＯＩ層 ３８…拡散領域 ３９…拡散領域 ４４…半導体領域 ５２〜５７…保護ダイオード ６１…拡散領域 ６２…金属電極
フロントページの続き Ｆターム(参考） 5F038 BE07 BH02 BH04 BH05 BH06 BH13 BH15 CA12 CA13 CD02 CD03 CD04 EZ01 EZ06 EZ20 5F082 AA08 AA33 BA02 BA06 BA19 BA47 BC03 BC11 FA16 GA04
Claims (5)
- 【請求項１】半導体チップの表面に形成された主回路
と、上記主回路を取り囲むように上記半導体チップ上に
形成された複数の外部端子と、上記外部端子を取り囲む
ように上記半導体チップ上に形成された素子分離領域
と、上記素子分離領域を取り囲むように上記半導体チッ
プ上に形成された異常電圧を緩和する入出力保護デバイ
スとを備え、上記入出力保護デバイスの両端には上記外
部端子が並列に接続され、上記入出力保護デバイスの一
端と上記外部端子の少なくとも１つのとの間には上記外
部端子に印加される異常電圧により順方向にバイアスさ
れる第１の保護素子が接続され、上記入出力保護デバイ
スの他端と上記外部端子の少なくとも１つとの間には上
記外部端子に印加される異常電圧により逆方向にバイア
スされる第２の保護素子が接続され、上記入出力保護デ
バイスが上記半導体チップの最外周のスクライブ領域に
形成されたことを特徴とする半導体装置。 - 【請求項２】上記入出力保護デバイスがＳＯＩ層に形成
されたことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】上記入出力保護デバイスがツェナーダイオ
ードであることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】上記入出力保護デバイスがベース・エミッ
タをショートしたバイポーラトランジスタであることを
特徴とする請求項１に記載の半導体装置。 - 【請求項５】上記入出力保護デバイスが上記半導体チッ
プの表面で上記外部端子に接続されたことを特徴とする
請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34589299A JP2001168284A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34589299A JP2001168284A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168284A true JP2001168284A (ja) | 2001-06-22 |
Family
ID=18379707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34589299A Pending JP2001168284A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762442B2 (en) * | 2001-02-14 | 2004-07-13 | Sony Corporation | Semiconductor device carrying a plurality of circuits |
-
1999
- 1999-12-06 JP JP34589299A patent/JP2001168284A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762442B2 (en) * | 2001-02-14 | 2004-07-13 | Sony Corporation | Semiconductor device carrying a plurality of circuits |
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Legal Events
| Date | Code | Title | Description |
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