KR20030073403A - 정전기 방전 보호를 위한 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
정전기 방전 보호를 위한 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 제 1 도전형의 반도체기판 상에 배치되는 게이트 전극 및 게이트 전극 양 옆의 반도체기판에 형성되고 제 2 도전형을 갖는, 고농도 영역과 고농도 영역을 둘러싸는 수직 저농도 영역을 포함한다. 이때, 수직 저농도 영역은 고농도 영역들보다 불순물 농도는 낮고, 깊이는 깊은 것을 특징으로 갖는다. 바람직하게는, 수직 저농도 영역의 상부 측면에는 수직 저농도 영역보다 낮은 불순물 농도를 갖는 수평 저농도 영역이 더 배치된다. 이 제조 방법은 제 1 도전형의 반도체기판 상에 게이트 전극을 형성하는 단계, 게이트 전극 옆의 반도체기판에 제 2 도전형의 고농도 영역을 형성하는 단계 및 고농도 영역을 둘러싸는 제 2 도전형의 수직 저농도 영역을 형성하는 단계를 포함한다. 이때, 수직 저농도 영역은 고농도 영역보다 낮은 불순물 농도 및 깊은 깊이를 갖도록 형성하는 것을 특징으로 한다. 그리고, 수직 저농도 영역은 게이트 전극을 형성하기 전에 형성하는 것이 바람직하다. 또한, 게이트 전극을 형성하기 전에, 수직 저농도 영역의 상부 측벽에 배치되고 수직 저농도 영역보다 낮은 제 2 도전형의 불순물 농도를 갖는 수평 저농도 영역을 형성하는 단계를 더 실시하는 것이 바람직하다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 정전기 방전에 따른 피해를 최소화하기 위한 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적인 모오스 트랜지스터를 구비하는 반도체 장치는 내부적으로 5V 내외의 전압으로 동작하게 설계되어 있다. 그러나, 반도체 장치를 손으로 다루거나 장비에 장착할 때, 사람의 몸 또는 장비에 축적된 정전기가 상기 모오스 회로를 구비하는 반도체 장치에 인가될 수 있다. 사람의 몸에서 발생하는 정전기의 전압은 약 2000V 이상이며, 때로는 수 만 V이상일 수도 있다. 또한, 장비에서 발생하는 정전기는 그 장비의 접지 상태가 불안정할 경우 반도체 장치에 인가될 수 있으며, 이때는 많은 전류가 흐를 수 있다.
이와 같이 고전압의 정전기가 반도체 장치에 인가되면, 모오스 트랜지스터의 게이트 산화막 파열(gate oxide rupture) 현상, 접합영역 스파이킹(junction spiking) 현상 등이 발생한다. 이러한 현상들은 소자를 완전히 파괴하거나 혹은 미세한 손상을 입혀 반도체 장치의 신뢰성에 심각한 영향을 준다.
이러한 정전기 피해를 막기위해서는 궁극적으로 정전기 방지용 회로를 기능 회로 앞에 구성해야 한다. 도 1은 입력핀에서의 정전기 방전 펄스로부터 반도체 칩을 보호하기 위해 이용되는 일반적인 회로를 나타내는 회로 구성도이다.
도 1을 참조하면, 입력 핀(input pin, 12)과 기능 회로(functioningcircuitry, 20) 사이에는 저항(resistor, 16)이 배치되고, 상기 저항(16)과 상기 입력 핀(12) 사이에는 보호 소자(protection device, 18)가 배치된다. 상기 보호 소자(18)의 또다른 일단은 기준 전압 핀(voltage reference pin, 14)에 연결된다.
통상적으로 상기 보호 소자(18)는 상기 기능 회로(20)의 동작 전압(operation voltage)보다 높은 문턱 전압(threshold voltage)을 갖는 트랜지스터이다. 이를 위해, 상기 보호 소자(18)는 상기 입력 핀(12)에 접속하는 게이트 및 소오스를 갖는 필드 트랜지스터(field transistor)인 것이 바람직한데, 사이리스터(thyristor)가 더 구비되기도 한다.
상기 입력 핀(12)에 고전압이 인가될 경우, 상기 보호 소자(18)는 턴온(turn-on)되고 상기 저항(16)에서 전압 강하(voltage drop)가 발생한다. 이에 따라, 상기 입력 핀(12)에 인가된 고전압은 상기 보호 소자(18)를 통해 상기 기준 전압 핀(14)으로 이어지는 전류 경로(current path)를 통해 분산(dissipate)될 수 있다. 하지만, 상기 입력 핀(12)에 인가되는 전압이 상기 보호 소자(18)를 통해 분산할 수 있는 용량을 초과할 정도로 과도할 경우, 상기 입력 핀(12)의 전압은 상기 기능 회로(20)에도 인가될 수 있다. 이때, 앞서 설명한 바와 같이, 비록 상기 저항(16)에서 전압 강하가 발생할지라도, 상기 기능 회로(20)에 손상을 줄 수 있다.
도 2는 종래 기술에 따라, 도 1의 기능 회로(20) 부분에 형성되는 고전압 트랜지스터 구조체를 나타내는 공정단면도이다.
도 2를 참조하면, 제 1 도전형의 반도체기판(30)에 활성영역을 한정하는 소자분리막(32)이 배치된다. 상기 활성영역 상에는 게이트 전극(34)이 배치되고, 상기 게이트 전극(34)의 측벽에는 게이트 스페이서(36)가 배치된다.
상기 게이트 전극(34) 옆의 상기 반도체기판(30)에는 제 2 도전형의 저농도 영역(38)이 배치된다. 상기 저농도 영역(38)은 상기 게이트 전극(34)의 가장자리 하부로 연장될 수도 있다. 상기 게이트 스페이서(36) 옆의 상기 반도체기판(30)에는 제 2 도전형의 고농도 영역(40)이 배치된다. 이때, 상기 고농도 영역(40)은 상기 저농도 영역(38)보다 높은 불순물 농도 및 더 얕은 확산 깊이를 갖는다. 이에 따라, 상기 고농도 및 저농도 영역(40, 38)은 상기 반도체기판(30)과 PN 접합을 구성한다. 또한, 상기 반도체기판(30)에는 상기 저농도 영역(38)의 외곽에 배치되는 제 1 도전형의 기판 픽업 영역(substrate pick-up, 42, 44)이 배치된다.
상기 반도체기판 상에는, 상기 게이트 전극(34) 및 상기 게이트 스페이서(36)를 덮는 층간절연막(46)이 배치된다. 상기 층간절연막(46) 내에는, 이를 관통하여 상기 고농도 영역(40) 및 기판 픽업 영역(44)에 접속하는 콘택 플러그(48)가 배치된다. 또한, 상기 층간절연막(46) 상에는 상기 콘택 플러그(48)에 접속하는 배선(50)이 배치된다. 이때, 상기 콘택 플러그(48) 및 배선(50)은 통상적으로 알루미늄으로 형성된다.
앞서 도 1에서 설명한 것처럼, 상기 기능 회로(20)에도 정전기에 따른 고전압이 인가될 수 있으며, 이러한 고전압은 상기 배선(50) 및 상기 콘택 플러그(48)를 통해 상기 고농도 영역(40) 및 상기 저농도 영역(38)까지 전달된다. 상기 고전압에 의해, 상기 저농도 영역(38) 및 상기 반도체기판(30)으로 구성되는 PN 접합에서는 절연파괴(breakdown) 현상이 발생할 수 있다. 한편, 상기 절연파괴 현상이 발생하면, 상기 PN 접합의 계면에서는 고온의 열이 발생한다. 그런데 종래 기술에 따른 상기 저농도 영역(38)은 상기 계면에서 발생한 고온의 열이 상기 콘택 플러그(48)로 전도되는 것을 지연시키기에 얕은 확산 깊이를 갖는다. 이에 따라, 상기 콘택 플러그(48)를 용융점이 낮은 알루미늄으로 형성할 경우, 상기 전도된 열에 의해 용융되어 제품 불량을 유발한다.
본 발명이 이루고자 하는 기술적 과제는 정전기 방전에서 발생한 열이 콘택 플러그를 용융시키는 문제를 최소화할 수 있는 구조의 접합영역을 갖는 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 정전기 방전에 따른 제품 불량을 최소시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1은 입력핀에서의 정전기 방전 펄스로부터 반도체 칩을 보호하기 위해 이용되는 일반적인 회로를 나타내는 회로 구성도이다.
도 2는 입력핀에 연결된 종래의 고전압 트랜지스터 구조체를 나타내는 공정단면도이다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 4는 본 발명의 바람직한 제 2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 5a 내지 도 5d는 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 6a 내지 도 6d는 본 발명의 바람직한 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 7은 종래 기술에 따른 반도체 장치와 본 발명의 제 1 및 제 2 실시예에 따른 반도체 장치의 ESD Level 특성들을 비교한 실험 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 입력핀에 연결된 접합영역의 깊이를 증가시키는 수직 저농도 영역을 구비하는 반도체 장치를 제공한다. 이 장치는 제 1 도전형의 반도체기판 상에 배치되는 게이트 전극 및 상기 게이트 전극 양 옆의 상기 반도체기판에 형성되고 제 2 도전형을 갖는, 고농도 영역과 상기 고농도 영역을 둘러싸는 수직 저농도 영역을 포함한다. 이때, 상기 수직 저농도 영역은 상기 고농도 영역들보다 불순물 농도는 낮고, 깊이는 깊은 것을 특징으로 갖는다.
상기 수직 저농도 영역은 적어도 한개의 상기 고농도 영역을 둘러싼다. 이와같이, 수직 저농도 영역이 형성된 접합영역은 정전기 방전에 따른 고전압이 인가되는 입력핀에 연결된다.
바람직하게는, 상기 수직 저농도 영역의 상부 측면에는 수평 저농도 영역이 더 배치된다. 이때, 상기 수평 저농도 영역은 상기 수직 저농도 영역보다 낮은 불순물 농도를 갖는다. 또한, 상기 게이트 전극과 상기 반도체기판 사이에는 게이트 절연막 패턴을 더 배치되고, 상기 고농도 영역과 상기 게이트 전극의 가장자리 사이에는 절연막 패턴이 더 개재될 수도 있다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 접합영역의 깊이를 증가시키는 수직 저농도 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 제 1 도전형의 반도체기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 옆의 상기 반도체기판에 제 2 도전형의 고농도 영역을 형성하는 단계 및 상기 반도체기판에 상기 고농도 영역을 둘러싸는 제 2 도전형의 수직 저농도 영역을 형성하는 단계를 포함한다. 이때, 상기 수직 저농도 영역은 상기 고농도 영역보다 낮은 불순물 농도 및 깊은 깊이를 갖도록 형성하는 것을 특징으로 한다.
바람직하게는, 상기 수직 저농도 영역은 상기 게이트 전극을 형성하기 전에 형성한다. 하지만, 상기 수직 저농도 영역은 상기 고농도 영역을 형성한 후 형성할 수도 있다.
상기 고농도 영역을 형성하는 단계는 스페이서를 이온 주입 마스크로 이용하여 형성하는 것이 바람직하다.
바람직하게는, 상기 게이트 전극을 형성하기 전에, 상기 수직 저농도 영역의 상부 측벽에 배치되고 제 2 도전형의 불순물을 포함하는, 수평 저농도 영역을 형성하는 단계를 더 실시하는 것이 바람직하다. 이때, 상기 수평 저농도 영역은 상기 수직 저농도 영역보다 낮은 불순물 농도를 갖도록 형성하는 것이 바람직하다.
또한, 상기 게이트 전극을 형성하기 전에, 상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계를 더 실시한다. 이러한 소자분리막 형성 단계에서, 상기 게이트 전극의 가장자리 및 상기 고농도 영역 사이에 개재되는 절연막 패턴이 형성될 수도 있다.
한편, 상기 소자분리막을 형성하기 전에, 상기 수직 저농도 영역의 상부 측벽에 배치되고 제 2 도전형의 불순물을 포함하는, 수평 저농도 영역을 형성할 수도 있다. 이때, 상기 수평 저농도 영역은 상기 수직 저농도 영역보다 낮은 불순물 농도를 갖도록 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른, 도 1의 기능 회로(20)에 배치되는 고전압 트랜지스터 구조체를 설명하기 위한 사시도이다.
도 3을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)이 배치된다. 이때, 상기 반도체기판(100)은 제 1 도전형의 불순물을 포함한다. 상기 활성영역 상에는 게이트 전극(130)이 배치되고, 상기 게이트 전극(130)의 측벽에는 게이트 스페이서(160)가 배치된다. 상기 게이트 전극(130) 및 상기 반도체기판(100) 사이에는 게이트 절연막 패턴(120)이 배치된다. 상기 게이트 절연막 패턴(120)은 실리콘 산화막인 것이 바람직하다.
상기 반도체기판(100)과 상기 게이트 전극(130)의 가장자리 사이에는 절연막 패턴(111)이 배치된다. 상기 절연막 패턴(111)은 상기 소자분리막(110)과 동일한 두께 및 깊이를 갖는 것이 바람직하다. 또한, 상기 절연막 패턴(111)은 상기 게이트 전극(130)의 양쪽 가장자리에 모두 형성되는 것이 바람직하다.
상기 소자분리막(110)의 하부에는 저농도 픽업 영역(150)이 배치되고, 상기 절연막 패턴(111)의 하부에는 수평 저농도 영역(140)이 배치된다. 상기 절연막 패턴(111)과 상기 소자분리막(110) 사이의 상기 반도체기판(100)에는 고농도 영역(170)이 배치된다. 이때, 상기 수평 저농도 영역(140)은 상기 소자분리막(110)의 하부에 배치될 수 있다. 이에 따라, 상기 고농도 영역(170)에 인접한 상기 소자분리막(110)의 하부에는 상기 수평 저농도 영역(140)과 상기 저농도 픽업 영역(150)이 서로 접하면서 배치된다.
상기 저농도 픽업 영역(150) 사이의 상기 반도체기판(100)에는, 상기 반도체기판(100)에 전압을 인가하기 위한 기판 픽업 영역(180)이 배치된다. 이때, 상기 기판 픽업 영역(180) 및 상기 저농도 픽업 영역(150)은 상기 반도체기판(100)과 동일한 제 1 도전형의 불순물을 포함한다. 또한, 상기 기판 픽업 영역(180)은 상기 저농도 픽업 영역(150)보다 높은 불순물 농도를 갖는다.
한편, 상기 수평 저농도 영역(140) 사이의 상기 고농도 영역(170) 하부에는 하부 저농도 영역(142)이 배치될 수도 있다. 이때, 상기 고농도 영역(170), 수평 저농도 영역(140) 및 상기 하부 저농도 영역(142)은 모두 제 2 도전형의 불순물을 포함한다. 상기 하부 저농도 영역(142)의 불순물 농도는 상기 수평 저농도 영역(140)보다 높고, 상기 고농도 영역(170)보다 낮다. 이에 따라, 서로 접하는 상기 수평 저농도 영역(140) 및 상기 저농도 픽업 영역(150)은 PN 접합을 구성한다. 상기 고농도 영역(170)은 상기 게이트 전극(130)의 양 옆에 배치됨으로써, 트랜지스터의 소오스/드레인을 형성한다.
상기 절연막 패턴(111) 및 상기 소자분리막(110) 사이의 상기 반도체기판(100)에는, 상기 고농도 영역(170)을 둘러싸는 수직 저농도 영역(500)이 배치된다. 상기 수직 저농도 영역(500)은 제 2 도전형의 불순물을 포함하고, 상기 고농도 영역(170)보다는 낮고 상기 수평 저농도 영역(140)보다는 높은 불순물 농도를 갖는다. 또한, 상기 수직 저농도 영역(500)은 상기 수평 저농도 영역(140)보다는 좁고 상기 고농도 영역(170)보다 넓은 폭을 갖는다. 이에 더하여, 상기 수직 저농도 영역(500)은 상기 두 영역(140, 170)들보다 깊은 확산 깊이를 갖는다. 이에따라, 상기 수평 저농도 영역(140)은 상기 수직 저농도 영역(500)의 상부 측면에 배치된다. 바람직하게는, 상기 수직 저농도 영역(500)은 상기 반도체기판(100)의 소정영역에 형성되는 웰 영역(도시하지 않음)과 같은 깊이 및 불순물 농도를 갖는다.
상기 수직 저농도 영역(500)은 도시한 바와 같이, 트랜지스터의 드레인으로 사용될 상기 고농도 영역(170)의 하부에 배치되는 것이 바람직하다. 하지만, 소오스로 사용될 고농도 영역(170)의 하부에도 배치될 수 있다(도시하지 않음).
도 4는 본 발명의 바람직한 제 2 실시예에 따른, 도 1의 기능 회로(20)에 배치되는 고전압 트랜지스터 구조체를 설명하기 위한 사시도이다. 중복되는 설명을 최소화하기 위해, 제 2 실시예는 도 3에서 설명한 제 1 실시예에 대하여 다른 점을 위주로 설명한다. 또한, 도 3과 도 4에서, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 4를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)이 배치되고, 상기 활성영역 상에는 게이트 전극(130)이 배치된다. 상기 게이트 전극(130)의 측벽에는 게이트 스페이서(160)가 배치되고, 상기 게이트 전극(130) 및 상기 반도체기판(100) 사이에는 게이트 절연막 패턴(120)이 배치된다. 상기 반도체기판(100)에 전압을 인가하기 위한 기판 픽업 영역(180)이, 도 3에서 설명한 바와 같이, 상기 소자분리막(110) 사이의 상기 반도체기판(100)에 배치된다. 이때, 상기 반도체기판(100) 및 상기 기판 픽업 영역(180)은 동일한 제 1 도전형의 불순물을 포함한다. 한편, 이러한 제 2 실시예 역시 도 3에서 설명한 상기저농도 픽업 영역(150)을 더 구비할 수 있다.
상기 게이트 스페이서(160) 및 상기 소자분리막(110) 사이의 상기 반도체기판(100)에는 고농도 영역(170)이 배치되고, 상기 고농도 영역(170)은 수평 저농도 영역(140)에 의해 둘러 싸인다. 이때, 상기 고농도 및 수평 저농도 영역(170, 140)은 제 2 도전형의 불순물을 포함한다. 이에 따라, 상기 고농도 및 수평 저농도 영역(170, 140)은 통상적인 DDD 구조를 구성하며, 상기 반도체기판(100)에 대해 PN접합을 구성한다.
상기 게이트 전극(130) 일측의 상기 반도체기판(100)에는, 상기 고농도 영역(170)을 둘러싸는 수직 저농도 영역(500)이 배치된다. 이때, 상기 수직 저농도 영역(500)은 도 3에서 설명한 것처럼, 상기 고농도 영역(170)보다 낮고 상기 수평 저농도 영역(140)보다 높은 불순물 농도를 갖는다. 알려진 바와 같이, 절연파괴 전압은 PN접합을 이루는 불순물 영역들의 불순물 농도가 높아질 수록 낮아진다. 따라서, 정전기 방전에 따른 고전압이 상기 고농도 영역(170)에 전달될 경우, 절연파괴 현상은 상기 수평 저농도 영역(140)보다 상기 수직 저농도 영역(500)에서 먼저 발생한다.
또한, 상기 수직 저농도 영역(500)은 도 3에서 설명한 것처럼, 상기 고농도 영역(170)을 둘러싸면서 상기 수평 저농도 영역(140)보다 깊은 확산 깊이를 갖는다. 따라서, 상기 절연파괴(breakdown)에 따른 고온의 열이 상기 수직 저농도 영역(500)과 상기 반도체기판(100)의 계면에서 발생하더라도, 상기 고농도 영역(170)의 상부까지 전달되는데 소요되는 열전달 시간을 지연시킬 수 있다. 이에따라, 종래 기술에서와 같은 콘택 플러그의 용융에 따른 제품 불량의 문제를 최소화할 수 있다. 또한, 종래 기술에 따른 접합영역보다 깊은 깊이를 갖는 상기 수직 저농도 영역(500)은 입력핀에 연결된 접합영역의 깊이를 증가시킨다. 이에 따라, 정전기 방전이 발생할 경우 유입되는 전류를 축적할 수 있는 접합영역의 면적을 증가시킴으로써, 모오스 트랜지스터의 정전기 방전 보호 특성을 향상시킨다.
도 5a 내지 도 5d는 본 발명의 바람직한 제 1 실시예에 따라, 도 1의 기능 회로(20)에 형성되는 고전압 트랜지스터 구조체의 제조 방법을 나타내는 공정단면도들이다.
도 5a를 참조하면, 제 1 도전형의 불순물을 포함하는 반도체기판(100)의 소정영역에 수직 저농도 영역(500), 수평 저농도 영역(140) 및 저농도 픽업 영역(150)을 형성한다. 상기 불순물 영역들(500, 140, 150)은 각 영역의 위치를 정의하는 마스크 패턴(도시하지 않음)을 사용한 독립적인 이온 주입 공정들을 통해 형성하는 것이 바람직하다. 이때, 상기 저농도 픽업 영역(150)은 제 1 도전형의 불순물을 포함하고, 상기 수직 및 수평 저농도 영역(500, 140)은 제 2 도전형의 불순물을 포함하도록, 상기 이온 주입 공정들을 실시한다.
상기 저농도 픽업 영역(150)은 상기 반도체기판(100)보다 높은 불순물 농도를 갖도록 형성한다. 또한, 상기 수직 저농도 영역(500)은 상기 수평 저농도 영역(140)보다 높은 불순물 농도를 갖도록 형성한다. 바람직하게는 상기 수직 저농도 영역(500) 및 수평 저농도 영역(140) 형성을 위한 이온 주입 공정은 각각 n형의불순물을 5.0×1012atoms/㎠ 및 4.5×1012atoms/㎠의 도즈(dose)로 주입한다.
상기 불순물 영역들(500, 140, 150)을 포함하는 반도체기판에 활성영역을 한정하는 소자분리막(110)을 형성한다. 또한, 후속 공정에서 형성될 게이트 전극의 가장자리 하부에 배치되는 절연막 패턴(111)을 형성한다. 바람직하게는 상기 절연막 패턴(111)은 상기 소자분리막(110) 형성 공정에서 함께 형성한다. 또한, 상기 절연막 패턴(111)은 상기 수평 저농도 영역(140) 상에 형성하는 것이 바람직하다.
상기 소자분리막(110)은 상기 반도체기판(100)의 소정영역을 열산화시키는 단계를 포함하는 로코스 공정을 통해 형성하는 것이 바람직하다. 하지만, 상기 소자분리막(110)은 통상적인 트렌치 기술을 사용하여 형성할 수도 있다. 상기 불순물 영역들(500, 140, 150)은 상기 소자분리막(110) 형성을 위한 열산화 공정에 의한 불순물의 확산 길이를 고려하여 형성한다.
특히, 상기 수직 저농도 영역(500)은 상기 수평 저농도 영역(140)보다 깊은 깊이를 갖도록 형성하는 것이 바람직하다. 이를 위해, 상기 수직 저농도 영역(500)은 상기 반도체기판(100)의 소정영역에 배치되는 웰 영역(도시하지 않음) 형성 공정에서 형성하는 것이 바람직하다. 이 경우, 상기 수직 저농도 영역(500) 형성을 위한 마스크(레티클) 및 공정 단계의 추가가 필요없기 때문에, 공정비용의 증가없이 본 발명의 효과를 얻을 수 있는 장점이 있다. 바람직하게는, 상기 웰 영역 및 상기 수직 저농도 영역(500) 형성을 위한 이온 주입 공정은 1.2MeV의 이온 에너지로, 인(P)을 주입하여 실시한다. 또한, 상기 수직 저농도 영역(500) 형성 공정은상기 소자분리막(110) 형성 후 실시할 수도 있다.
도 5b를 참조하면, 상기 소자분리막(110) 및 상기 절연막 패턴(111)을 포함하는 반도체기판 상에, 게이트 절연막 및 게이트 도전막을 차례로 형성한다. 이때, 상기 게이트 절연막은 열산화 공정을 통해 형성된 실리콘 산화막이고, 상기 게이트 도전막은 다결정 실리콘막인 것이 바람직하다. 이후, 상기 게이트 도전막 및 게이트 절연막을 차례로 패터닝하여, 상기 반도체기판(100)을 노출시킴으로써 게이트 전극(130) 및 게이트 절연막 패턴(120)을 형성한다. 상기 게이트 전극(130)은 상기 절연막 패턴(111)의 가장자리 및 상기 절연막 패턴(111) 사이의 상기 게이트 절연막 패턴(120)을 덮도록 형성한다. 한편, 상기 게이트 도전막은 상기 다결정 실리콘막 상에, 텅스텐 실리사이드와 같은 금속막 및 상기 패터닝 공정의 편의를 위한 반사방지막을 더 구비할 수도 있다.
상기 게이트 전극(130)을 포함하는 반도체기판 상에, 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴은 상기 소자분리막(110)과 상기 절연막 패턴(111) 사이의 활성영역을 노출시키도록 형성한다. 상기 포토레지스트 패턴을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여, 상기 노출된 활성영역에 제 2 도전형의 불순물을 포함하는 하부 저농도 영역(142)을 형성한다. 상기 하부 저농도 영역(142) 형성을 위한 이온 주입 공정은 n형의 불순물을 8.0×1012atoms/㎠의 도즈로 주입하는 것이 바람직하다. 이에 따라, 상기 하부 저농도 영역(142)은 상기 수직 및 수평 저농도 영역(500, 140)보다 높은 불순물 농도를갖는다. 이후, 상기 포토레지스트 패턴을 제거한다.
도 5c를 참조하면, 상기 게이트 전극(130)의 측벽에 게이트 스페이서(160)를 형성한다. 상기 게이트 스페이서(160)를 포함하는 반도체기판에, 고농도 영역(170) 및 기판 픽업 영역(180)을 형성한다. 상기 고농도 영역(170) 및 기판 픽업 영역(180)은 서로 다른 마스크 패턴을 사용하는 독립된 이온 주입 공정들을 통해 형성한다.
상기 고농도 영역(170)은 상기 소자분리막(110)과 상기 절연막 패턴(111) 사이의 상기 반도체기판(100)에 형성된다. 이에 따라, 상기 고농도 영역(170)은 상기 하부 저농도 영역(142)의 상부에 형성되고, 상기 수평, 수직 및 하부 저농도 영역(140, 500, 142)들에 의해 둘러싸인다. 이때, 상기 고농도 영역(170)은 제 2 도전형의 불순물을 포함한다. 이를 위해 상기 고농도 영역(170) 형성을 위한 이온 주입 공정은 n형의 불순물을 5.0×1014atoms/㎠의 도즈로 주입하는 것이 바람직하다.
상기 기판 픽업 영역(180)은 상기 반도체기판(100)에 전압을 인가하기 위한 불순물 영역으로서, 상기 반도체기판(100)과 동일한 제 1 도전형의 불순물을 포함한다. 따라서, 상기 기판 픽업 영역(180)은 제 2 도전형의 불순물을 포함하는 상기 저농도 영역들(140, 500) 주변의 상기 반도체기판(100)에 형성된다.
도 5d를 참조하면, 상기 고농도 영역(170) 및 상기 기판 픽업 영역(180)을 포함하는 반도체기판 전면에, 층간절연막(190)을 형성한다. 상기 층간절연막(190)을 패터닝하여, 상기 고농도 영역(170) 및 상기 기판 픽업 영역(180)을 노출시키는 개구부를 형성한다. 상기 개구부를 채우는 콘택 플러그(200)를 형성한다. 상기 콘택 플러그(200)는 알루미늄 및 텅스텐 등과 같은 금속으로 형성하는 것이 바람직하다. 이후, 상기 층간절연막(190) 상에, 상기 콘택 플러그(200)의 상부면에 접속하는 배선(210)을 형성한다. 이때, 상기 수직 저농도 영역(500)은 상기 콘택 플러그(200) 및 상기 배선(210)을 통해 입력핀에 연결되는 것을 특징으로 한다.
이러한 제 1 실시예에서, 상기 절연막 패턴(111)은 상기 게이트 전극(130) 및 상기 고농도 영역(170) 사이를 이격시킴으로써, 게이트와 소오스/드레인 사이에 더 높은 절연 파괴 전압을 갖게 한다. 한편, 본 발명은, 반도체 장치의 고집적화를 위해 일반적으로 사용되는, 상기 절연막 패턴(111)을 구비하지 않는 구조의 접합영역을 갖는 반도체 장치에도 적용될 수 있다.
도 6a 내지 도 6d는 본 발명의 바람직한 제 2 실시예에 따라, 도 1의 기능 회로(20)에 형성되는 고전압 트랜지스터 구조체의 제조 방법을 나타내는 공정단면도들이다. 이러한 제 2 실시예는 앞서 설명한 제 1 실시예와 비교할 때, 상기 절연막 패턴(111)을 형성하지 않는 것을 특징으로 한다.
도 6a 내지 6d을 참조하면, 상기 절연막 패턴(111)은 상기 소자분리막(110) 형성 공정에서 또한 그 이후의 후속 공정에서도 형성되지 않는다. 또한, 본 제 2 실시예는 제 1 실시예에서 설명된 상기 하부 저농도 영역(142)을 형성하는 단계를 포함하지 않을 수도 있다. 이에 더하여, 상기 수평 저농도 영역(140) 형성 공정은 상기 소자분리막(110) 형성 단계 및 상기 게이트 절연막 형성 단계 사이에 실시되는 것이 바람직하다.
그 결과, 본 발명의 제 2 실시예에 따른 반도체 장치는 통상적인 이중 확산 드레인(double diffused drain, DDD) 구조의 소오스 및 상기 수직 저농도 영역(500)을 더 갖는 DDD 구조의 드레인을 포함하는 트랜지스터를 구비한다.
이러한 제 2 실시예는 상기 수평 저농도 영역(140)의 공정 단계의 변화, 상기 절연막 패턴(111) 및 상기 하부 저농도 영역(142)을 형성하지 않는 것을 제외하고는, 상기 제 1 실시예와 동일하다. 따라서, 도 6a 및 도 6b에서 도시된 제 2 실시예는 제 1 실시예에서 설명된 방법 또는 그로부터 간단하게 변형된 방법을 통해 쉽게 구체화될 수 있다. 따라서, 중복된 설명을 피하기 위해, 제 2 실시예를 구체화하기 위한 상세한 설명은 생략한다.
한편, 제 1 및 제 2 실시예에서, 상기 수직 저농도 영역(500) 형성 공정은 앞서 설명한 것처럼 상기 게이트 전극(130)을 형성하기 전에 실시하는 것이 바람직하다. 하지만, 상기 수직 저농도 영역(500) 형성 공정은 상기 게이트 전극(130) 또는 상기 고농도 영역(170)을 형성한 후 실시될 수도 있다.
도 7은 종래 기술에 따른 반도체 장치와 본 발명의 제 1 및 제 2 실시예에 따른 반도체 장치의 ESD Level 특성들을 비교한 실험 그래프이다.
도 7을 참조하면, 실험은 도 2 및 도 3에서 각각 설명된 구조를 갖는 반도체 장치들에 대해 수행되었다. 실험 방법은 일반적인 ESD level 측정 방법(MIL-STD 3015.6)에 따랐다.
본 발명에 따른 반도체 장치의 경우, 상기 수직 저농도 영역(500)은 도 5a에서 설명한 웰 영역 형성을 위한 이온 주입 공정을 사용하여 형성하였다. 이때, 상기 수직 저농도 영역(500)은, 상기 고농도 영역(170)의 측벽으로부터의 이격거리가 각각 0.1 및 1.5 ㎛인, 두가지 그룹으로 나누었다. ESD level은 상기 이격거리가 0.1 ㎛인 그룹(a)의 경우 2700, 4700 및 4700 V로 측정되었고, 이격거리가 1.5㎛인 그룹(b)의 경우 5000, 5000 및 6000 V로 측정되었다. 반면, 종래 기술에 따른 반도체 장치의 ESD level은 600 내지 2600 V였다. 따라서, 본 발명에 따를 경우, 종래 기술에 비해 반도체 장치의 ESD 특성을 현저하게 개선할 수 있음을 알 수 있다.
본 발명에 따른 반도체 장치는 입력핀에 연결된 접합 영역의 깊이를 증가시키는 수직 저농도 접합영역을 구비한다. 이에 따라, 절연파괴 현상이 발생하는 접합영역의 계면과 콘택 플러그 사이의 거리가 증가하고, 아울러 접합영역의 면적은 증가한다. 그 결과, 콘택 플러그의 용융을 최소화하고, 정전기 방전에 따른 전류를 축적할 수 있는 용량이 증가한다. 따라서, 본 발명에 따를 경우, 개선된 ESD 특성을 갖는 반도체 장치를 제조할 수 있다.
Claims (17)
- 제 1 도전형의 반도체기판 상에 배치되는 게이트 전극;상기 게이트 전극 양 옆의 상기 반도체기판에 형성되는 제 2 도전형의 고농도 영역들; 및상기 반도체기판에 형성되어, 적어도 한개의 상기 고농도 영역을 둘러싸는 제 2 도전형의 수직 저농도 영역을 포함하되,상기 수직 저농도 영역은 상기 고농도 영역들보다 불순물 농도는 낮고, 깊이는 깊은 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 수직 저농도 영역의 상부 측면에 배치된, 제 2 도전형의 수평 저농도 영역을 더 포함하는 반도체 장치.
- 제 2 항에 있어서,상기 수평 저농도 영역은 상기 수직 저농도 영역보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극과 상기 반도체기판 사이에 개재되는 게이트 절연막 패턴을더 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 고농도 영역과 상기 게이트 전극의 가장자리 사이에 개재되는 절연막 패턴을 더 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 수직 저농도 영역은 정전기 방전에 따른 고전압이 인가되는 입력핀에 연결되는 것을 특징으로 하는 반도체 장치.
- 제 1 도전형의 반도체기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 옆의 상기 반도체기판에 제 2 도전형의 고농도 영역을 형성하는 단계; 및상기 반도체기판에, 상기 고농도 영역을 둘러싸는 제 2 도전형의 수직 저농도 영역을 형성하는 단계를 포함하되,상기 수직 저농도 영역은 상기 고농도 영역보다 낮은 불순물 농도 및 깊은 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 수직 저농도 영역은 상기 게이트 전극을 형성하기 전에, 형성하는 것을특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 수직 저농도 영역은 상기 고농도 영역을 형성한 후, 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극을 형성하는 단계는상기 반도체기판 상에 게이트 절연막 및 게이트 도전막을 차례로 형성하는 단계; 및상기 게이트 도전막 및 상기 게이트 절연막을 차례로 패터닝하여 상기 반도체기판을 노출시킴으로써, 게이트 전극 및 게이트 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 고농도 영역을 형성하는 단계는상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계; 및상기 게이트 스페이서를 이온주입 마스크로 사용한 고농도 이온 주입 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극을 형성하기 전에, 상기 수직 저농도 영역의 상부 측벽에 배치되고 제 2 도전형의 불순물을 포함하는, 수평 저농도 영역을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 12 항에 있어서,상기 수평 저농도 영역은 상기 수직 저농도 영역보다 낮은 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극을 형성하기 전에,상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하기 위한, 소자분리 단계를 더 실시하는 반도체 장치의 제조 방법.
- 제 14 항에 있어서,상기 소자분리 단계는 상기 게이트 전극의 가장자리 및 상기 고농도 영역 사이에 절연막 패턴이 개재되도록 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 14 항에 있어서,상기 소자분리막을 형성하기 전에, 상기 수직 저농도 영역의 상부 측벽에 배치되고 제 2 도전형의 불순물을 포함하는, 수평 저농도 영역을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 수평 저농도 영역은 상기 수직 저농도 영역보다 낮은 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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