JP2000031473A - 半導体装置 - Google Patents

半導体装置

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JP2000031473A JP10193825A JP19382598A JP2000031473A JP 2000031473 A JP2000031473 A JP 2000031473A JP 10193825 A JP10193825 A JP 10193825A JP 19382598 A JP19382598 A JP 19382598A JP 2000031473 A JP2000031473 A JP 2000031473A
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semiconductor
pellet
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Takeshi Harada
毅 原田
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Kansai Nippon Electric Co Ltd
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Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
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Abstract

(57)【要約】 【課題】 ＭＯＳＦＥＴは、大電流動作と高速動作の両
立が困難であった。 【解決手段】 一主面にドレイン電極２が形成された一
導電型半導体基板１の他の主面に反対導電型の島状ソー
ス領域３を多数形成しこの主面を被覆した絶縁層４内に
ソース領域３位置に対応して開口窓５ａを形成したゲー
ト電極層５を埋設し前記絶縁層４上にゲート電極層５と
電気的に接続されたゲート電極１６及びゲート電極層５
の開口窓５ａを通してソース領域３に電気的に接続され
たソース電極１７をそれぞれ形成してなる半導体ペレッ
ト１５を放熱板１０上にマウントし、ゲート電極１６及
びソース電極１７をそれぞれ外部のリード１１にワイヤ
１３を介して電気的に接続した半導体装置において、導
電部材よりなる細条１６ａ、１６ｂを半導体ペレット１
５中央部で交差または分岐させてゲート電極１６を構成
したことを特徴とする半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】 本発明は縦型ＭＯＳＦＥＴ
半導体ペレットを備えた半導体装置に関する。
【０００２】
【従来の技術】 電力用ＭＯＳＦＥＴは一方の主面にド
レイン電極が接続された半導体基板の他の主面に多数の
島状ソース領域を形成して、他の主面に露呈したドレイ
ン領域とソース領域の隣接部上にゲート電極層を配置し
た半導体ペレットのゲート電極層の電位を制御すること
により、ドレイン領域からソース領域に流入する電流を
制御するもので、半導体ペレット内部に微小ＦＥＴを形
成しこれを並列駆動することにより半導体ペレットを流
れる電流をその全面に均一に分散させて大電流動作と低
オン抵抗を実現している。この種半導体ペレットの一例
を図６から説明する。図において、１は一導電型の半導
体基板で、一方の主面１ａにドレイン電極２を形成して
いる。３は半導体基板１の他の主面１ｂに半導体基板１
とは反対導電型で島状に多数形成されたソース領域で、
ソース領域３間にドレイン領域２ａが露呈している。４
は半導体基板１の他の主面を被覆した絶縁膜、５は絶縁
膜４に埋め込まれて他の主面１ｂを覆ったゲート電極層
で、ソース領域３位置に対応して開口窓５ａを形成して
いる。６はゲート電極層５の開口窓５ａを通してソース
領域３に電気的に接続され絶縁層４上に形成されたソー
ス電極、７は絶縁層４の一部に窓明けした部分からゲー
ト電極層５に電気的に接続され、絶縁層４上にソース電
極６から電気的に分離されて形成されたゲート電極を示
す。この半導体ペレット８は図７に示すリードフレーム
９にマウントされる。リードフレーム９は半導体ペレッ
ト８をマウントする放熱板１０と、図示例では３本一組
のリード１１で構成されている。即ち、中央のリード１
１ａは放熱板１０に電気的機械的に接続され、両側のリ
ード１１ｂ、１１ｃはリード１１ａに平行配置されて、
一端が放熱板１０の近傍に配置されている。各リード１
１の中間部及び外端部は連結条１２ａ、１２ｂで連結さ
れ、放熱板１０とリード１１とが一体化され、図示一体
物を複数連結してリードフレーム９を構成している。半
導体ペレット８の動作電流や動作時の発熱量に応じて放
熱板１０の材料や寸法が決定され、半導体ペレット８を
放熱板１０に接着する接着材として電力用半導体ペレッ
トの場合、熱伝導性が良好で低抵抗の半田が一般的に用
いられる。１３ａ、１３ｂは半導体ペレット８上の電極
６、７とリード１１ｂ、１１ｃを電気的に接続するワイ
ヤを示す。ソース電極６側はワイヤ１３ａの電流容量に
応じて図示例のように複数本並列接続される。１４は半
導体ペレット８を含む主要部分を被覆した樹脂を示す。
図７に示す中間構体はリード１１を連結した連結条１１
ａ、１１ｂが切断除去されて個々の半導体装置が製造さ
れる。ここでこの半導体ペレット８のソース領域３とゲ
ート電極層５とは重なり合っているためソース電極６と
ゲート電極７のそれぞれの形状、寸法は互いに制約を受
ける。一方ではソース領域３は電流分布を均一化するた
め広い面積が必要で、このソース領域３から集電するソ
ース電極６も広い面積が必要である。ところがソース電
極６とゲート電極７は半導体ペレット８の上面に電気的
に分離して露呈させなければならず、ソース電極６はゲ
ート電極層５の開口窓５ａを通してソース領域３に接続
されるため、ゲート電極７の下にソース領域３を形成し
てもこのソース領域とソース電極とを電気的に接続する
ことはできない。このようにソース領域３の有効配列面
積はゲート電極７によって限定されその面積を拡大する
と電流容量が低下するという問題を生じるためゲート電
極７を可及的に縮小している。
【０００３】
【発明が解決しようとする課題】 ところで、図６ＭＯ
ＳＦＥＴは、大電流動作とともに高速動作が望まれる
が、ゲート電極７とゲート電極層５の間の電気抵抗と、
ゲート電極層５とドレイン領域の対向面間に生じる静電
容量によって構成される分布定数回路によって高周波特
性が劣化し動作速度が低下するため、ワイヤ１３ｂとの
接続部７ａから図７に示すように半導体ペレット８の周
縁に沿ってゲート電極条７ｂを引き回し、さらにはこの
電極条７ｂからペレット上面の中央部に向かって複数の
分岐電極条７ｃを形成して各電極条７ｂ、７ｃとゲート
電極層５とを電気的に接続し、ゲート電極７とゲート電
極層５との間の電気抵抗を低下させるようにしている。
ところがゲート電極７、即ち接続部７ａ、ゲート電極条
７ｂ、分岐電極条７ｃの総面積が広くなると重合するソ
ース領域３の無効領域が広がりその結果オン抵抗が大き
くなり、各電極条の幅を狭くすると電極条の電気抵抗が
上昇しさらには長く引き回すことにより一層抵抗値が高
くなり高速動作に限界があった。
【０００４】
【課題を解決するための手段】本発明は上記課題の解決
を目的として提案されたもので、多数の微細な島状ソー
ス領域を形成した半導体基板を絶縁層で覆い、この絶縁
層内にソース領域位置に対応して開口窓を形成したゲー
ト電極層を埋設し前記絶縁層上にゲート電極とソース電
極とを形成した半導体ペレットを放熱板上にマウント
し、ゲート電極及びソース電極をそれぞれ外部のリード
にワイヤを介して電気的に接続した半導体装置におい
て、上記半導体ペレット上のゲート電極を導電部材より
なる細条を半導体ペレット中央部で交差または分岐させ
たて構成したことを特徴とする半導体装置を提供する。
【０００５】
【発明の実施の形態】本発明は導電細条をＸ字状または
Ｙ字状に配置してゲート電極を形成した半導体ペレット
を有する半導体装置に関するものであるが、ワイヤの内
端が接続される部分を導電細条の交差部または分岐部に
配置することができる。また交差する導電細条を半導体
ペレットの側壁とほぼ平行配置することができるし、半
導体ペレットの対角線に沿わせて配置することもでき
る。またワイヤが接続される部分は導電細条の交差部ま
たは分岐部に配置するだけでなく、導電細条の一つの端
部に配置することもできる。またゲート電極によって区
画されたソース電極にそれぞれワイヤを接続してもよい
し、各ソース電極のうち一つの区画領域に接続されたワ
イヤの中間部を隣接する区画領域に接続することもでき
る。
【０００６】
【実施例】 以下に本発明の実施例を図１から説明す
る。図において、図６及び図７と同一物には同一符号を
付して重複する説明を省略する。１５は図６に示す半導
体ペレット８と同様の内部構造を有する半導体ペレット
で、図中相違するのはペレット上面に形成したゲート電
極とこのゲート電極によって区画されたソース電極のみ
である。即ち、１６は図６におけるゲート電極７と同様
に内部でゲート電極層５に電気接続されたゲート電極
で、アルミニウムなどの良導電部材からなる一対の導電
細条１６ａ、１６ｂをそれぞれペレット側壁と平行に配
置しかつペレット中央部で交差させて平面Ｘ字状に形成
したもので、交差部にはワイヤ１３ｂが接続される矩形
状のワイヤ接続部１６ｃを形成している。１７は半導体
ペレット１５上で、ゲート電極１６によって４つの領域
に区画されたソース電極を示す。この半導体ペレット１
５はソース電極１７の区画領域１７ａ、１７ｂ、１７
ｃ、１７ｄが電気的に分離しているため２本のワイヤ１
３ａ、１３ａは先端部が領域１７ａ、１７ｂにそれぞれ
接続され、中間部が残る領域１７ｃ１７ｄにそれぞれ接
続され１本のリード１１ｃに接続される。またゲート電
極１６のワイヤ接続部１６ｃは他のワイヤ１３ｂを介し
てリード１１ｂに接続されている。図７に示す従来の半
導体装置ではゲート電極７が平面Ｃ字状乃至コの字状
で、ワイヤ接続部７ａからゲート電極末端までの距離が
ペレット一辺の長さのおよそ２倍であったのに対して、
この半導体装置はゲート電極１６のワイヤ接続部１６ｃ
から導電細条１６ａ、１６ｂ先端までの距離がペレット
１５の一辺の長さの１／２以下に短く設定でき、細い導
電細条１６ａ、１６ｂでも電気抵抗を低く抑えることが
でき、ペレット上の任意位置のゲート電極層とワイヤ接
続部１６ｃとの間の抵抗を低くできる。そのため、高周
波特性が良好となり高速動作が可能となる。またゲート
電極１６が占有していた面積を縮小させた領域にソース
領域を形成することができ、ソース領域の拡大によりオ
ン抵抗を低減でき大電流動作も可能となる。本発明は上
記実施例に限定されることなく、例えば図２乃至図５に
示す半導体ペレットを図１に示す半導体ペレット１５に
適用することができる。図２は図１に示す半導体ペレッ
トと同様に十字状ゲート電極が形成されているが、ワイ
ヤ接続部１６ｃが一つの導電細条１６ｂの一端に配置さ
れている点が相違する。これによりワイヤ接続部１６ｃ
から各細条１６ａ、１６ｂの端部までの長さが半導体ペ
レットの一辺よりやや短い程度に長くなるが、それでも
図７半導体ペレット８より短くでき、図１半導体装置と
同様の効果を奏する上、ゲートワイヤとソースワイヤと
が交差しないようにワイヤの引き回しができる。図３及
び図４は２本の導電細条１６ａ、１６ｂをそれぞれの端
部を半導体ペレットの角部に位置させて中央部で交差さ
せたもので、細条の交差部または一つの端部にワイヤ接
続部１６ｃを配置している。この半導体ペレット１５は
図１、図２実施例よりもゲート電極のワイヤ接続部から
末端までの長さは長くなるが図７装置よりも短縮でき、
図１、図２実施例と同様の効果を奏する。図５は一本の
導電細条１６ｄを半導体ペレットの中央部でペレット角
部に向かう細条１６ｅ、１６ｆに分岐し、導電細条１６
ｄの一端にワイヤ接続部１６ｃを配置したもので、ゲー
ト細条の長さは図１ペレットと図３ペレットの中間に設
定できる。また図１乃至図５の実施例において、ワイヤ
接続部１６ｃの形状は矩形状だけでなく、円形、導電細
条を２辺とする三角形などの変形が可能である。さらに
はゲート電極で区画されたソース電極を独立して外部リ
ードに接続しても良い。
【０００７】
【発明の効果】以上のように本発明によれば、低オン抵
抗で大電流制御でき、高速動作可能な半導体装置を実現
できる。
【図面の簡単な説明】
【図１】 本発明の実施例を示す半導体装置の一部透視
平面図
【図２】 本発明による半導体装置に適用できる半導体
ペレットの一例を示す平面図
【図３】 本発明による半導体装置に適用できる半導体
ペレットの他の例を示す平面図
【図４】 本発明による半導体装置に適用できる半導体
ペレットの他の例を示す平面図
【図５】 本発明による半導体装置に適用できる半導体
ペレットの他の例を示す平面図
【図６】 縦型ＭＯＳＦＥＴの内部構造を説明する一部
断面斜視図
【図７】 図６半導体ペレットを用いた半導体装置の中
間構体を示す一部透視平面図
【符号の説明】
１ 半導体基板 ２ ドレイン電極 ３ ソース領域 ４ 絶縁層 ５ ゲート電極層 ５ａ 開口窓 ６ ソース電極 ７ ゲート電極 １０ 放熱板 １１ リード １３ ワイヤ １５ 半導体ペレット １６ ゲート電極 １６ａ 導電細条 １６ｂ 導電細条 １７ ソース電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】一主面にドレイン電極が形成された一導電
    型半導体基板の他の主面に反対導電型の島状ソース領域
    を多数形成しこの主面を被覆した絶縁層内にソース領域
    位置に対応して開口窓を形成したゲート電極層を埋設し
    前記絶縁層上にゲート電極層と電気的に接続されたゲー
    ト電極及びゲート電極層の開口窓を通してソース領域に
    電気的に接続されたソース電極をそれぞれ形成してなる
    半導体ペレットを放熱板上にマウントし、ゲート電極及
    びソース電極をそれぞれ外部のリードにワイヤを介して
    電気的に接続した半導体装置において、 導電部材よりなる細条を半導体ペレット中央部で交差ま
    たは分岐させてゲート電極を構成したことを特徴とする
    半導体装置。
  2. 【請求項２】導電細条の交差部または分岐部にワイヤ接
    続部を配置したことを特徴とする請求項１に記載の半導
    体装置。
  3. 【請求項３】交差する導電細条を半導体ペレットの側壁
    とほぼ平行配置したことを特徴とする請求項１に記載の
    半導体装置。
  4. 【請求項４】交差する導電細条を半導体ペレットの対角
    線に沿わせて配置したことを特徴とする請求項１に記載
    の半導体装置。
  5. 【請求項５】導電細条の一つの端部にワイヤ接続部を配
    置したことを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】ゲート電極によって区画されたソース電極
    の一つの区画領域に接続されたワイヤの中間部を隣接す
    る区画領域に接続したことを特徴とする請求項１に記載
    の半導体装置。
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* Cited by examiner, † Cited by third party
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JP2012054592A (ja) * 2004-04-30 2012-03-15 Siliconix Inc 埋込みソース電極を含むスーパートレンチｍｏｓｆｅｔおよびそれを製造する方法
CN107924903A (zh) * 2015-09-25 2018-04-17 英特尔公司 具有多个瓣的球状焊盘

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054592A (ja) * 2004-04-30 2012-03-15 Siliconix Inc 埋込みソース電極を含むスーパートレンチｍｏｓｆｅｔおよびそれを製造する方法
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