JP2007535822A - 埋込みソース電極を含むスーパートレンチmosfetおよびそれを製造する方法 - Google Patents
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Abstract
Description
本発明は、トレンチに形成されるゲート電極を含む半導体デバイスに関し、特に、トレンチゲート酸化金属シリコン電界効果トランジスタ(MOSFET)およびダイオードに関する。
パワーMOSFETは、ノートブック型コンピュータおよび他の携帯式電子装置の好適なスイッチ素子であり、パワーMOSFETはまた、自動車産業において電流を切替えるために広く使用されている。MOSFETの一般的な形において、ゲート電極がチップの表面から下方へ延びる溝に形成され、チップの一方の表面上にあるソース領域とチップの他方の表面上にあるドレイン領域との間を、主に垂直方向に電流が流れる。ソース領域は、一般に、チップの上面に示され、ドレイン領域がチップの底面に示される。但し、この配位は任意のものである。溝が誘電体層(一般に二酸化シリコン)で裏打ちされ、チャネルが溝の壁に隣接したボディ領域に形成される。ゲートが適切にバイアスされる(エンハンスメント型Nチャネル素子において正であり、エンハンスメント型Pチャンネル素子において負である)場合、チャネルが反転し、ソースおよびドレイン間を電流が流れるようになる。デプレッション型素子において、ゲートの適切なバイアス(デプレッション型Nチャネル素子において負であり、デプレッション型Pチャンネル素子において正である)によって、MOSFETが通常オンの状態およびオフの状態になる。
ックグランドのN型ドープが、N−ドリフト領域110において見られる。N+基板100およびN−ドリフト領域110が、MOSFET10のドレインを表す。
Superjunction MOSFET Performance Line at Equal Column Width」,IEEE Electron Device Letters, Vol.24, No.11, pp.704−706,20
03)には、極めて低いRdsonのトレンチ酸化物バイパス構造が記載されている。Y.C.Liangらによってあらかじめ提案されている概念(「Tunableoxide−bypassed VDMOS(OBVDMOS):Breaking the silicon limit for the second generation」会報IEEE/ISPSD、pp.201−204,2002)を活用する。この論文は、定格が79VのTOB−UMOS素子の良好な製造を報告したものである。この素子は、報告によれば、3.5μmの等しい列幅の理想的な超接合MOSFET性能ラインを打破し、場合によっては、理想的なシリコン限界値も同様に打破した。
本発明のトレンチMOSFETにおいて、溝には、ゲート電極を含む上部と、埋込みソース電極を含む下部とがある。このゲート電極は、通常は酸化膜であるゲート誘電体層によって、ボディ領域から絶縁される。埋込みソース電極が第2の誘電体層によってドリフト領域から絶縁され、第3の誘電体層によってゲート電極から絶縁されが、この誘電体層は通常は両方ともに酸化膜である。埋込みソース電極およびゲート電極の間を垂直に重ね合わせ、ボディ領域が拡散するときの誤差のマージンを設ける。
OSFETおよび厚い酸化物埋込みソース要素の合計である。埋込みソースの上にトレンチMOSFETを構成するので、この構造はより効果的にシリコンを使用する。
半導体基板の第1の表面で溝を形成し、基板は第1の導電型のドーパントを含むこと;
第1の表面上にマスク層を被着し、マスク層は溝の壁および床を裏打ちすること;
溝の床に隣接したマスク層の一部を除去し、マスク層の残存部分を溝の側壁に付着したままにしておくこと;
基板にキャビティを形成するために、マスク層の残存部分を溝の側壁に付着したまま、溝の底部を通って基板をエッチングすること;
第1の誘電体層をキャビティに形成するために、マスク層の残存部分を溝の側壁に付着したまま、基板を加熱すること;
マスク層の残存部分を除去すること;
キャビティに導電材料を導入し、第1の誘電体層によって導電材料が上記基板から分離されていること;
導電材料の露出表面に第2の誘電体層を形成し、溝の壁に沿ってゲート誘電体層を形成するように、基板を加熱すること;
溝に導電材料を導入すること;
基板の第1の導電型ボディ領域の反対側に第2の導電型ボディ領域を形成し、ボディ領域はゲート誘電体層に当接すること;
ゲート酸化膜に当接し、ボディ領域を有する接合部を形成する第1の導電型ソース領域を形成すること;
溝の導電材料を第3の誘電体層で覆うこと;
基板上に金属膜を被着させ、金属膜はソース領域と電気的に接触していること。
ダイの中央領域から外へ延びるゲート金属脚部の配列によって、ゲート電極に接触することが可能である。残りの溝より周辺溝を深くして、ソース金属膜に周辺溝を接触することによって、そのダイは「自己終端」することが可能である。
図2は、本発明によるNチャネルMOSFET20の横断面図を示す。MOSFET20は、N+基板200上で成長するエピタキシャル(エピ)層202に形成される。溝204Aおよび204Bがエピ層202に形成される。溝204Aおよび204Bがメサ206によって分離される。図2には2つの溝のみを示すが、図2に示す溝およびメサは、一般に、実際の素子における溝およびメサの総数のうちのわずかを表すものであり、その総数は100万を数え得ることが、当業者によって理解されよう。溝およびメサは、エピ層202の表面上に様々な幾何学模様に配置可能である。これらのパターンで最も一般的であるものには、メサは六角形、正方形または縦方向のストライプのものがあり、均一の幅および深さの溝によって分離される。溝204Aおよび204Bは同一であるので、単に溝204Aを詳細に記載することとする。溝204Bの構造は溝204Aの構造と同一であり、類似する付番の構成要素は同一のものであることが理解されよう。
20に、図2の平面外の3次元に電気的に接続される。この実施形態において、埋込みソース電極212Aは、ドープされたポリシリコンから形成される。厚い酸化膜216Aは、溝204Aの側壁および下部の底部を裏打ちする。
タをいくつか示す。そのパラメータは、いくぶん(たとえば±20%)変動可能であり、さらに、満足のいくような結果を得ることが可能である。
マスク層242は、それから除去されることができる。
Bはエピ層202内に延びるが、N+基板200まで完全には延びない。それから、緩衝性酸化物ウェットエッチングを使用して、パッド酸化物層240が除去される。
ポリシリコン膜248は、リン等のN型不純物で_1021cm−3の濃度までドープされることが可能である。
問題を回避することが可能である。アニールすることによって、埋込みソース電極212Aおよび212Bの上面が、図4Iにおいて実線によって示す丸い形状にもどる。
Bにエッチバックする。ポリシリコンのドーピング濃度は、1020cm−3程度とすることが可能である。ポリシリコンの表面は、酸化膜316Aおよび316Bのバーズビーク部分の真下で終わるのが好ましく、ここでは酸化膜316Aおよび316Bが十分な厚さとなる。その結果、ポリシリコン埋込みソース電極312Aおよび312Bが形成され、図7Gに示すように、酸化膜316Aおよび316Bによってエピ層202から電気的に絶縁される。
形の輪またはリングの形のメサ502および506によって分離される。溝500、504、および508とメサ502および506との角部が丸められ、角部が鋭い直角の場合に生じることとなる高電界を防止する。溝およびメサが中央領域510を取り囲み、縁部の終端領域512は、ダイ50の周辺近くに、溝およびメサの環状パターンの外側に位置する。
属膜をゲート金属膜の脚部の間に配置可能である。さらに、図11Aから図11Cに示すように、環状の溝およびメサのパターンは、円形か、矩形か、六角形(または、いくつかの他のポリゴン形状)とすることが可能である。直線のポリゴンが用いられる場合、たいてい有利であるのは、角部を丸めて不必要な高電界が角部で発生することを防ぐことである。ゲート金属膜の脚部は、選択されるジオメトリーによって、様々な半径方向の間隔、たとえば15°、30°、45°、60°または90°で外側に延びることができる。
って、ソース金属膜706がソース電極702Aおよび702Bと接触する。酸化膜712の開口部716を通って、ソース金属膜706がN+ソース領域222およびP+ボディコンタクト領域228と接触する。
Claims (42)
- トレンチゲートMOSFETであって、
その第1の表面で形成される第1および第2の溝を有する半導体基板であって、前記第1および第2の溝がその間でメサを形成し、前記メサが、
前記第1の表面で前記第1および第2の溝に隣接して配置された第1の導電型のソース領域と、
前記第1および第2の溝に隣接した前記第1の導電型の反対側にあり、前記ソース領域との接合部を形成する第2の導電型のボディ領域と、
前記第1および第2の溝に隣接して配置され前記ボディ領域との接合部を形成する前記第1の導電型のドリフト領域であって、前記ドリフト領域は、前記ドリフト領域の中央部分に実質的に均一なドーピング濃度Nconstを有するドリフト領域と、
を備える半導体基板と、
前記第1の表面と反対側の前記基板の第2の表面に隣接した前記第1の導電型のドレイン領域であって、前記ドレイン領域はNconstより高いドーピング濃度を有するドレイン領域と、
前記基板の前記第1の表面上にあり、前記ソース領域と電気的に接触している金属膜と、
を備えるトレンチゲートMOSFETであって、
各前記第1および第2の溝が、
ゲート電極を含む上部であって、前記ゲート電極はゲート酸化層によって前記ボディ領域から分離されている上部と、
埋込みソース電極を含む下部であって、前記埋込みソース電極は第2の酸化膜によって前記ドリフト領域から、および第3の酸化膜によって前記ゲート電極から電気的に絶縁されていて、前記埋込みソース電極は前記ソース領域に電気的に接続している下部と、
を備える、トレンチゲートMOSFETであって、
前記メサの幅、前記溝の幅および前記ドリフト領域の前記ドーピング濃度Nconstは、前記ドリフト領域が、Vdsと等しいドレインからソースの電圧で十分に減少されるが、Vdsより小さいドレインからソースの電圧では十分に減少しないように定められることを特徴とし、
前記第2の酸化膜のcmでの厚さが、ボルトでの前記電圧Vdsの10−7倍にほぼ等しいことを特徴とする、トレンチゲートMOSFET。 - Vdsが60ボルトに等しく、Nconstが5.1×1016cm−3に等しく、前記メサ幅が1.0μmに等しく、前記溝幅が0.8μmに等しく、前記第2の酸化膜の前記厚さが0.3μmに等しいことを特徴とする、請求項1に記載のMOSFET。
- Vdsが90ボルトに等しく、Nconstが2.7×1016cm−3に等しく、前記メサ幅が1.4μmに等しく、前記溝幅が1.3μmに等しく、前記第2の酸化膜の前記厚さが0.55μmに等しいことを特徴とする、請求項1に記載のMOSFET。
- Vdsが100ボルトに等しく、Nconstが2.0×1016cm−3に等しく、前記メサ幅が2.0μmに等しく、前記溝幅が1.4μmに等しく、前記第2の酸化膜の前記厚さが0.6μmに等しいことを特徴とする、請求項1に記載のMOSFET。
- Vdsが150ボルトに等しく、Nconstが1.1×1016cm−3に等しく、前記メサ幅が2.9μmに等しく、前記溝幅が2.2μmに等しく、前記第2の酸化膜の前記厚さが1.0μmに等しいことを特徴とする、請求項1に記載のMOSFET。
- Vdsが200ボルトに等しく、Nconstが7.5×1016cm−3に等しく、
前記メサ幅が3.1μmに等しく、前記溝幅が3.4μmに等しく、前記第2の酸化膜の前記厚さが1.6μmに等しいことを特徴とする、請求項1に記載のMOSFET。 - Vdsが250ボルトに等しく、Nconstが4.5×1015cm−3に等しく、前記メサ幅が4.4μmに等しく、前記溝幅が4.6μmに等しく、前記第2の酸化膜の前記厚さが2.2μmに等しいことを特徴とする、請求項1に記載のMOSFET。
- 前記埋込みソース電極が、前記ボディ領域に電気的に接続されることを特徴とする、請求項1に記載のMOSFET。
- 前記埋込みソース電極が、ドープされたポリシリコンを備えることを特徴とする、請求項1に記載のMOSFET。
- 前記基板がエピタキシャル層を備え、前記ソース領域、前記ボディ領域、および前記ドリフト領域が前記エピタキシャル層に形成されることを特徴とする、請求項1に記載のMOSFET。
- 前記溝が前記エピタキシャル層間の接合面に延び、前記エピタキシャル層の下にある前記基板の一部内に延びることを特徴とする、請求項8に記載のMOSFET。
- 前記ゲート酸化層が、前記第2の酸化膜よりも薄いことを特徴とする、請求項1に記載のMOSFET。
- トレンチゲートMOSFETであって、
第1の表面で形成される溝を有する半導体基板と、
前記第1の表面で前記溝に隣接して配置された第1の導電型のソース領域と、
前記溝に隣接した前記第1の導電型の反対側にあり、前記ソース領域との接合部を形成する第2の導電型のボディ領域と、
前記溝に隣接して配置され前記ボディ領域との接合部を形成する前記第1の導電型のドリフト領域と、
前記第1の表面の反対側にある前記基板の第2の表面に隣接した前記第1の導電型のドレイン領域と、
前記基板の前記第1の表面上にあり、前記ソース領域と電気的に接触している金属膜と、
を備える、トレンチゲートMOSFETであって、
前記溝が、
ゲート電極を含む上部であって、前記ゲート電極はゲート酸化層によって前記ボディ領域から分離されている上部と、
埋込みソース電極を含む下部であって、前記埋込みソース電極は第2の酸化膜によって前記ドリフト領域から、および第3の酸化膜によって前記ゲート電極から電気的に絶縁されていて、前記埋込みソース電極は前記ソース領域に電気的に接続され、前記第2の酸化膜は前記ゲート酸化層よりも実質的に厚い下部と、
を備える、トレンチゲートMOSFETであって、
前記ゲート電極および前記埋込みソース電極の間を垂直に重ね合わせるように、前記第3の酸化膜が前記埋込みソース電極の上部の周辺を覆うことを特徴とする、トレンチゲートMOSFET。 - 前記ボディ領域および前記ドリフト領域間の前記接合部が、前記第2の酸化膜の上端部および前記ゲート酸化層の下端部の高さより上の高さに位置することを特徴とする、請求項13に記載のトレンチゲートMOSFET。
- MOSFETを製造する方法であって、
半導体基板の第1の表面で溝を形成し、前記基板は第1の導電型のドーパントを含むことと、
前記第1の表面上にマスク層を被着させ、前記マスク層は溝の壁および床を裏打ちすることと、
前記溝の床に隣接した前記マスク層の一部を除去し、前記マスク層の残存部分を前記溝の側壁に付着したままにしておくことと、
前記基板にキャビティを形成するために、前記マスク層の残存部分が前記溝の側壁に付着したまま、前記溝の前記底部を通って前記基板をエッチングすることと、
第1の誘電体層を前記キャビティに形成するために、前記マスク層の前記残存部分が前記溝の側壁に付着したまま、前記基板を加熱することと、
前記マスク層の前記残存部分を除去することと、
前記キャビティに導電材料の第1の膜を導入し、前記第1の誘電体層によって前記導電材料の第1の膜が前記基板から電気的に絶縁されることと、
前記導電材料の露出表面に第2の誘電体層を形成し、前記溝の壁に沿ってゲート誘電体層を形成するように、前記基板を加熱することと、
前記溝に導電材料の第2の膜を導入することと、
前記基板の前記第1の導電型ボディ領域の反対側に第2の導電型ボディ領域を形成し、前記ボディ領域は前記ゲート誘電体層に当接することと、
前記ゲート酸化膜に当接し、前記ボディ領域を有する接合部を形成する前記第1の導電型ソース領域を形成することと、
前記溝の前記導電材料の前記第2の膜を第3の誘電体層で覆うことと、
前記基板上に金属膜を被着させ、前記金属膜は前記ソース領域と電気的に接触していることと、
導電材料の前記第1の膜および前記ソース領域の間を電気的に接続することと、
を含む、MOSFETを製造する方法。 - 前記溝を形成することが、前記基板をエッチングすることを含むことを特徴とする、請求項15に記載の方法。
- 前記マスキング膜を被着させることが、窒化シリコンを被着させることを含むことを特徴とする、請求項15に記載の方法。
- 前記マスキング膜の一部を除去することが、反応イオンエッチング処理を用いることを含むことを特徴とする、請求項15に記載の方法。
- 前記第1の誘電体層が、二酸化シリコンを含むことを特徴とする、請求項15に記載の方法。
- 前記キャビティに導電材料の前記第1の膜を導入することが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項15に記載の方法。
- 前記溝に導電材料の前記第2の膜を導入することが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項15に記載の方法。
- MOSFETを製造する方法であって、
半導体基板の第1の表面で溝を形成し、前記基板は第1の導電型のドーパントを含むことと、
前記溝の壁および底部に第1の誘電体層を形成することと、
前記溝の上部の壁に前記第1の誘電体層の露出部分を残して、前記溝の下部に導電材料の第1の膜を被着させ、導電材料の前記第1の膜が前記第1の誘電体層によって前記基板から電気的に絶縁されることと、
前記第1の誘電体層の前記露出部分および、導電材料の前記第1の膜の上部に側方に隣接する一部の前記第1の誘電体層を除去し、それによって、前記第1の導電型膜の側面の部分を露出させることと、
前記溝の前記上部の壁および前記第1の導電型膜の側面の前記露出部分に、第2の誘電体層を形成することと、
第2の導電型膜を前記溝の前記上部に被着させ、前記第1および第2の導電型膜が垂直に重なり合うことと、
前記基板内の前記第1の導電型の反対側に第2の導電型のボディ領域を形成し、前記ボディ領域は、第2の誘電体層と当接することと、
前記第2の誘電体層に当接し、前記ボディ領域との接合部を形成する前記第1の導電型のソース領域を形成することと、
前記第2の導電型膜を第3の誘電体層で覆うことと、
前記基板の上に金属膜を被着させ、前記金属膜が前記ソース領域と電気的に接触していることと、
前記第1の導電型膜および前記ソース領域の間を電気的に接続することと、
を含む、MOSFETを製造する方法。 - 前記溝を形成することが、前記基板をエッチングすることを含むことを特徴とする、請求項22に記載の方法。
- 前記第1の誘電体層が、二酸化シリコンを含むことを特徴とする、請求項22に記載の方法。
- 導電材料の前記第1の膜を前記キャビティに被着させることが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項22に記載の方法。
- 前記第2の導電型膜を前記溝に被着させることが、ドープされたポリシリコンを被着させることを含むことを特徴とする、請求項22に記載の方法。
- 半導体ダイに形成されるトレンチゲートトランジスタであって、
前記トランジスタは、
環状の溝の配置であって、各前記溝が環状のメサによって隣接した溝から分離されている環状の溝の配置と、
ソース金属膜およびゲート金属膜であって、前記ゲート金属膜は、中央領域から前記ダイの周辺に向かって半径方向に外側に延びる複数のゲート金属脚部を備え、前記ソース金属膜は、前記ゲート金属脚部の間に位置する複数の部分を備える、ソース金属膜およびゲート金属膜と、
を備える、トレンチゲートトランジスタ。 - 各前記溝が正方形の輪の形状であることを特徴とする、請求項27に記載のトレンチゲートトランジスタ。
- 各前記溝が丸い角部を有する正方形の輪の形状であることを特徴とする、請求項27に記載のトレンチゲートトランジスタ。
- 前記トランジスタが4つのゲート金属脚部を備え、各前記ゲート金属脚部が前記ダイの角部の方へ延びることを特徴とする、請求項29に記載のトレンチゲートトランジスタ。
- 各前記溝が、円形リングの形状であることを特徴とする、請求項27に記載のトレンチゲートトランジスタ。
- 各前記溝が、矩形の輪の形状であることを特徴とする、請求項27に記載のトレンチゲートトランジスタ。
- 各前記溝が、丸い角部を有する矩形の輪の形状であることを特徴とする、請求項27に記載のトレンチゲートトランジスタ。
- 各前記溝が、六角形の輪の形状であることを特徴とする、請求項27に記載のトレンチゲートトランジスタ。
- トランジスタがMOSFETであることを特徴とする、請求項27に記載のトレンチゲートトランジスタであって、
前記MOSFETが、
前記ダイの第1の表面で前記溝に隣接して配置された第1の導電型のソース領域であって、前記ソース金属膜が前記ダイの前記第1の表面の上にあり、前記ソース領域と電気的に接触している、第1の導電型のソース領域と、
前記溝に隣接した前記第1の導電型の反対側にあり、前記ソース領域との接合部を形成する第2の導電型のボディ領域と、
前記溝に隣接して配置され、前記ボディ領域との接合部を形成する前記第
1の導電型のドリフト領域と
前記第1の表面の反対側の前記ダイの第2の表面に隣接した前記第1の導電
型のドレイン領域と、
前記溝であって、前記溝が、
ゲート電極を含む上部であって、前記ゲート電極はゲート酸化層によって前記ボディ領域から分離され、前記ゲート電極が前記ゲート金属膜に電気的に接続されている上部と、
埋込みソース電極を含む下部であって、前記埋込みソース電極が第2の誘電体層によって前記ドリフト領域から、および第3の誘電体層によって前記ゲート電極から電気的に絶縁されていて、前記埋込みソース電極が前記金属膜に電気的に接続されている下部と、
を備える溝と、
を備える、トレンチゲートトランジスタ。 - 周辺溝が前記周辺溝から半径方向に内側に位置する溝より深く、前記周辺溝が第4の誘電体層によって裏打ちされ、導電材料を含み、前記周辺溝の前記導電材料が、前記ソース金属膜に電気的に接続されていることを特徴とする、請求項35に記載のトレンチゲートトランジスタ。
- 前記周辺溝が、前記周辺溝から半径方向に内側の前記溝よりも幅の広いことを特徴とする、請求項36に記載のトレンチゲートトランジスタ。
- 少なくとも1つのさらなる溝が、前記周辺溝から半径方向内側に位置する前記溝よりも深いことを特徴とする、請求項36に記載のトレンチゲートトランジスタ。
- トレンチゲートMOSFETであって、
第1の表面で形成される溝を有する半導体基板と、
前記第1の表面で前記溝に隣接して配置された第1の導電型のソース領域と、
前記溝に隣接した前記第1の導電型の反対側にあり、前記ソース領域との接合部を形成する第2の導電型のボディ領域と、
前記溝に隣接して配置され前記ボディ領域との接合部を形成する前記第1の導電型のドリフト領域と、
前記第1の表面の反対側にある前記基板の第2の表面に隣接した前記第1の導電型のドレイン領域と、
前記基板の前記第1の表面上にあり、前記ソース領域と電気的に接触している金属膜と、
を備える、トレンチゲートMOSFETであって、
前記溝が、
前記金属膜と電気的に接触しているソース電極と、
前記溝の床および側壁の下部を裏打ちする厚い酸化膜と、
前記溝の側壁の上部を裏打ちする多重層構造であって、前記多層が前記半導体基板と接触する第1の薄い酸化膜と、前記ソース電極と接触する第2の薄い酸化膜と、前記第1および第2の薄い酸化膜を分離しているポリシリコン膜とを備える多重層構造と、
を備える、トレンチゲートMOSFET。 - 前記多重層構造が、前記ボディ領域および前記ドリフト領域間の前記接合部より下の高さまで下方に延びることを特徴とする、請求項39に記載のトレンチゲートMOSFET。
- 前記多重層構造の厚さが、前記厚い酸化膜の厚さとほぼ同様であることを特徴とする、請求項39に記載のトレンチゲートMOSFET。
- MOSFETを製造する方法であって、
半導体基板の第1の表面で溝を形成し、前記基板は第1の導電型のドーパントを含むことと、
前記溝の壁および底部に第1の誘電体層を形成することと、
前記溝に導電材料の第1の膜を被着させ、前記導電材料の第1の膜が前記第1の誘電体層によって前記基板から電気的に絶縁されることと、
前記厚い誘電体層の上部を除去し、前記上部が前記ソース電極および前記基板間に位置し、それによって、前記基板および前記ソース電極間にキャビティを形成することと、
薄い誘電体層を前記キャビティ内に形成し、前記薄い誘電体層の第1の区分が前記溝の壁を当接し、前記薄い誘電体層の第2の区分が前記ソース電極の壁に当接することと、
前記第1および第2の薄い誘電体層の空間に第2の導電型膜を被着させることと、
前記第1の導電型の反対側にある第2の導電型のボディ領域を前記基板内に形成し、前記ボディ領域は、前記薄い誘電体層の前記第1の区分に当接することと、
前記薄い誘電体層の前記第1の区分に当接し、前記ボディ領域との接合部を形成する前記第1の導電型のソース領域を形成することと、
前記第2の導電型膜を第3の誘電体層で覆うことと、
前記基板の上に金属膜を被着させ、前記金属膜が前記ソース領域および前記ソース電極と電気的に接触していることと、
を備える、MOSFETを製造する方法。
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