CN103000529B - 半导体装置以及其制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，具备：在第1导电型的半导体基板的上表面形成多个沟槽的工序；在上述沟槽的内面上形成栅绝缘膜的工序；在上述沟槽内的下部埋入栅电极的工序；在上述沟槽内的上部埋入绝缘部件的工序；将上述半导体基板的上层部除去从而使上述绝缘部件从上述半导体基板的上表面突出的工序；以覆盖突出的上述绝缘部件的方式形成掩模膜的工序；将在上述掩模膜的在上述绝缘部件的侧面上形成的部分作为掩模而向上述半导体基板注入杂质从而形成第2导电型的载流子排出层的工序。

Description

半导体装置以及其制造方法
本申请主张以日本专利申请2011-203847号(申请日：2011年9月16日)为基础申请的优先权。本申请参照该基础申请而包含基础申请的全部内容。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
在功率用MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor：金属氧化物半导体场效应晶体管)中，为了使导通(on)电阻降低，提出了将栅电极埋入半导体基板的沟槽栅(trenchgate)结构(U-MOS结构)。在U-MOS结构中，在半导体基板的上表面周期性地形成多个栅沟槽(gatetrench)，在该栅沟槽内埋入栅电极，使半导体基板的栅沟槽间的区域与源电极接触。因此，需要在栅沟槽间的区域形成与源电极连接的源层以及载流子(carrier)排出层。此时，需要将源层形成在栅沟槽的附近，需要将载流子排出层形成在与栅沟槽隔离的区域。并且，需要使载流子排出层与栅沟槽之间的距离均一，以使得在1个芯片内形成的多个MOSFET间，阈值以及导通电阻等的特性均一。
另一方面，为了使功率用MOSFET的性能提高，使U-MOS结构高集成化是有效的。但是，由于栅沟槽与载流子排出层之间的对位精度的界限，制约了U-MOS结构的高集成化。
发明内容
本发明的实施方式提供一种易于实现高集成化的半导体装置及其制造方法。
实施方式的半导体装置的制造方法，具备：在第1导电型的半导体基板的上表面形成多个沟槽的工序；在上述沟槽的内面上形成栅绝缘膜的工序；在上述沟槽内的下部埋入栅电极的工序；在上述沟槽内的上部埋入绝缘部件的工序；将上述半导体基板的上层部除去从而使上述绝缘部件从上述半导体基板的上表面突出的工序；向上述半导体基板导入杂质从而形成第2导电型的基底层的工序，该第2导电型的基底层形成在上述半导体基板的比上述栅电极的下端靠上方的部分；以覆盖突出的上述绝缘部件的方式形成掩模膜的工序；向上述基底层导入杂质从而形成第1导电型的第1半导体层的工序，该第1导电型的第1半导体层形成在上述基底层的上层部且下表面是比上述栅电极的上端靠下方的部分；将上述掩模膜的在上述绝缘部件的侧面上形成的部分作为掩模、向上述半导体基板注入杂质从而形成第2导电型的载流子排出层的工序，该第2导电型的载流子排出层形成在上述基底层的一部分以及上述第1半导体层的一部分，且实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高；以与上述半导体基板的上表面连接的方式形成第1电极的工序；以及以与上述半导体基板的下表面连接的方式形成第2电极的工序。
实施方式的半导体装置，具备：半导体基板部件，在上表面形成有多对突条部；绝缘部件，设置在属于各对的上述突条部间，上表面相对于上述突条部的上端位于下方；栅电极，设置在上述绝缘部件的正下方区域；栅绝缘膜，设置在上述半导体基板部件与上述栅电极之间；第1电极，与上述半导体基板部件的上表面连接；以及第2电极，与上述半导体基板部件的下表面连接；上述半导体基板部件具有：第1导电型的第2半导体层，与上述第2电极连接，上述栅电极的下端部进入该第2半导体层；第2导电型的基底层，设置在上述第2半导体层上，上述栅电极贯通该基底层；第1导电型的第1半导体层，构成上述突条部，与上述第1电极连接；以及第2导电型的载流子排出层，设置在上述半导体基板部件的上层部分中的上述突条部的对间的区域的正下方区域，与上述第1电极连接，实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高。
根据本发明的实施方式，能够提供一种易于实现高集成化的半导体装置及其制造方法。
附图说明
图1是例示第1实施方式的半导体装置的剖视图。
图2是横轴代表图1所示的A-A’线的位置且纵轴代表杂质浓度的、例示源层中的杂质浓度的曲线的曲线图。
图3(a)～图3(c)是例示第1实施方式的半导体装置的制造方法的工序剖视图。
图4(a)～图4(c)是例示第1实施方式的半导体装置的制造方法的工序剖视图。
图5(a)～图5(c)是例示第1实施方式的半导体装置的制造方法的工序剖视图。
图6(a)～图6(c)是例示第1实施方式的半导体装置的制造方法的工序剖视图。
图7是例示第1实施方式的第1变形例的半导体装置的剖视图。
图8是例示第1实施方式的第1变形例的半导体装置的制造方法的工序剖视图。
图9是例示第1实施方式的第2变形例的半导体装置的剖视图。
图10(a)～图10(c)是例示第1实施方式的第2变形例的半导体装置的制造方法的工序剖视图。
图11是例示第2实施方式的半导体装置的剖视图。
图12是例示第3实施方式的半导体装置的剖视图。
图13(a)～图13(c)是例示第3实施方式的半导体装置的制造方法的工序剖视图。
图14是例示第3实施方式的变形例的半导体装置的剖视图。
图15是例示第3实施方式的变形例的半导体装置的制造方法的工序剖视图。
图16是例示第4实施方式的半导体装置的剖视图。
具体实施方式
以下参照附图对本发明的实施方式进行说明。
首先，对第1实施方式进行说明。
图1是例示本实施方式的半导体装置的剖视图。
图2是横轴代表图1所示A-A’线的位置且纵轴代表杂质浓度的、例示源层中的杂质浓度的曲线的曲线图。
本实施方式的半导体装置是低耐压功率用MOSFET。
如图1所示，本实施方式的半导体装置1具有半导体基板部件11。半导体基板部件11是在由单晶硅形成的硅基板上形成硅的外延层、并在其上设有多晶硅部件的部件，整体由包含各种杂质的硅形成。半导体基板部件11一体地具有平板状的主体部11a和从主体部11a的上表面突出的多对突条部11b。各突条部11b在一方向上、即在相对于图1的纸面垂直的方向上延伸。此外，相邻的2根突条部11b成对。半导体基板部件11的内部结构以及制作方法在后面叙述。
以下，对半导体基板部件11以外的构成要素进行说明。
绝缘部件12设在成对的2根突条部11b之间，包含绝缘性材料、例如硅氧化物。绝缘部件12按突条部11b的每个对设置，在与突条部11b相同的方向上延伸。绝缘部件12的上表面12a相对于突条部11b的上端11c位于下方。
此外，栅电极13设在绝缘部件12的正下方的区域。栅电极13包含导电性材料、例如添加了杂质的多晶硅。
栅电极13在与突条部11b相同的方向延伸，即相对于突条部11b平行地延伸。
栅绝缘膜14设在绝缘部件12及栅电极13与半导体基板部件11之间，包含绝缘性材料、例如硅氧化物。
换言之，在各对突条部11b之间形成有到达主体部11a内的栅沟槽15，并在与突条部11b相同的方向、即与图1的纸面垂直的方向延伸。
栅绝缘膜14形成在栅沟槽15的内面上。在栅沟槽15内的下部，隔着栅绝缘膜14埋入栅电极13，在栅沟槽15内的上部隔着栅绝缘膜14埋入绝缘部件12。
阻挡金属(barriermetal)膜16设在半导体基板部件11上。阻挡金属膜16由导电性材料构成，例如是钛层与钛氮化层的二层膜、或者钛层与钨层的二层合金膜。阻挡金属膜16与半导体基板部件11的上表面整体以及绝缘部件12的上表面12a整体相接。在阻挡金属膜16上，设置由金属、例如铝构成的金属膜17。由阻挡金属膜16以及金属膜17构成源电极18(第1电极)。另一方面，在半导体基板部件11的下方，设有漏电极19(第2电极)。漏电极19例如是金属膜，与半导体基板部件11的下表面整体相接。
接着，对半导体基板部件11的内部结构进行说明。
半导体基板部件11的主体部11a，在其最下层部具有由单晶硅形成的硅基板21。硅基板21的导电型为n型，硅基板21的下表面与漏电极19相接。
漂移层22设在硅基板21上。漂移层22由在硅基板21上生长的硅的外延层构成，其导电型为n型。其中，漂移层22的实际有效的杂质浓度比硅基板21的实际有效的杂质浓度低。由硅基板21以及漂移层22构成漏层23(第2半导体层)。
另外，在本说明书中，“实际有效的杂质浓度”是指对半导体材料的导电做出贡献的杂质浓度，例如，在半导体材料含有作为施主的杂质和作为受主的杂质双方的情况下，是指除去施主与受主的相抵消部分之外的浓度。
在漂移层22上，设有基底层(baselayer)24以及载流子排出层25。基底层24以及载流子排出层25也由外延层构成，其导电型为p型。其中，载流子排出层25的实际有效的杂质浓度比基底层24的实际有效的杂质浓度高。载流子排出层25配置在主体部11a的上层部的在突条部11b的正下方区域之间的区域，其上表面在主体部11a的上表面露出。基底层24配置在主体部11a的上层部的在突条部11b的正下方区域以及载流子排出层25的下方。另外，基底层24也可以配置在比载流子排出层25的下端靠上的位置。
源层26(第1半导体层)设于突条部11b的正下方区域以及突条部11b。源层26的下方部分26a由外延层即单晶硅形成，下方部分26a的下部配置在突条部11b的正下方区域，下方部分26a的上部构成突条部11b的下部。源层26的上方部分26b由多晶硅形成，构成突条部11b的上部。在源层26中含有作为施主的杂质、例如磷。并且，源层26的上方部分26b中的磷浓度比下方部分26a中的磷浓度高。因此，上方部分26b的实际有效的杂质浓度比下方部分26a的实际有效的杂质浓度高。
并且，栅电极13的下端部进入漂移层22内，中间部贯通基底层24，上端部位于形成于各对突条部11b的两个源层26的下方部分26a之间。栅电极13的上端13a位于比基底层24的上表面以及载流子排出层25的上表面靠上的位置，且位于比源层26的下方部分26a的上表面靠下的位置。即，在上下方向上，栅电极13的配设位置与漏层23、基底层24以及源层26的配设位置重叠。由此，在半导体装置1中，按每个源层26形成n沟道型的MOSFET。
在图2中，如实线L1所示，在源层26的沿上下方向的杂质浓度曲线上，存在当朝向下方时杂质浓度即磷浓度不连续地减小的点B，该点B与源层26的上方部分26b和下方部分26a之间的界面相当。即，在实线L1所示的杂质浓度曲线上，点B上方的杂质浓度与点B下方的杂质浓度相比足够高。具体而言，源层26的上方部分26b中的磷浓度是大致一定的而与上下方向的位置无关，例如是1×1021cm-3左右。相对于此，下方部分26a中的磷浓度在上端部最高，越向下方越低。下方部分26a的上端部的磷浓度例如是1×1019cm-3左右。
根据以上说明的半导体装置1，若向源电极18施加负极的电源电位、向漏电极19施加正极的电源电位，则以漂移层22与基底层24之间的界面为起点形成耗尽层。在该状态下，若向栅电极13施加高于阈值的电位，则在基底层24的栅绝缘膜14附近形成反型层，从漏电极19经由硅基板21、漂移层22、基底层24、源层26流通电流。另一方面，若向栅电极13施加低于阈值的电位，则反型层消失而电流被截断。此时，在半导体基板部件11内产生的空穴经由载流子排出层25，迅速地向源电极18排出。
接着，对本实施方式的半导体装置的制造方法进行说明。
图3(a)～图3(c)、图4(a)～图4(c)、图5(a)～图5(c)以及图6(a)～图6(c)是例示本实施方式的半导体装置的制造方法的工序剖视图。
首先，如图3(a)所示，准备由单晶硅形成的硅基板21。在硅基板21中添加有作为施主的杂质，例如磷。接着，在硅基板21的上表面上外延生长硅，形成外延层31。向外延层31添加的磷的浓度比硅基板21中的磷的浓度低。将硅基板21以及外延层31总称为半导体基板32。半导体基板32由单晶硅构成，是n型的导电型。
接着，例如通过热氧化法或CVD(ChemicalVaporDeposition：化学气相生长)法，在半导体基板32上形成硅氧化膜。接着，通过光刻法，将该硅氧化膜选择性地除去，形成例如由硅氧化物构成的掩模材料33。接着，以掩模材料33为掩模，实施RIE(ReactiveIonEtching：反应离子蚀刻)等各向异性蚀刻，从而将外延层32的上部选择性地除去，等间隔地形成在一个方向上延伸的多个栅沟槽15。另外，在图3(a)中，栅沟槽15延伸的方向是垂直于纸面的方向。然后，将掩模材料33除去。
接着，如图3(b)所示，进行例如热氧化处理，在半导体基板32的上表面上形成栅绝缘膜14。栅绝缘膜14还形成在栅沟槽15的内面上。
接着，如图3(c)所示，在整个面上堆积含有杂质、例如磷的多晶硅。该多晶硅被埋入栅沟槽15内，并且也堆积在半导体基板32的上表面上。接着，进行回蚀(etchback)，将多晶硅中的在半导体基板32的上表面上堆积的部分以及在栅沟槽15内的上部埋入的部分除去。结果，多晶硅仅残留在栅沟槽15内的下部，形成栅电极13。
接着，如图4(a)所示，例如采用CVD法，在整个面上堆积硅氧化物，形成硅氧化膜34。硅氧化膜34埋入到栅沟槽15内的栅电极13上的部分，并且配置在半导体基板32的上表面上。
接着，如图4(b)所示，对整个面实施回蚀，将硅氧化膜34以及栅绝缘膜14中的在半导体基板32的上表面上形成的部分除去。由此，硅氧化膜34仅残留在栅沟槽15内，成为绝缘部件12。此时，绝缘部件12的上表面12a与半导体基板32的上表面32a大致为相同高度。
接着，如图4(c)所示，按选择性地蚀刻硅这样的条件对硅氧化物进行回蚀，将半导体基板32的上层部除去。由此，半导体基板32的上表面32a朝向下方后退，相对地，绝缘部件12的大部分以及栅绝缘膜14的一部分从半导体基板32的上表面32a朝向上方突出。此时，使上表面32a相对于上端13a位于上方，以使得上下方向上的半导体基板32的上表面32a的位置不会到达栅电极13的上端13a的位置。
接着，如图5(a)所示，对半导体基板32从上方离子注入作为受主的杂质、例如硼。由此，外延层31的比栅电极13的下端13b靠上方的部分的导电型从n型变化为p型。此时，外延层31中的导电型成为p型的部分成为基底层24。另一方面，外延层31中的导电型维持为n型的部分成为漂移层22。硅基板21以及漂移层22构成漏层23。
接着，如图5(b)所示，例如采用CVD法，在整个面上堆积多晶硅。接着，向该多晶硅中导入作为施主的杂质、例如磷。该磷的注入通过所谓的磷沉积(リンデポ)法进行，例如通过在磷酰氯(氯氧化磷)(POCl3)气氛中实施热处理来进行。由此，在半导体基板32上的整个面形成由高浓度导入了磷的多晶硅构成的杂质含有膜35。杂质含有膜35与半导体基板32的上表面32a相接，并且覆盖从上表面32a突出的绝缘部件12以及栅绝缘膜14。
接着，如图5(c)所示，通过实施热处理，使杂质含有膜35所含的磷向基底层24内扩散。由此，基底层24的上层部的导电型从p型变化为n型，成为n型层36。n型层36的下表面位于比栅电极13的上端13a靠下的位置。
此时，n型层36的实际有效的杂质浓度变得比杂质含有膜35的实际有效的杂质浓度低。此外，由于单晶硅中的磷的扩散速度比多晶硅中的磷的扩散速度低，因此在杂质含有膜35与n型层36的界面，磷的浓度不连续地变化。并且，在n型层36中，离杂质含有膜35越远、即越朝向下方，磷的浓度越低。
接着，如图6(a)所示，从上方实施各向异性蚀刻，从而将杂质含有膜35的在半导体基板32的上表面上、以及在由绝缘部件12和栅绝缘膜14构成的结构体的上表面上形成的部分除去。此时，杂质含有膜35的在由绝缘部件12和栅绝缘膜14构成的结构体的侧面上形成的部分残留，成为侧壁37。并且，通过继续实施各向异性蚀刻，将在n型层36的上部中的除了侧壁37的正下方区域以外的部分除去，形成源沟槽38。
接着，如图6(b)所示，以侧壁37即杂质含有膜35的残留部分作为掩模，对半导体基板32离子注入作为受主的杂质、例如硼。由此，在n型层36以及基底层24的在侧壁37的正下方区域间的部分，形成导电型为p型且实际有效的杂质浓度比基底层24的实际有效的杂质浓度高的载流子排出层25。例如，通过将加速电压设为2等级来离子注入硼，从而载流子排出层25成为两个长圆柱上下相连的形状。另外，由于向杂质含有膜35中导入了1×1021cm-3左右的磷，在本工序中注入的硼的量为1×1019cm-3左右，因此通过该硼注入不会使杂质含有膜35的导电型从n型变化为p型。
此时，n型层36中的导电型维持n型的部分、即与侧壁37的正下方区域相当的部分成为源层26的下方部分26a。另一方面，侧壁37即杂质含有膜35的残留部分成为源层26的上方部分26b。并且，将由单晶硅形成的半导体基板32的残留部分、以及由多晶硅形成的杂质含有膜35的残留部分总称为半导体基板部件11。此外，在半导体基板部件11中，将相对于源沟槽38的底面而言位于下方的部分作为主体部11a、并将位于上方的部分作为突条部11b。
接着，如图6(c)所示，按选择地蚀刻硅氧化物的条件对硅进行回蚀，将绝缘部件12以及栅绝缘膜14的上部除去。由此，使绝缘部件12的上表面12a相对于侧壁37的上端部即突条部11b的上端11c而言后退到下方。
接着，如图1所示，以覆盖半导体基板部件11的上表面的方式，形成阻挡金属膜16。阻挡金属膜16进入源沟槽38内而与载流子排出层25的上表面接触，并且与源层26的露出面整体接触，进而还与绝缘部件12的上表面12a以及栅绝缘膜14的上端面相接。接着，在阻挡金属膜16上成膜金属膜17。由阻挡金属膜16以及金属膜17构成源电极18。另一方面，在半导体基板部件11的下表面上形成漏电极19。漏电极19与半导体基板部件11的下表面、即硅基板21的下表面的整体接触。这样，制造半导体装置1。
在本实施方式中，图3(a)所示工序中，对半导体基板32形成栅沟槽15，在图4(b)所示工序中，在栅沟槽15内形成栅电极13以及绝缘部件12，在图4(c)所示工序中，通过使半导体基板32的上表面后退而使绝缘部件12突出，在图6(a)所示工序中，在突出的绝缘部件12的侧面上形成侧壁37，在图6(b)所示工序中，以侧壁37为掩模进行离子注入，从而形成载流子排出层25。
这样，根据本实施方式，一旦通过光刻法形成栅沟槽15之后，能够按照自对准型的顺序形成载流子排出层25，并通过杂质含有层35的膜厚来决定栅沟槽15与载流子排出层25之间的距离。结果，即使处理条件变化，也能够在全部MOSFET间将栅沟槽15与载流子排出层25之间的距离保持一定，使各MOSFET的特性均一。因此，本实施方式的半导体装置1易于实现高集成化。通过使半导体装置1高集成化，能够降低导通电阻。
相对于此，假设在通过各自的光刻工序形成栅沟槽15和载流子排出层25的情况下，会在栅沟槽15与载流子排出层25之间不可避免地发生对位偏离。若载流子排出层25的位置相对于栅沟槽15偏离，则会导致MOSFET的特性发生变动。例如，在载流子排出层25的两侧形成的两个MOSFET的阈值相互不同，存在即使对栅电极13施加导通电位也无法使一个MOSFET成为导通状态的情况。并且，若栅沟槽15间的距离变短，则栅沟槽15与载流子排出层25之间的对位偏离相对增大，因此难以缩短栅沟槽15间的距离。结果，会妨碍半导体装置的高集成化。
此外，在本实施方式中，在图5(b)所示工序中，形成高浓度含有磷的杂质含有膜35，在图5(c)所示工序中，使杂质含有膜35所含的磷扩散到基底层24内，形成n型层36。并且，在图6(a)所示的各向异性蚀刻之后，将杂质含有膜35的残留部分作为源层26的上方部分26b，将n型层36的残留部分作为源层26的下方部分26a。由此，能够使源层26的下方部分26a的磷浓度维持为适合MOSFET的规定值，提高源层26的上方部分26b的磷浓度，降低与源电极18之间的接触电阻。通过抑制源层26的下方部分26a的磷浓度，能够抑制沟道区域即基底层24的栅绝缘膜14的附近区域的杂质浓度，使雪崩耐量提高。
尤其是通过采用磷沉积法，能够高效地向杂质含有膜35内导入磷。此外，通过由多晶硅形成杂质含有膜35、由单晶硅形成基底层24，从而能够利用多晶硅中的磷的扩散速度与单晶硅中的磷的扩散速度之差，使杂质含有膜35的磷浓度与n型层36的磷浓度不连续地显著不同。由此，上述效果更显著。
相对于此，若假设对源层26的硼注入通过1次离子注入进行，则在图2中如虚线L2所示，源层26中的磷浓度在上下方向上连续地变化。该情况下，若为了确保雪崩耐量而抑制源层26的下方部分26a的磷浓度，则由于上方部分26b的磷浓度也无法很高，从而与源电极18之间的接触电阻变高。
另外，在本实施方式中，在图6(a)所示的工序中，通过进行各向异性蚀刻，从而将杂质含有膜35的在半导体基板32的上表面上形成的部分除去。由此，在图6(b)所示的工序中，能够对基底层24的上层部高效地注入硼。结果，半导体装置1的保持耐量(sustainresistance)提高。此外，在从半导体基板32的上表面上除去杂质含有膜35之后，通过继续各向异性蚀刻，不必追加新的工序即能够自对准地形成源沟槽38。通过形成源沟槽38，能够降低源电极18与源层26之间的接触电阻。
进而，在本实施方式中，在图6(b)所示的工序中，将绝缘部件12的上部除去，使绝缘部件12的上表面12a位于相对于侧壁37的上端部靠下的位置。由此，源沟槽38及其正上方区域的被侧壁37等所夹的空间的宽高比(aspectratio)降低，在图1所示的工序中，阻挡金属膜16的埋入变得容易。
另外，在本实施方式中，绝缘部件12的上表面12a位于相对于侧壁37的上端部即源层26的上端部而言靠下的位置。由此，源层26与阻挡金属膜16之间的接触面积增大，接触电阻降低。
另外，在本实施方式中，在图4(c)所示的工序中，使半导体基板32的上表面32a位于相对于栅电极13的上端部13a而言靠上的位置。由此，高浓度添加了磷的源层26的上方部分26a与栅电极13不会在上下方向上重叠。结果，在通过之后的湿法蚀刻等使栅绝缘膜14受损的情况下，也难以发生源层26与栅电极13之间的短路，耐压提高。此外，还能够降低源层26与栅电极13之间的电容。
另外，在本实施方式中，示出了由多晶硅形成源层26的上方部分26b的例子，但不限于此。例如，也可以通过外延生长的硅形成上方部分26b。此外，在本实施方式中，示出了通过磷沉积法形成杂质含有膜35的例子，但不限于此。例如，也可以在堆积了多晶硅之后通过离子注入磷而形成杂质含有膜35。
并且，在本实施方式中，示出了在图5(c)所示的工序中使杂质从杂质含有膜35对基底层24扩散从而形成源层26的下方部分26a的例子，但不限于此。例如，也可以在将形成上方部分26b的多晶硅堆积之前，对基底层24的上层部分离子注入杂质并使杂质扩散，从而形成下方部分26a。由此，在由外延硅、硅化物或金属材料形成侧壁37(上方部分26b)的情况下，也能够对下方部分26b可靠地导入杂质。特别是，在由纯金属而不是硅化物来形成侧壁的情况下，难以使杂质从该侧壁扩散，因此必须在形成侧壁之前使杂质离子注入并扩散。这在后述的其它实施方式中也同样。
接着，对第1实施方式的第1变形例进行说明。
图7是例示本变形例的半导体装置的剖视图。
如图7所示，本变形例的半导体装置1a，与上述第1实施方式的半导体装置1(参照图1)相比，区别在于，杂质含有膜35没有被加工为侧壁37(参照图1)，而是以在半导体基板32的上表面上覆盖绝缘部件12的突出部分的方式作为连续膜而残留。因此，绝缘部件12埋入半导体基板部件11内，绝缘部件12的上部配置在半导体基板部件11的突条部内。源电极18隔着杂质含有膜35而与载流子排出层25连接。另外，在半导体装置1a中，由于漏电极19为正极且源电极18为负极，因此p型载流子排出层25与n型杂质含有膜35之间的pn界面为正向结，不会阻止通电。此外，在半导体装置1a中，不形成源沟槽38(参照图1)。本变形例中的上述以外的结构与上述第1实施方式相同。
接着，对本变形例的半导体装置的制造方法进行说明。
图8是例示本变形例的半导体装置的制造方法的工序剖视图。
首先，与上述第1实施方式同样，实施图3(a)～图5(c)所示工序。
接着，如图8所示，不对杂质含有膜35进行回蚀，而是穿越杂质含有膜35，离子注入作为受主的杂质、例如硼。此时，与上述第1实施方式相比，使离子注入的加速电压提高。此时，杂质含有膜35的在绝缘部件12的侧面上形成的部分与在半导体基板32的上表面上形成的部分相比，上下方向上的长度较长，因此作为掩模发挥功能。结果，在n型层36以及基底层24中的、从栅沟槽15起隔离出杂质含有膜35的膜厚的量的部分，形成载流子排出层25。另外，由于向杂质含有膜35中导入有1×1021cm-3左右的磷，且在图8所示的工序中注入的硼的量为1×1019cm-3左右，因此杂质含有膜35的导电型不会从n型变化为p型。之后，形成源电极18以及漏电极19。这样，制造本变形例的半导体装置1a。本变形例的上述以外的制造方法与上述第1实施方式相同。
在本变形例中，杂质含有膜35成为源层26的上方部分26b。并且，杂质含有膜35的上表面整体与源电极18相接。因此，源电极18与源层26之间的接触面积大，接触电阻小。
此外，通过将杂质含有膜35的在绝缘部件12的侧面上形成的部分作为掩模而离子注入硼，能够自对准地形成载流子排出层25。
并且，与上述第1实施方式同样，由于使杂质含有膜35所含的磷向基底层24内扩散而形成n型层36，所以能够提高源层26的上方部分26b的杂质浓度而降低与源电极18之间的接触电阻，并且能够抑制下方部分26a的杂质浓度而提高雪崩耐量。进而，由于使杂质含有膜35与栅电极13在上下方向上隔离，因此能够防止源层26与栅电极13之间的短路并降低电容。
接着，对第1实施方式的第2变形例进行说明。
图9是例示本变形例的半导体装置的剖视图。
如图9所示，本变形例的半导体装置1b，与上述第1变形例的半导体装置1a(参照图7)相比，区别在于没有设置杂质含有膜35(参照图7)。此外，区别还在于，源层26含有的磷不是来自杂质含有膜35(参照图7)的扩散，而是通过离子注入而导入的。因此，源层26中的磷浓度的曲线与上述第1实施方式中的曲线(参照图2)不同，例如，在图2中如虚线L2所示，在上下方向的源层26的中央部分具有1个以上的峰值。本变形例的上述以外的结构与上述第1变形例相同。
接着，对本变形例的半导体装置的制造方法进行说明。
图10(a)～图10(c)是例示本变形例的半导体装置的制造方法的工序剖视图。
首先，与上述第1实施方式同样，实施图3(a)～图5(a)所示工序。
接着，如图10(a)所示，通过离子注入，对基底层24的上部导入作为施主的杂质、例如磷。由此，基底层24的上层部且下表面在栅电极13的上端13a的下方的部分的导电型从p型变化为n型，成为n型层36。
接着，如图10(b)所示，在整个面上成膜阻挡金属膜16。阻挡金属膜16以将绝缘部件12的从半导体基板32的上表面突出的部分也覆盖的方式形成。
接着，如图10(c)所示，穿越阻挡金属膜16，离子注入作为受主的杂质、例如硼。此时，阻挡金属膜16的在绝缘部件12的侧面上形成的部分与在半导体基板32的上表面上形成的部分相比，上下方向上的长度较长，因此作为掩模发挥功能。结果，在n型层36以及基底层24中的从栅沟槽15起隔离出阻挡金属膜16的膜厚的量的部分，形成载流子排出层25。之后，形成源电极18以及漏电极19。这样，制造本变形例的半导体装置1b。本变形例的上述以外的制造方法与上述第1变形例相同。
在本变形例中，将阻挡金属膜16的在绝缘部件12的侧面上形成的部分用作掩模，从而能够自对准地形成载流子排出层25。
接着，对第2实施方式进行说明。
图11是例示本实施方式的半导体装置的剖视图。
如图11所示，本实施方式的半导体装置2，与上述第1实施方式的半导体装置1(参照图1)相比，区别在于，绝缘部件12的上表面12a相对于突条部11b的上端11c位于上方。这样的半导体装置2，在与上述第1实施方式同样地实施了图3(a)～图6(b)所示的工序之后，不实施图6(c)所示的除去绝缘部件12的上部的工序，而形成源电极18以及漏电极19来制造。本实施方式的上述以外的结构以及制造方法与上述第1实施方式相同。
在本实施方式中，也与上述第1实施方式同样，能够利用侧壁37将载流子排出层25相对于栅沟槽15自对准地形成。此外，使杂质含有膜35所含的磷向基底层24内扩散而形成n型层36，因此能够提高源层26的上方部分26b的杂质浓度而降低与源电极18之间的接触电阻，并且能够抑制下方部分26a的杂质浓度而提高雪崩耐量。并且，将杂质含有膜35的在半导体基板32的上表面上形成的部分除去，从而能够高效地注入硼。此外，能够不追加新的工序而自对准地形成源沟槽38。进而，由于使源层26的上方部分26a与栅电极13在上下方向上隔离，因此能够防止源层26与栅电极13之间的短路并降低电容。
接着，对第3实施方式进行说明。
图12是例示本实施方式的半导体装置的剖视图。
如图12所示，本实施方式的半导体装置3，与上述第1实施方式的半导体装置1(参照图1)相比，区别在于，不设置源层26的上方部分26b(参照图1)、即侧壁37(参照图1)，取而代之地设置有由硅化物构成的侧壁41。在半导体装置3中，源层26仅由下方部分26a构成。
此外，源层26的实际有效的杂质浓度比侧壁41(硅化物膜43)的实际有效的杂质浓度低。并且，侧壁41以及源层26的沿上下方向的杂质浓度曲线中，在侧壁41与源层26之间的界面处，杂质浓度不连续地变化。该杂质浓度曲线的形状与图2所示的曲线相同。该情况下，图2所示的“上方部分26b”替换为“侧壁41”。本实施方式的上述以外的结构与上述第1实施方式相同。
接着，对本实施方式的半导体装置的制造方法进行说明。
图13(a)～图13(c)是例示本实施方式的半导体装置的制造方法的工序剖视图。
首先，与上述第1实施方式同样，实施图3(a)～图5(c)所示工序。
接着，如图13(a)所示，在杂质含有膜35上成膜例如由钛或钨等构成的金属膜42。
接着，如图13(b)所示，实施热处理，使杂质含有膜35所含的硅与金属膜42所含的金属发生反应而形成硅化物。由此，杂质含有膜35变化为硅化物膜43。接着，从硅化物膜43上除去未反应的金属膜42。
之后的工序与上述第1实施方式相同。即，如图13(c)所示，通过从上方实施各向异性蚀刻，从而将硅化物膜43的在半导体基板32的上表面上形成的部分、以及在由绝缘部件12和栅绝缘膜14构成的结构体的上表面上形成的部分除去。此时，硅化物膜43的在由绝缘部件12和栅绝缘膜14构成的结构体的侧面上形成的部分残留，成为侧壁41。并且，通过继续实施各向异性蚀刻，形成源沟槽38。接着，以侧壁41为掩模，离子注入作为受主的杂质、例如硼。由此，在n型层36以及基底层24的在侧壁41的正下方区域之间的部分，形成载流子排出层25。
接着，与图6(c)所示的工序同样地，将绝缘部件12的上部除去。由此，绝缘部件12的上表面12a相对于侧壁41的上端位于下方。
接着，如图12所示，形成源电极18以及漏电极19。此时，源电极18与由硅化物构成的侧壁41接触。这样，制造本实施方式的半导体装置3。本实施方式的上述以外的制造方法与上述第1实施方式相同。
在本实施方式中，由于由硅化物构成的侧壁41介于源电极18与源层26之间，因此能够进一步降低源电极18与源层26之间的电阻。此外，在本实施方式中，也与上述第1实施方式同样地，能够利用侧壁41自对准地形成载流子排出层25。此外，由于将硅化物膜43的在半导体基板32的上表面上形成的部分除去，所以能够高效地注入硼。此外，能够不追加新的工序而自对准地形成源沟槽38。进而，由于使侧壁41与栅电极13在上下方向上隔离，从而能够防止源层26与栅电极13之间的短路并降低电容。
接着，对第3实施方式的变形例进行说明。
图14是例示本变形例的半导体装置的剖视图。
如图14所示，本变形例的半导体装置3a，与上述第3实施方式的半导体装置3(参照图12)相比，区别在于，硅化物膜43不被加工为侧壁41(参照图12)，而是以在半导体基板32的上表面上覆盖绝缘部件12的上表面的方式作为连续膜而残留。因此，源电极18隔着硅化物膜43而与源层26以及载流子排出层25连接。此外，在半导体装置3a中，没有形成源沟槽38(参照图12)。本变形例的上述以外的结构与上述第3实施方式相同。
接着，对本变形例的半导体装置的制造方法进行说明。
图15是例示本变形例的半导体装置的制造方法的工序剖视图。
首先，与上述第3实施方式同样，实施图3(a)～图5(c)、图9(a)以及图9(b)所示的工序。
接着，如图15所示，不对硅化物膜43进行回蚀，而是穿越硅化物膜43来离子注入作为受主的杂质、例如硼。该离子注入时的加速电压高于在上述第1实施方式中离子注入硼时(参照图6(b))的加速电压。此时，硅化物膜43的在绝缘部件12的侧面上形成的部分，与在半导体基板32的上表面上形成的部分相比，在上下方向即离子的注入方向上的长度较长，因此作为掩模发挥功能。结果，在n型层36以及基底层24中的从栅沟槽15起隔离出硅化物膜43的膜厚的量的部分，隔着硅化物膜43被注入硼，形成载流子排出层25。之后，形成源电极18以及漏电极19。这样，制造本变形例的半导体装置3a。本变形例的上述以外的制造方法与上述第3实施方式相同。
在本变形例中，也是通过将硅化物膜43的在绝缘部件12的侧面上形成的部分作为掩模而离子注入硼，从而能够自对准地形成载流子排出层25。此外，由于使硅化物膜43与栅电极13在上下方向上隔离，从而能够防止源层26与栅电极13之间的短路并且降低电容。
接着，对第4实施方式进行说明。
图16是例示本实施方式的半导体装置的剖视图。
如图16所示，本实施方式的半导体装置4，与上述第1实施方式的半导体装置1(参照图1)相比，区别在于，在栅沟槽15内的栅电极13的正下方区域设有埋入电极46。埋入电极46由导电性材料、例如添加了杂质的多晶硅构成，与源电极18连接。另一方面，埋入电极46与漏电极19以及栅电极13绝缘。本实施方式的上述以外的结构与上述第1实施方式相同。
根据以上说明的实施方式，能够实现易于高集成化的半导体装置及其制造方法。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意欲限定发明范围。这些新的实施方式，可以按照其它多种方式实施，在不脱离发明主旨的范围内，可以进行各种省略、置换、变更。这些实施方式及其变形包含于发明范围及主旨，并且包含于权利要求范围所述的发明及其等同方式的范围。并且，上述各实施方式可以相互组合实施。

Claims (20)

1.一种半导体装置的制造方法，具备以下工序：
在第1导电型的半导体基板的上表面形成多个沟槽的工序；
在上述沟槽的内面上形成栅绝缘膜的工序；
在上述沟槽内的下部埋入栅电极的工序；
在上述沟槽内的上部埋入绝缘部件的工序；
将上述半导体基板的上层部除去从而使上述绝缘部件从上述半导体基板的上表面突出的工序；
向上述半导体基板导入杂质从而形成第2导电型的基底层的工序，该第2导电型的基底层形成在上述半导体基板的比上述栅电极的下端靠上方的部分；
以覆盖突出的上述绝缘部件的方式形成掩模膜的工序；
向上述基底层导入杂质从而形成第1导电型的第1半导体层的工序，该第1导电型的第1半导体层形成在上述基底层的上层部且下表面是比上述栅电极的上端靠下方的部分；
将上述掩模膜的在上述绝缘部件的侧面上形成的部分作为掩模、向上述半导体基板注入杂质从而形成第2导电型的载流子排出层的工序，该第2导电型的载流子排出层形成在上述基底层的一部分以及上述第1半导体层的一部分，且实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高；
以与上述半导体基板的上表面连接的方式形成第1电极的工序；以及
以与上述半导体基板的下表面连接的方式形成第2电极的工序。
2.根据权利要求1所述的半导体装置的制造方法，
形成上述掩模膜的工序具有在上述半导体基板上形成含有杂质的杂质含有膜的工序；
形成上述第1导电型的第1半导体层的工序具有使上述杂质含有膜所含的杂质向上述基底层内扩散的工序。
3.根据权利要求2所述的半导体装置的制造方法，
由单晶的半导体材料形成上述半导体基板，由多晶的半导体材料形成上述杂质含有膜。
4.根据权利要求3所述的半导体装置的制造方法，
由单晶硅形成上述半导体基板，由多晶硅形成上述杂质含有膜。
5.根据权利要求4所述的半导体装置的制造方法，
形成上述掩模膜的工序还具有以下工序：
在上述杂质含有膜上形成金属膜的工序；以及
使上述杂质含有膜与上述金属膜反应而形成硅化物的工序。
6.根据权利要求1所述的半导体装置的制造方法，
形成上述掩模膜的工序具有以与上述半导体基板的上表面相接的方式形成金属膜的工序。
7.根据权利要求1所述的半导体装置的制造方法，
还具有对上述掩模膜实施各向异性蚀刻从而将上述掩模膜的在上述半导体基板的上表面上形成的部分除去的工序。
8.根据权利要求7所述的半导体装置的制造方法，
还具有将上述绝缘部件的上部除去从而使上述绝缘部件的上表面后退的工序，上述绝缘部件的上表面后退到比上述掩模膜的在上述绝缘部件的侧面上残留的部分的上端靠下方的位置。
9.根据权利要求1所述的半导体装置的制造方法，
在形成上述载流子排出层的工序中，经由上述掩模膜注入上述杂质。
10.根据权利要求1所述的半导体装置的制造方法，
在使上述绝缘部件突出的工序中，使上述半导体基板的上表面相对于上述栅电极的上端位于上方。
11.一种半导体装置，具备：
半导体基板部件，在上表面形成有多对突条部；
绝缘部件，设置在属于各对的上述突条部间，上表面相对于上述突条部的上端位于下方；
栅电极，设置在上述绝缘部件的正下方区域；
栅绝缘膜，设置在上述半导体基板部件与上述栅电极之间；
第1电极，与上述半导体基板部件的上表面连接；以及
第2电极，与上述半导体基板部件的下表面连接；
上述半导体基板部件具有：
第1导电型的第2半导体层，与上述第2电极连接，上述栅电极的下端部进入该第2半导体层；
第2导电型的基底层，设置在上述第2半导体层上，上述栅电极贯通该基底层；
第1导电型的第1半导体层，构成上述突条部，与上述第1电极连接；以及
第2导电型的载流子排出层，设置在上述半导体基板部件的上层部分中的上述突条部的对间的区域的正下方区域，与上述第1电极连接，实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高。
12.根据权利要求11所述的半导体装置，
还具备埋入电极，该埋入电极设置在上述半导体基板部件内的上述栅电极的正下方区域，与上述栅电极以及上述第2电极绝缘，与上述第1电极连接。
13.一种半导体装置，具备：
半导体基板部件，在上表面形成有多个沟槽；
栅电极，设置在上述沟槽内；
栅绝缘膜，设置在上述半导体基板部件与上述栅电极之间；
第1电极，与上述半导体基板部件的上表面连接；以及
第2电极，与上述半导体基板部件的下表面连接；
上述半导体基板部件具有：
第1导电型的第2半导体层，与上述第2电极连接，上述栅电极的下端部进入该第2半导体层；
第2导电型的基底层，设置在上述第2半导体层上，上述栅电极贯通该基底层；
第1导电型的第1半导体层，设置在上述基底层上，与上述第1电极连接；以及
第2导电型的载流子排出层，设置在上述沟槽间的与上述栅绝缘膜隔离的区域，与上述第1电极连接，实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高；
在上述第1半导体层的沿上下方向的杂质浓度曲线上，存在杂质浓度不连续地变化的点，上述点的上方的杂质浓度比上述点的下方的杂质浓度高，并且，上述载流子排出层的上表面比上述点靠近上述第2电极侧，上述第1半导体层的比上述点靠下方部分的侧面相接于上述第1电极。
14.根据权利要求13所述的半导体装置，
在上述半导体基板部件的上表面形成有多对突条部；
上述沟槽的上部形成在属于各对的上述突条部间；
该半导体装置还具有在上述沟槽的上部内设置的绝缘部件。
15.一种半导体装置，具备：
半导体基板部件，由硅构成，在上表面形成有多个沟槽；
栅电极，设置在上述沟槽内；
栅绝缘膜，设置在上述半导体基板部件与上述栅电极之间；
硅化物膜，与上述半导体基板部件的上表面相接；
第1电极，与上述硅化物膜的上表面相接；以及
第2电极，与上述半导体基板部件的下表面连接；
上述半导体基板部件具有：
第1导电型的第2半导体层，与上述第2电极连接，上述栅电极的下端部进入该第2半导体层；
第2导电型的基底层，设置在上述第2半导体层上，上述栅电极贯通该基底层；
第1导电型的第1半导体层，实际有效的杂质浓度比上述硅化物膜的实际有效的杂质浓度低，设置在上述基底层上，与上述硅化物膜相接；以及
第2导电型的载流子排出层，设置在上述沟槽间的与上述栅绝缘膜隔离的区域，与上述第1电极连接，实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高；
上述硅化物膜以及上述第1半导体层的沿上下方向的杂质浓度曲线，在上述硅化物膜和上述第1半导体层之间的界面处，杂质浓度不连续地变化。
16.根据权利要求15所述的半导体装置，
在上述半导体基板部件的上表面形成有多对突条部；
上述沟槽的上部形成在属于各对的上述突条部间；
该半导体装置还具备在上述沟槽的上部内设置的绝缘部件。
17.一种半导体装置，具备：
半导体基板部件，在上表面形成有多个沟槽；
栅电极，设置在上述沟槽内；
栅绝缘膜，设置在上述半导体基板部件与上述栅电极之间；
第1电极，与上述半导体基板部件的上表面连接；以及
第2电极，与上述半导体基板部件的下表面连接；
上述半导体基板部件具有：
第1导电型的第2半导体层，与上述第2电极连接，上述栅电极的下端部进入该第2半导体层；
第2导电型的基底层，设置在上述第2半导体层上，上述栅电极贯通该基底层；
第1导电型的第1半导体层，设置在上述基底层上，与上述第1电极连接；以及
第2导电型的载流子排出层，设置在上述沟槽间的与上述栅绝缘膜隔离的区域，与上述第1电极连接，实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高；
上述第1半导体层具有：
下方部分，由单晶硅形成；以及
上方部分，杂质浓度比上述下方部分的杂质浓度高，由多晶硅形成，
上述载流子排出层的上表面比上述下方部分的上表面靠近上述第2电极侧，上述下方部分的侧面与上述第1电极相接。
18.根据权利要求17所述的半导体装置，
在上述半导体基板部件的上表面形成有多对突条部；
上述沟槽的上部形成在属于各对的上述突条部间；
该半导体装置还具备在上述沟槽的上部内设置的绝缘部件。
19.一种半导体装置，具备：
半导体基板部件，在上表面形成有多个突条部；
绝缘部件，埋入上述半导体基板部件内，上部在各上述突条部内配置；
栅电极，设置在上述绝缘部件的正下方区域；
栅绝缘膜，设置在上述半导体基板部件与上述栅电极之间；
第1电极，与上述半导体基板部件的上表面连接；以及
第2电极，与上述半导体基板部件的下表面连接；
上述半导体基板部件具有：
第1导电型的第2半导体层，与上述第2电极连接，上述栅电极的下端部进入该第2半导体层；
第2导电型的基底层，设置在上述第2半导体层上，上述栅电极贯通该基底层；
第1导电型的第1半导体层，设置在上述基底层上，覆盖上述绝缘部件的上表面，与上述第1电极相接；以及
第2导电型的载流子排出层，设置在上述突条部间的区域的正下方区域，与上述第1半导体层以及上述基底层相接，实际有效的杂质浓度比上述基底层的实际有效的杂质浓度高。
20.根据权利要求19所述的半导体装置，
还具备埋入电极，该埋入电极设置在上述半导体基板部件内的上述栅电极的正下方区域，与上述栅电极以及上述第2电极绝缘，与上述第1电极连接。
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