TW201314791A - 半導體裝置及其製造方法 - Google Patents

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Abstract

實施形態之半導體裝置之製造方法，係具備：於第1導電型之半導體基板之上面形成複數個溝槽的工程；於上述溝槽之內面上形成閘極絕緣膜的工程；於上述溝槽內之下部將閘極電極予以予以填埋的工程；於上述溝槽內之上部將絕緣構件予以填埋的工程；藉由除去上述半導體基板之上層部，而使上述絕緣構件由上述半導體基板之上面突出的工程；以覆蓋上述突出絕緣構件的方式，形成遮罩膜的工程；及以形成於上述遮罩膜中之上述絕緣構件之側面上的部分作為遮罩，對上述半導體基板植入雜質，而形成第2導電型之載子排出層的工程。

Description

半導體裝置及其製造方法 關連申請
本發明主張JP2011-203847號(申請日：2011年9月16日)之優先權，內容亦引用其全部內容。
後述之實施形態中概略關於半導體裝置及其製造方法。
電力用MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金氧半場效電晶體)為減低導通(On)電阻，而提案在半導體基板填埋閘極電極之溝槽(trench)閘極構造(U-MOS構造)。於U-MOS構造，係於半導體基板之上面週期性形成複數個閘極溝槽，於該閘極溝槽內填埋閘極電極，使半導體基板中之閘極溝槽間之區域接觸源極電極。因此，連接於源極電極的源極層及載子排出層，需要形成於閘極溝槽間之區域。此時，源極層係形成於閘極溝槽之附近，載子排出層需要形成於被閘極溝槽隔離之區域。於1晶片內形成的複數個MOSFET間，需要使臨限值及導通電阻等之特性成為均勻，因此需要將載子排出層與閘極溝槽之距離設為均勻。
另外，為提升電力用MOSFET之性能，將U-MOS構造高集積化乃有效者。但是，基於閘極溝槽與載子排出層 之間之定位精確度之限制，而使U-MOS構造之高集積化受到限制。
本發明之實施形態目的在於提供高集積化容易的半導體裝置及其製造方法供。
實施形態之半導體裝置之製造方法，係具備：於第1導電型之半導體基板之上面形成複數個溝槽的工程；於上述溝槽之內面上形成閘極絕緣膜的工程；於上述溝槽內之下部將閘極電極予以予以填埋的工程；於上述溝槽內之上部將絕緣構件予以填埋的工程；藉由除去上述半導體基板之上層部，而使上述絕緣構件由上述半導體基板之上面突出的工程；於上述半導體基板導入雜質，而於上述半導體基板中之較上述閘極電極之下端更上方之部分，形成第2導電型之基底層的工程；以覆蓋上述突出絕緣構件的方式，形成遮罩膜的工程；藉由對上述基底層導入雜質，而於上述基底層之上層部、在下面成為比起上述閘極電極之上端更下方之部分，形成第1導電型之第1半導體層的工程；以形成於上述遮罩膜中之上述絕緣構件之側面上的部分作為遮罩，藉由對上述半導體基板植入雜質，而於上述基底層之一部分及上述第1半導體層之一部分，形成有效雜 質濃度較上述基底層之有效雜質濃度高的第2導電型之載子排出層的工程；以和上述半導體基板之上面呈連接的方式形成第1電極的工程；及以和上述半導體基板之下面呈連接的方式形成第2電極的工程。
實施形態之半導體裝置，係具備：半導體基板構件，於上面形成有複數對之突條部；絕緣構件，設於各對所屬之上述突條部間，其之上面比起上述突條部之上端位於更下方；閘極電極，被設於上述絕緣構件之正下方區域；閘極絕緣膜，設於上述半導體基板構件與上述閘極電極之間；第1電極，連接於上述半導體基板構件之上面；及第2電極，連接於上述半導體基板構件之下面。上述半導體基板構件係具有：第2半導體層，為第1導電型，被連接於上述第2電極，上述閘極電極之下端部位於其間；基底層，為第2導電型，設於上述第2半導體層上，被上述閘極電極貫穿；第1半導體層，為第1導電型，用來構成上述突條部，被連接於上述第1電極；及載子排出層，為第2導電型，設於上述半導體基板構件之上層部分中之上述突條部之對間之區域之正下方區域，被連接於上述第1電極，有效雜質濃度高於上述基底層之有效雜質濃度。
依據本發明之實施形態可以提供容易實現高集積化的半導體裝置及其製造方法。
以下參照圖面說明本發明之實施形態。
首先，說明第1實施形態。
圖1係表示本實施形態之半導體裝置之例示斷面圖， 圖2係表示橫軸取圖1所示A-A’線之位置，縱軸取雜質濃度，而表示源極層中之雜質濃度之分布之例示圖。
本實施形態之半導體裝置為低耐壓電力用MOSFET。
如圖1所示，本實施形態之半導體裝置1係具有半導體基板構件11。半導體基板構件11，係於單結晶矽形成的矽基板上形成矽之磊晶層，於其上設置多結晶矽構件者，全體係由含有各種之雜質的矽形成。半導體基板構件11，係以一體方式具備平板狀之本體部11a，及由本體部11a之上面突出的複數對之突條部11b。各突條部11b係朝一方向、亦即圖1之紙面之垂直方向延伸。另外，鄰接之2個突條部11b係成對。半導體基板構件11之內部構造及製作方法如後述。
以下說明半導體基板構件11以外之構成要素。
絕緣構件12係設於成對之2個突條部11b之間，含有絕緣性材料之例如矽氧化物。絕緣構件12係對應於每一對突條部11b而設置，朝突條部11b之同一方向延伸。絕緣構件12之上面12a係較突條部11b之上端11c位於更下方之位置。
另外，閘極電極13係設於絕緣構件12正下方區域。閘極電極13係包含導電性材料例如添加有雜質的多晶矽 。
閘極電極13，係朝突條部11b之同一方向、亦即以對突條部11b呈平行的方式延伸。
閘極絕緣膜14係設於絕緣構件12及閘極電極13與半導體基板構件11之間，包含絕緣性材料例如矽氧化物。
換言之，於各對之突條部11b之間形成著到達本體部11a內的閘極溝槽15，朝和突條部11b之同一方向、亦即朝圖1之紙面之垂直方向延伸。
閘極絕緣膜14係形成於閘極溝槽15之內面上。於閘極溝槽15內之下部，係隔著閘極絕緣膜14而填埋閘極電極13，於閘極溝槽15內之上部係隔著閘極絕緣膜14而填埋絕緣構件12。
阻障金屬膜16係設於半導體基板構件11上。阻障金屬膜16，係由導電性材料形成，例如為鈦層與鈦氮化層之二層膜，或鈦層與鎢層之二層合金膜。阻障金屬膜16，係和半導體基板構件11之上面全體及絕緣構件12之上面12a全體呈相接。於阻障金屬膜16上設置由金屬例如鋁金屬膜17。藉由阻障金屬膜16及金屬膜17構成源極電極18(第1電極)。另外，於半導體基板構件11之下方設置汲極電極19(第2電極)。汲極電極19例如為金屬膜，係和半導體基板構件11之下面全體呈相接。
接著說明半導體基板構件11之內部構造。
半導體基板構件11之本體部11a，係於其最下層部 具有由單結晶之矽形成的矽基板21。矽基板21之導電型為n型，矽基板21下面係相接於汲極電極19。
飄移層22係設於矽基板21上。飄移層22，係由成長於矽基板21上的矽之磊晶層構成，其導電型為n型。但是，飄移層22之有效雜質濃度較矽基板21之有效雜質濃度為低。藉由矽基板21及飄移層22而構成汲極層23(第2半導體層)。
又，本說明書中所謂「有效雜質濃度」係指供作為半導體材料之導電用的雜質之濃度，例如半導體材料含有施體雜質與受體雜質之雙方時，係指除掉施體與受體之抵消分以外的部分之濃度。
於飄移層22上設置基底層24及載子排出層25。基底層24及載子排出層25亦由磊晶層構成，其導電型為p型。但是，載子排出層25之有效雜質濃度較基底層24之有效雜質濃度高。載子排出層25，係配置於本體部11a之上層部中之突條部11b之正下方區域之間之區域，其上面係由本體部11a之上面露出。基底層24，係配置於本體部11a之上層部中之突條部11b之正下方區域及載子排出層25之下方。又，基底層24，亦可配置於較載子排出層25之下端更上方。
源極層26(第1半導體層)，係設於突條部11b之正下方區域及突條部11b。源極層26之下部分26a係由磊晶層、亦即單結晶之矽形成，下部分26a之下部係配置於突條部11b之正下方區域，下部分26a之上部係構成突 條部11b之下部。源極層26之上部分26b係由多結晶之矽形成，係構成突條部11b之上部。源極層26係包含施體雜質例如磷(P)。源極層26之上部分26b中之磷濃度，係高於下部分26a中之磷濃度。因此，上部分26b中之有效雜質濃度，係高於下部分26a中之有效雜質濃度。
閘極電極13之下端部係位於飄移層22內，中間部係貫穿基底層24，上端部係位於形成於各對之突條部11b的2個源極層26之下部分26a間。閘極電極13之上端13a，係位於較基底層24之上面及載子排出層25之上面更上方，較源極層26之下部分26a之上面更下方之位置。亦即於上下方向，閘極電極13之配設位置，係和汲極層23，基底層24及源極層26之配設位置重疊。如此則，於半導體裝置1，對應於每一源極層26而形成n通道型之MOSFET。
如圖2之實線L1所示，在沿著源極層26中之上下方向的雜質濃度分布，朝下方時雜質濃度、亦即磷濃度存在著呈不連續減少之點B，該點B相當於源極層26之上部分26b與下部分26a之界面。亦即於實線L1所示雜質濃度分布，點B之上方之雜質濃度比起點B之下方之雜質濃度為極高。具體言之為，源極層26之上部分26b中之磷濃度，係不受上下方向之位置影響而大略一定，例如為1×1021cm-3左右。相對於此，下部分26a中之磷濃度，則於上端部為最高，越往下方變為越低。下部分26a之上端部中之磷濃度例如為1×1019cm-3左右。
依據以上說明之半導體裝置1，對源極電極18施加負極之電源電位，對汲極電極19施加正極之電源電位時，會以飄移層22與基底層24之界面為起點而形成空乏層。於該狀態下，對閘極電極13施加高於臨限值的電位，則於基底層24之閘極絕緣膜14之附近形成反轉層，電流由汲極電極19經由矽基板21，飄移層22，基底層24，源極層26而流通。另外，對閘極電極13施加低於臨限值之電位時，反轉層消滅，電流被遮斷。此時，半導體基板構件11內產生之電洞，會經由載子排出層25快速排出至源極電極18。
接著，說明本實施形態之半導體裝置之製造方法。
圖3(a)~(c)，圖4(a)~(c)，圖5(a)~(c)及圖6(a)~(c)係表示本實施形態之半導體裝置之製造方法之例示工程斷面圖。
首先，如圖3(a)所示，準備由單結晶矽形成的矽基板21。矽基板21係被添加施體雜質之例如磷。接著，於矽基板21上面上實施矽之磊晶成長，形成磊晶層31。添加於磊晶層31的磷之濃度，係低於矽基板21中之磷之濃度。將矽基板21及磊晶層31總稱為半導體基板32。半導體基板32係由單結晶之矽構成，為n型之導電型。
接著藉由例如熱氧化法或CVD(Chemical Vapor Deposition：化學氣相成長)法，於半導體基板32上形成矽氧化膜。接著，藉由微影成像技術法選擇性除去該矽氧化膜，形成例如由矽氧化物遮罩材33。接著，以遮罩材 33為遮罩實施RIE(Reactive Ion Etching：反應性離子蝕刻)等之異方性蝕刻，而將磊晶層32上部選擇性除去，以等間隔形成朝一方向延伸的複數個閘極溝槽15等間隔。又，於圖3(a)，閘極溝槽15之延伸方向為紙面之垂直方向。之後，除去遮罩材33。
接著，如圖3(b)所示，進行例如熱氧化處理，於半導體基板32之上面上形成閘極絕緣膜14。閘極絕緣膜14亦形成於閘極溝槽15之內面上。
接著，如圖3(c)所示，全面沈積雜質，例如沈積含磷的多結晶矽。該多結晶矽被填埋於閘極溝槽15內之同時，亦沈積於半導體基板32之上面上。接著，藉由回蝕刻除去多結晶矽之中沈積於半導體基板32之上面上的部分及填埋於閘極溝槽15內之上部的部分。結果，多結晶矽僅殘留於閘極溝槽15內之下部，而形成閘極電極13形成。
接著，如圖4(a)所示，藉由例如CVD法，全面沈積矽氧化物，形成矽氧化膜34。矽氧化膜34，係將閘極溝槽15內之閘極電極13上之部分予以填埋之同時，被配置於半導體基板32之上面上。
接著，如圖4(b)所示，全面實施回蝕刻，除去矽氧化膜34及閘極絕緣膜14之中形成於半導體基板32之上面上的部分。如此則，矽氧化膜34僅殘留於閘極溝槽15內，而成為絕緣構件12。此時，絕緣構件12之上面12a與半導體基板32之上面32a大致為同一高度。
接著，如圖4(c)所示，針對矽氧化物在選擇性蝕刻矽之條件下進行回蝕刻，除去半導體基板32之上層部。如此則，半導體基板32之上面32a朝下方後退(凹陷)，相對的，絕緣構件12之大部分及閘極絕緣膜14之一部分由半導體基板32之上面32a朝上方突出。此時，以上下方向中之半導體基板32之上面32a之位置，不到達閘極電極13之上端13a之位置的方式，而使上面32a位於上端13a之更上方。
接著，如圖5(a)所示，對半導體基板32由上方植入受體雜質之例如硼離子。如此則，磊晶層31中之較閘極電極13之下端13b更上方之部分之導電型，會由n型變化為p型。此時，磊晶層31中之導電型變為p型的部分，會成為基底層24。另外，磊晶層31中之導電型乃為n型的部分，會成為飄移層22。藉由矽基板21及飄移層22而構成汲極層23。
接著，如圖5(b)所示，藉由例如CVD法全面沈積多結晶矽。接著，於該多結晶矽中導入施體雜質之例如磷。該磷之植入係藉由所謂磷沈積法進行，例如於三氯氧磷(phosphoryl chloride(phoshporus oxychloride))(POCl3)環境中實施熱處理。如此則，於半導體基板32上之全面形成以高濃度導入磷的多結晶矽雜質含有膜35。雜質含有膜35，係相接於半導體基板32之上面32a之同時，覆蓋由上面32a突出的絕緣構件12及閘極絕緣膜14。
接著，如圖5(c)所示，藉由熱處理之實施使雜質含有膜35所包含的磷擴散至基底層24內。如此則，基底層24之上層部之導電型由p型變化為n型，成為n型層36。n型層36之下面，係位於較閘極電極13之上端13a更下方之位置。
此時，n型層36之有效雜質濃度低於雜質含有膜35之有效雜質濃度。另外，單結晶矽中之磷之擴散速度，係低於多結晶矽中之磷之擴散速度，因此於雜質含有膜35與n型層36之界面，磷之濃度呈不連續變化。另外，於n型層36，越是遠離雜質含有膜35、亦即越朝下方，磷之濃度越低。
接著，如圖6(a)所示，由上方實施異方性蝕刻，將雜質含有膜35中之半導體基板32之上面上，以及由絕緣構件12及閘極絕緣膜14構造體之上面上所形成的部分予以除去。此時，雜質含有膜35之中之由絕緣構件12及閘極絕緣膜14構造體之側面上所形成的部分被殘留，而成為側壁37。接著，繼續實施異方性蝕刻，使n型層36之上部之中，除了側壁37之正下方區域以外的部分被除去，而形成源極溝槽38形成。
接著，如圖6(b)所示，以側壁37、亦即雜質含有膜35之殘留之部分為遮罩，對半導體基板32進行受體雜質例如硼離子之植入。如此則，於n型層36及基底層24中之側壁37之正下方區域間之部分，形成導電型為p型，有效雜質濃度高於基底層24之有效雜質濃度的載子排 出層25。例如，加速電壓視為2位準而進行硼離子植入，則載子排出層25成為2個長圓柱上下呈連接的形狀。又，於雜質含有膜35導入1×1021cm-3左右之磷，本工程中植入之硼之量為1×1019cm-3左右，藉由該硼之植入，雜質含有膜35之導電型不會由n型變化為p型。
此時，n型層36中之導電型乃維持n型的部分、亦即相當於側壁37之正下方區域的部分，係成為源極層26之下部分26a。另外，側壁37、亦即雜質含有膜35之殘留部分，係成為源極層26之上部分26b。將單結晶之矽形成的半導體基板32之殘留部分，及多結晶之矽形成的雜質含有膜35之殘留部分總稱為半導體基板構件11。另外，半導體基板構件11之中，將位於源極溝槽38之底面更下方之位置之部分設為本體部11a，將位於上方位置之部分設為突條部11b。
接著，如圖6(c)所示，在矽氧化物被選擇性蝕刻條件下進行矽之回蝕刻，將絕緣構件12及閘極絕緣膜14之上部予以除去。如此則，使絕緣構件12之上面12a，比起側壁37之上端部、亦即比起突條部11b之上端11c更朝下方凹陷。
接著，如圖1所示，以覆蓋半導體基板構件11之上面的方式形成阻障金屬膜16。阻障金屬膜16係進入源極溝槽38內而和載子排出層25之上面呈接觸之同時，接觸於源極層26之露出面全體，另外，亦係相接於絕緣構件12之上面12a及閘極絕緣膜14之上端面接。接著，於阻 障金屬膜16上形成金屬膜17。藉由阻障金屬膜16及金屬膜17來構成源極電極18。另外，於半導體基板構件11之下面上形成汲極電極19。汲極電極19係接觸於半導體基板構件11之下面、亦即矽基板21下面之全體。如此而製造半導體裝置1。
本實施形態中，於圖3(a)所示工程，係於半導體基板32形成閘極溝槽15，於圖4(b)所示工程，係於閘極溝槽15內形成閘極電極13及絕緣構件12，於圖4(c)所示工程，係使半導體基板32之上面凹陷而使絕緣構件12突出，於圖6(a)所示工程，係於突出之絕緣構件12之側面上形成側壁37，於圖6(b)所示工程，係以側壁37為遮罩進行離子植入，而形成載子排出層25。
如此則，本實施形態中，一旦藉由微影成像技術法形成閘極溝槽15後，可以藉由自動對準方式形成載子排出層25，閘極溝槽15與載子排出層25之距離可由雜質含有層35之膜厚決定。結果，即使製程條件變動下亦於全部MOSFET間保持閘極溝槽15與載子排出層25之距離於一定，可維持各MOSFET之特性之均勻性。因此，本實施形態之半導體裝置1之高集積化容易。藉由半導體裝置1之高集積化，可減低導通電阻。
相對於此，假設閘極溝槽15與載子排出層25由個別之微影成像技術工程形成時，閘極溝槽15與載子排出層25之間無法迴避定位偏移之発生。載子排出層25對閘極溝槽15之位置偏移產生時會導致MOSFET之特性變動。 例如，載子排出層25之兩側所形成的2個MOSFET之臨限值互為不同，對閘極電極13施加導通電位時，其中之一MOSFET有可能無法成為導通狀態。閘極溝槽15間之距離變短時，閘極溝槽15與載子排出層25之間之定位偏移相對變大，因此閘極溝槽15間之距離之縮短成為困難。結果，妨礙半導體裝置之高集積化。
另外，本實施形態中，於圖5(b)所示工程，係形成含有高濃度磷的雜質含有膜35，於圖5(c)所示工程，係使雜質含有膜35所包含的磷擴散至基底層24內，而形成n型層36。接著，於圖6(a)所示異方性蝕刻之後，以雜質含有膜35之殘留之部分作為源極層26之上部分26b，以n型層36之殘留之部分作為源極層26之下部分26a。如此則，在源極層26之下部分26a之磷濃度設為適合MOSFET的特定之值之狀態下，可以提高源極層26之上部分26b之磷濃度，減低其與源極電極18之間之接觸電阻。藉由抑制源極層26之下部分26a之磷濃度，可以抑制通道區域、亦即基底層24中之閘極絕緣膜14之附近之區域之雜質濃度，可提升累增崩潰耐壓。
特別是，藉由使用磷沈積法可有效將磷導入雜質含有膜35內。另外，藉由雜質含有膜35由多結晶矽形成，基底層24由單結晶矽形成，利用多結晶矽中之磷之擴散速度與單結晶矽中之磷之擴散速度之差，可使雜質含有膜35之磷濃度與n型層36之磷濃度呈不連續大幅變化。如此則，上述之效果更為顯著。
相對於此，假設對源極層26之硼之植入僅藉由一次之離子植入進行，則如圖2之虛線L2所示，源極層26中之磷濃度於上下方向呈連續變化。此情況下，為確保累增崩潰耐壓而抑低源極層26之下部分26a之磷濃度，則上部分26b之磷濃度亦無法設為太高，導致其和源極電極18之間之接觸電阻變高。
另外，本實施形態中，於圖6(a)所示工程，係藉由異方性蝕刻之進行，除去雜質含有膜35中之半導體基板32之上面上被形成的部分。如此則，於圖6(b)所示工程，對於基底層24之上層部可以有效進行硼之植入。結果，半導體裝置1之持續性(sustain endurance)可以提升。另外，由半導體基板32之上面上除去雜質含有膜35除去後，繼續實施異方性蝕刻，無須追加新的工程，可以自動對準方式形成源極溝槽38。藉由源極溝槽38之形成可以減低源極電極18與源極層26之間之接觸電阻。
另外，本實施形態中，於圖6(b)所示工程係除去絕緣構件12之上部，使絕緣構件12之上面12a位於側壁37之上端部之更下方之位置。如此則，源極溝槽38及該正上方區域中之側壁37等所挾持空間之深寬比會降低，於圖1所示工程，阻障金屬膜16之填埋成為容易。
另外，本實施形態中，絕緣構件12之上面12a，係較側壁37之上端部、亦即源極層26之上端部位於更下方之位置。如此則，源極層26與阻障金屬膜16之接觸面積變大，接觸電阻變低。
另外，本實施形態中，於圖4(c)所示工程係使半導體基板32之上面32a，位於較閘極電極13之上端部13a更下方之位置。如此則，添加高濃度磷的源極層26之上部分26a與閘極電極13，不存在上下方向之重疊。結果，之後之濕蝕刻等導致閘極絕緣膜14受到損傷時，源極層26與閘極電極13之間之短絡亦不容易發生，耐壓可以提升。另外，源極層26與閘極電極13之間之容量可減低。
又，本實施形態中說明源極層26之上部分26b由多結晶矽形成之例，但不限定於此，例如，上部分26b可由磊晶成長之矽形成。另外，本實施形態中說明雜質含有膜35藉由磷沈積法形成之例，但不限定於此，例如，沈積多結晶矽後，進行磷之離子植入而形成雜質含有膜35亦可。
另外，本實施形態中，於圖5(c)所示工程說明，係由雜質含有膜35對基底層24進行雜質擴散，而形成源極層26之下部分26a之例，但不限定於此，例如，在沈積形成上部分26b的多結晶矽前，對基底層24之上層部分實施雜質離子植入而使擴散，形成下部分26a亦可。如此則，側壁37(上部分26b)藉由磊晶矽、矽化物或金屬材料形成時，亦可對下部分26b確實導入雜質。特別是，側壁藉由非矽化物之純金屬形成時，雜質難以由該側壁擴散，必須於側壁形成前實施雜質離子植入及擴散。彼等於後述之另一實施形態亦同様。
接著，說明第1實施形態之第1變形例。
圖7係表示本變形例之半導體裝置之例示斷面圖。
如圖7所示，本變形例之半導體裝置1a，其和前述之第1實施形態之半導體裝置1(圖1參照)比較之差異在於，雜質含有膜35不被加工成為側壁37(圖1參照)，而以在半導體基板32之上面上覆蓋絕緣構件12突出部分的方式，作為連續膜而殘留。因此，絕緣構件12被填埋於半導體基板構件11內，絕緣構件12之上部配置於半導體基板構件11之突條部內。源極電極18係經由雜質含有膜35連接於載子排出層25。又，於半導體裝置1a，汲極電極19成為正極、源極電極18成為負極，p型之載子排出層25與n型之雜質含有膜35之pn界面成為順向接合，通電被阻止。另外，於半導體裝置1a未形成源極溝槽38(圖1參照)。本變形例中之上述以外之構成，係和前述之第1實施形態同樣。
接著，說明本變形例之半導體裝置之製造方法。
圖8係表示本變形例之半導體裝置之製造方法之例示工程斷面圖。
首先，和前述之第1實施形態同樣，實施圖3(a)~圖5(c)所示工程。
接著，如圖8所示，對雜質含有膜35不進行回蝕刻，越過雜質含有膜35而進行受體雜質例如硼之離子植入。此情況下，比起前述之第1實施形態，將離子植入之加速電壓設為較高。此時，形成於雜質含有膜35中之絕緣 構件12之側面上的部分，和形成於半導體基板32之上面上的部分比較，於上下方向之長度變長，而作為遮罩機能。結果，在由n型層36及基底層24中之閘極溝槽15起隔離雜質含有膜35之膜厚分之部分，被形成載子排出層25。又，於雜質含有膜35被導入1×1021cm-3左右之磷，於圖8所示工程植入之硼之量為1×1019cm-3左右，雜質含有膜35之導電型不會由n型變化為p型。之後，形成源極電極18及汲極電極19。如此則，本變形例之半導體裝置1a被製造。本變形例中之上述以外之製造方法，係和前述之第1實施形態同樣。
本變形例中，雜質含有膜35係成為源極層26之上部分26b。雜質含有膜35之上面全體係相接於源極電極18。因此，源極電極18與源極層26之接觸面積變大，接觸電阻變小。
另外，以雜質含有膜35中之絕緣構件12之側面上被形成的部分作為遮罩進行硼離子植入，而可以自動對準方式形成載子排出層25。
另外，和前述之第1實施形態同樣，使雜質含有膜35所包含的磷擴散至基底層24內而形成n型層36，因此可將源極層26之上部分26b之雜質濃度設為較高，減低和源極電極18之間之接觸電阻之同時，可抑制下部分26a之雜質濃度，提升累增崩潰耐壓。另外，雜質含有膜35與閘極電極13係於上下方向被隔離，源極層26與閘極電極13之間之短絡可以被防止之同時，可減低容量。
接著，說明第1實施形態之第2變形例。
圖9係表示本變形例之半導體裝置之例示斷面圖。
如圖9所示，本變形例之半導體裝置1b和前述之第1變形例之半導體裝置1a(圖7參照)之差異在於，未設置雜質含有膜35(圖7參照)。另外，源極層26包含之磷，並非來自雜質含有膜35(圖7參照)之擴散，而是藉由離子植入被導入。因此，源極層26中之磷濃度之分布，係和前述之第1實施形態中之分布(圖2參照)不同，例如為圖2之虛線L2所示，於上下方向中之源極層26之中央部分具有1個以上之峰值。本變形例中之上述以外之構成係和前述之第1變形例同樣。
接著，說明本變形例之半導體裝置之製造方法。
圖10(a)~(c)係表示本變形例之半導體裝置之製造方法之例示工程斷面圖。
首先，和前述之第1實施形態同樣，實施圖3(a)~圖5(a)所示工程。
接著，如圖10(a)所示，藉由離子植入將施體雜質之例如磷導入基底層24之上部。如此則，於基底層24之上層部，下面比起閘極電極13之上端13a位於更下方之部分之導電型會由p型變化為n型，而成為n型層36。
接著，如圖10(b)所示，於全面形成阻障金屬膜16。阻障金屬膜16，係以覆蓋由絕緣構件12中之半導體基板32之上面突出之部分而被形成。
接著，如圖10(c)所示，越過阻障金屬膜16進行 受體雜質例如硼之離子植入。此時，阻障金屬膜16中之絕緣構件12之側面上被形成的部分，比起半導體基板32之上面上被形成的部分，其之於上下方向中之長度較長，而成為遮罩之機能。結果，在由n型層36及基底層24中之閘極溝槽15被隔開阻障金屬膜16之膜厚分距離的部分，被形成載子排出層25形成。之後，形成源極電極18及汲極電極19。如此則，本變形例之半導體裝置1b被製造。本變形例中之上述以外之製造方法，係和前述之第1變形例同樣。
於本變形例，係以阻障金屬膜16中之絕緣構件12之側面上被形成的部分作為遮罩使用，而可以自動對準方式形成載子排出層25。
接著，說明第2實施形態。
圖11係表示本實施形態之半導體裝置之例示斷面圖。
如圖11所示，本實施形態之半導體裝置2和前述之第1實施形態之半導體裝置1(圖1參照)之差異在於，絕緣構件12之上面12a較突條部11b之上端11c位於更上方之位置。如此之半導體裝置2，係和前述之第1實施形態同樣，實施圖3(a)~圖6(b)所示工程後，不實施將圖6(c)所示絕緣構件12之上部予以除去之工程，藉由形成源極電極18及汲極電極19而予以製造。本實施形態中之上述以外之構成及製造方法，係和前述之第1實施形態同樣。
本實施形態中，係和前述之第1實施形態同樣，利用側壁37對於閘極溝槽15而可以自動對準方式形成載子排出層25。另外，使雜質含有膜35所包含的磷擴散至基底層24內而形成n型層36，因此源極層26之上部分26b之雜質濃度可以設為較高，可減低和源極電極18之間之接觸電阻之同時，可抑制下部分26a之雜質濃度，提升累增崩潰耐壓。另外，係將雜質含有膜35中之半導體基板32之上面上被形成的部分予以除去，因此硼可以有效植入。另外，無須追加新的工程，可以自動對準方式形成源極溝槽38。另外，源極層26之上部分26a與閘極電極13係於上下方向被隔離，源極層26與閘極電極13之間之短絡可被防止，可減低容量。
接著，說明第3實施形態。
圖12係表示本實施形態之半導體裝置之例示斷面圖。
如圖12所示，本實施形態之半導體裝置3和前述之第1實施形態之半導體裝置1(圖1參照)之差異在於，未設置源極層26之上部分26b(圖1參照)、亦即側壁37(圖1參照)，改為設置由矽化物構成之側壁41。於半導體裝置3，源極層26僅由下部分26a構成。
另外，源極層26之有效雜質濃度低於側壁41(矽化物膜43)之有效雜質濃度。沿著側壁41及源極層26中之上下方向的雜質濃度分布，係於側壁41與源極層26之界面，雜質濃度呈不連續變化。該雜質濃度分布之形狀， 係和圖2所示分布同樣。此情況下，圖2所示「上部分26b」係提換為「側壁41」。本實施形態中之上述以外之構成，係和前述之第1實施形態同樣。
接著，說明本實施形態之半導體裝置之製造方法。
圖13(a)~(c)，係表示本實施形態之半導體裝置之製造方法之例示工程斷面圖。
首先，和前述之第1實施形態同樣，實施圖3(a)~圖5(c)所示工程。
接著，如圖13(a)所示，於雜質含有膜35上形成例如鈦或鎢等構成之金屬膜42。
接著，如圖13(b)所示，實施熱處理，使雜質含有膜35所包含的矽和金屬膜42所包含的金屬起反應而成為矽化物。如此則，雜質含有膜35變化為矽化物膜43。接著，由矽化物膜43上除去未反應之金屬膜42。
以後之工程係和前述之第1實施形態同樣。亦即如圖13(c)所示，由上方實施異方性蝕刻，將矽化物膜43中之半導體基板32之上面上，以及絕緣構件12及閘極絕緣膜14所形成之構造體之上面上，被形成的部分予以除去。此時，矽化物膜43中之絕緣構件12及閘極絕緣膜14構成之構造體之側面上被形成的部分係予以殘留，而成為側壁41。接著，繼續實施異方性蝕刻而形成源極溝槽38。接著，以側壁41為遮罩，實施受體雜質例如硼之離子植入。如此則，於n型層36及基底層24中之側壁41正下方區域間之部分，形成載子排出層25。
接著，係和圖6(c)所示工程同樣，將絕緣構件12之上部予以除去。如此則，絕緣構件12之上面12a會位於較側壁41上端更下方之位置。
接著，如圖12所示，形成源極電極18及汲極電極19。此時，源極電極18係接觸於矽化物側壁41。如此而製造本實施形態之半導體裝置3。本實施形態中之上述以外之製造方法，係和前述之第1實施形態同樣。
本實施形態中，源極電極18與源極層26之間存在著矽化物側壁41，源極電極18與源極層26之間之電阻可以更進一步減低。另外，本實施形態中，係和前述之第1實施形態同樣，利用側壁41而可以自動對準方式形成載子排出層25。另外，將矽化物膜43中之半導體基板32之上面上被形成的部分予以除去，硼可以有效植入。另外，無須追加新的工程，可以自動對準方式形成源極溝槽38。另外，側壁41與閘極電極13於上下方向被隔離，因此源極層26與閘極電極13之間之短絡可以防止，可減低容量。
接著，說明第3實施形態之變形例。
圖14係表示本變形例之半導體裝置之例示斷面圖。
如圖14所示，本變形例之半導體裝置3a和前述之第3實施形態之半導體裝置3(圖12參照)之差異在於，矽化物膜43未被加工成為側壁41(圖12參照)，而於半導體基板32之上面上，以覆蓋絕緣構件12之上面的方式成為連續膜予以殘留。因此，源極電極18係經由矽化物 膜43被連接於源極層26及載子排出層25。另外，於半導體裝置3a未被形成源極溝槽38(圖12參照)。本變形例中之上述以外之構成，係和前述之第3實施形態同樣。
接著，說明本變形例之半導體裝置之製造方法。
圖15係表示本變形例之半導體裝置之製造方法之例示工程斷面圖。
首先，係和前述之第3實施形態同樣，實施圖3(a)~圖5(c)及圖9(a)及(b)所示工程。
接著，如圖15所示，對矽化物膜43不進行回蝕刻，越過矽化物膜43而進行受體雜質例如硼之離子植入。該離子植入之加速電壓，係設為較前述之第1實施形態實施硼離子植入時(圖6(b)參照)之加速電壓為高。此時，矽化物膜43中之絕緣構件12之側面上被形成的部分，和半導體基板32之上面上被形成的部分比較，於上下方向、亦即離子之植入方向之長度變長，因此作為遮罩之機能。結果，在由n型層36及基底層24中之閘極溝槽15起隔離矽化物膜43之膜厚分之部分，係經由矽化物膜43被實施硼之植入，而形成載子排出層25。之後，形成源極電極18及汲極電極19。如此而製造本變形例之半導體裝置3a製造。本變形例中之上述以外之製造方法，係和前述之第3實施形態同樣。
於本變形例，係以矽化物膜43中之絕緣構件12之側面上被形成的部分作為遮罩實施硼離子植入，而可以自動 對準方式形成載子排出層25。另外，於矽化物膜43與閘極電極13係於上下方向呈隔離，可防止源極層26與閘極電極13之間之短絡，減低容量。
接著，說明第4實施形態。
圖16，係表示本實施形態之半導體裝置之例示斷面圖。
如圖16所示，本實施形態之半導體裝置4和前述之第1實施形態之半導體裝置1(圖1參照)之差異在於，在閘極溝槽15內之閘極電極13之正下方區域設置填埋電極46。填埋電極46係由導電性材料例如添加雜質的多結晶矽構成，被連接於源極電極18。另外，填埋電極46，係和汲極電極19及閘極電極13呈絕緣。本實施形態中之上述以外之構成，係和前述之第1實施形態同樣。
依據以上說明之實施形態，可實現容易高集積化的半導體裝置及其製造方法。
以上說明本發明幾個實施形態，但是彼等實施形態僅為例示，並非用來限定本發明。彼等新穎實施形態可以其他各種形態來實施，在不脫離發明要旨之範圍內可做各種省略、取代或變更。彼等實施形態或其變形，亦包含於發明之範圍或要旨之同時，亦包含於申請專利範圍記載之發明以及其之均等範疇內。另外，前述之各實施形態可以相互組合實施。
1‧‧‧半導體裝置
11‧‧‧半導體基板構件
11a‧‧‧本體部
11b‧‧‧突條部
12‧‧‧絕緣構件
12a‧‧‧上面
11c‧‧‧上端
13‧‧‧閘極電極
14‧‧‧閘極絕緣膜
15‧‧‧閘極溝槽
16‧‧‧阻障金屬膜
17‧‧‧鋁金屬膜
18‧‧‧源極電極
19‧‧‧汲極電極
21‧‧‧矽基板
22‧‧‧飄移層
23‧‧‧汲極層
24‧‧‧基底層24
25‧‧‧載子排出層
26‧‧‧源極層26
26a‧‧‧下部分
26b‧‧‧上部分
13a‧‧‧上端
32‧‧‧半導體基板
37‧‧‧側壁
38‧‧‧源極溝槽
26b‧‧‧上部分
[圖1]第1實施形態之半導體裝置之例示斷面圖。
[圖2]橫軸取圖1所示A-A’線之位置，縱軸取雜質濃度，而表示源極層中之雜質濃度之分布之例示圖。
[圖3](a)~(c)係表示第1實施形態之半導體裝置之製造方法之例示工程斷面圖。
[圖4](a)~(c)係表示第1實施形態之半導體裝置之製造方法之例示工程斷面圖。
[圖5](a)~(c)係表示第1實施形態之半導體裝置之製造方法之例示工程斷面圖。
[圖6](a)~(c)係表示第1實施形態之半導體裝置之製造方法之例示工程斷面圖。
[圖7]第1實施形態之第1變形例之半導體裝置之例示斷面圖。
[圖8]第1實施形態之第1變形例之半導體裝置之製造方法之例示工程斷面圖。
[圖9]第1實施形態之第2變形例之半導體裝置之例示斷面圖。
[圖10](a)~(c)係表示第1實施形態之第2變形例之半導體裝置之製造方法之例示工程斷面圖。
[圖11]第2實施形態之半導體裝置之例示斷面圖。
[圖12]第3實施形態之半導體裝置之例示斷面圖。
[圖13](a)~(c)係表示第3實施形態之半導體裝置之製造方法之例示工程斷面圖。
[圖14]第3實施形態之變形例之半導體裝置之例示斷 面圖。
[圖15]第3實施形態之變形例之半導體裝置之製造方法之例示工程斷面圖。
[圖16]第4實施形態之半導體裝置之例示斷面圖。
1‧‧‧半導體裝置
11‧‧‧半導體基板構件
11a‧‧‧本體部
11b‧‧‧突條部
12‧‧‧絕緣構件
12a‧‧‧上面
11c‧‧‧上端
13‧‧‧閘極電極
14‧‧‧閘極絕緣膜
15‧‧‧閘極溝槽
16‧‧‧阻障金屬膜
17‧‧‧鋁金屬膜
18‧‧‧源極電極
19‧‧‧汲極電極
21‧‧‧矽基板
22‧‧‧飄移層
23‧‧‧汲極層
24‧‧‧基底層
25‧‧‧載子排出層
26‧‧‧源極層
26a‧‧‧下部分
26b‧‧‧上部分
13a‧‧‧上端
32‧‧‧半導體基板
37‧‧‧側壁
38‧‧‧源極溝槽
26b‧‧‧上部分

Claims (20)

  1. 一種半導體裝置之製造方法，係具備：於第1導電型之半導體基板之上面形成複數個溝槽的工程；於上述溝槽之內面上形成閘極絕緣膜的工程；於上述溝槽內之下部將閘極電極予以予以填埋的工程；於上述溝槽內之上部將絕緣構件予以填埋的工程；藉由除去上述半導體基板之上層部，而使上述絕緣構件由上述半導體基板之上面突出的工程；於上述半導體基板導入雜質，而於上述半導體基板中之較上述閘極電極之下端更上方之部分，形成第2導電型之基底層的工程；以覆蓋上述突出絕緣構件的方式，形成遮罩膜的工程；藉由對上述基底層導入雜質，而於上述基底層之上層部、在下面成為比起上述閘極電極之上端更下方之部分，形成第1導電型之第1半導體層的工程；以形成於上述遮罩膜中之上述絕緣構件之側面上的部分作為遮罩，藉由對上述半導體基板植入雜質，而於上述基底層之一部分及上述第1半導體層之一部分，形成有效雜質濃度較上述基底層之有效雜質濃度高的第2導電型之載子排出層的工程；以和上述半導體基板之上面呈連接的方式形成第1電 極的工程；及以和上述半導體基板之下面呈連接的方式形成第2電極的工程。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，上述遮罩膜之形成工程，係具有於上述半導體基板上形成含有雜質的雜質含有膜的工程；上述第1導電層之形成工程，係具有使上述雜質含有膜所包含的雜質擴散至上述基底層內的工程。
  3. 如申請專利範圍第2項之半導體裝置之製造方法，其中，上述半導體基板係藉由單結晶之半導體材料形成，上述雜質含有膜係藉由多結晶之半導體材料形成。
  4. 如申請專利範圍第3項之半導體裝置之製造方法，其中，上述半導體基板係藉由單結晶矽形成，上述雜質含有膜係藉由多結晶矽形成。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中，上述遮罩膜之形成工程，係另具有；於上述雜質含有膜上形成金屬膜的工程；及使上述雜質含有膜與上述金屬膜反應而實施矽化物化的工程。
  6. 如申請專利範圍第1項之半導體裝置之製造方法， 其中，上述遮罩膜之形成工程，係具有以相接於上述半導體基板之上面的方式，形成金屬膜的工程。
  7. 如申請專利範圍第1項之半導體裝置之製造方法，其中，另具有：對上述遮罩膜實施異方性蝕刻，而除去上述遮罩膜之中形成於上述半導體基板之上面上的部分之工程。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中，另具有：藉由除去上述絕緣構件之上部，而使上述絕緣構件之上面，比起上述遮罩膜中之上述絕緣構件之側面上所殘留之部分之上端，更朝下方之位置後退的工程。
  9. 如申請專利範圍第1項之半導體裝置之製造方法，其中，於上述載子排出層之形成工程，係經由上述遮罩膜植入上述雜質。
  10. 如申請專利範圍第1項之半導體裝置之製造方法，其中，於使上述絕緣構件突出的工程，係使上述半導體基板之上面，位於較上述閘極電極之上端更上方。
  11. 一種半導體裝置，係具備：半導體基板構件，係於上面形成有複數對之突條部；絕緣構件，係設於各對所屬之上述突條部間，其之上 面比起上述突條部之上端位於更下方；閘極電極，係被設於上述絕緣構件之正下方區域；閘極絕緣膜，係設於上述半導體基板構件與上述閘極電極之間；第1電極，係連接於上述半導體基板構件之上面；及第2電極，係連接於上述半導體基板構件之下面；上述半導體基板構件係具有：第2半導體層，為第1導電型，被連接於上述第2電極，上述閘極電極之下端部位於其間；基底層，為第2導電型，設於上述第2半導體層上，被上述閘極電極貫穿；第1半導體層，為第1導電型，用來構成上述突條部，被連接於上述第1電極；及載子排出層，為第2導電型，設於上述半導體基板構件之上層部分中之上述突條部之對間之區域之正下方區域，被連接於上述第1電極，有效雜質濃度高於上述基底層之有效雜質濃度。
  12. 如申請專利範圍第11項之半導體裝置，其中，另具有：填埋電極，係設於上述半導體基板構件內之上述閘極電極之正下方區域，和上述閘極電極及上述第2電極呈絕緣，被連接於上述第1電極。
  13. 一種半導體裝置，係具有：半導體基板構件，係上面被形成有複數個溝槽；閘極電極，係設於上述溝槽內； 閘極絕緣膜，係設於上述半導體基板構件與上述閘極電極之間；第1電極，係被連接於上述半導體基板構件之上面；及第2電極，係被連接於上述半導體基板構件之下面；上述半導體基板構件，係具有：第2半導體層，為第1導電型，被連接於上述第2電極，上述閘極電極之下端部進入其間；基底層，為第2導電型，設於上述第2半導體層上，被上述閘極電極貫穿；第1半導體層，為第1導電型，設於上述基底層上，被連接於上述第1電極；載子排出層，為第2導電型，設於上述溝槽間被和上述閘極絕緣膜隔離之區域，被連接於上述第1電極，有效雜質濃度較上述基底層之有效雜質濃度高；於上述第1半導體層中之沿著上下方向之雜質濃度分布，存在著雜質濃度呈不連續變化之點，上述點之上方之雜質濃度，係較上述點之下方之雜質濃度為高。
  14. 如申請專利範圍第13項之半導體裝置，其中，於上述半導體基板構件之上面，形成複數對之突條部；上述溝槽之上部，係形成於各對所屬之上述突條部間；另具有設於上述溝槽之上部內的絕緣構件。
  15. 一種半導體裝置，係具備：半導體基板構件，係由矽構成，上面被形成有複數個溝槽；閘極電極，係設於上述溝槽內；閘極絕緣膜，係設於上述半導體基板構件與上述閘極電極之間；矽化物膜，係相接於上述半導體基板構件之上面；第1電極，係相接於上述矽化物膜之上面；及第2電極，係相接於上述半導體基板構件之下面；上述半導體基板構件，係具有：第2半導體層，為第1導電型，相接於上述第2電極，上述閘極電極之下端部進入其間；基底層，為第2導電型，設於上述第2半導體層上，被上述閘極電極貫穿；第1半導體層，為第1導電型，有效雜質濃度較上述矽化物膜之有效雜質濃度為低、被設於上述基底層上，相接於上述矽化物膜；及載子排出層，為第2導電型，設於上述溝槽間被和上述閘極絕緣膜隔離之區域，相接於上述第1電極，有效雜質濃度較上述基底層之有效雜質濃度為高；上述矽化物膜及上述第1半導體層中之沿著上下方向的雜質濃度分布，於上述矽化物膜與上述第1半導體層之界面，雜質濃度係呈不連續變化。
  16. 如申請專利範圍第15項之半導體裝置，其中， 於上述半導體基板構件之上面，形成有複數對之突條部；上述溝槽之上部，係形成於各對所屬之上述突條部間；另具有：設於上述溝槽之上部內的絕緣構件。
  17. 一種半導體裝置，係具備：半導體基板構件，係上面形成有複數個溝槽；閘極電極，係設於上述溝槽內；閘極絕緣膜，係設於上述半導體基板構件與上述閘極電極之間；第1電極，係被連接於上述半導體基板構件之上面；第2電極，係被連接於上述半導體基板構件之下面；上述半導體基板構件，係具有：第2半導體層，為第1導電型，被連接於上述第2電極，上述閘極電極之下端部位於其間；基底層，為第2導電型，設於上述第2半導體層上，被上述閘極電極貫穿；第1半導體層，為第1導電型，設於上述基底層上，被連接於上述第1電極；及載子排出層，為第2導電型，設於上述溝槽間被和上述閘極絕緣膜隔離之區域，被連接於上述第1電極，有效雜質濃度較上述基底層之有效雜質濃度高；上述第1半導體層，係具有：下部分，係由單結晶矽形成；及 上部分，其之雜質濃度較上述下部分之雜質濃度高，由多結晶矽形成。
  18. 如申請專利範圍第17項之半導體裝置，其中，於上述半導體基板構件之上面，形成有複數對之突條部；上述溝槽之上部，係形成於各對所屬之上述突條部間；另具有：設於上述溝槽之上部內的絕緣構件。
  19. 一種半導體裝置，係具備：半導體基板構件，係上面形成有複數個突條部；絕緣構件，係被填埋於上述半導體基板構件內，其上部被配置於各個上述突條部內；閘極電極，係設於上述絕緣構件之正下方區域；閘極絕緣膜，係設於上述半導體基板構件與上述閘極電極之間；第1電極，係被連接於上述半導體基板構件之上面；及第2電極，係被連接於上述半導體基板構件之下面；上述半導體基板構件，係具有：第2半導體層，為第1導電型，相接於上述第2電極，上述閘極電極之下端部位於其間；基底層，為第2導電型，設於上述第2半導體層上，被上述閘極電極貫穿；第1半導體層，為第1導電型，設於上述基底層上 ，用於覆蓋上述絕緣構件之上面，相接於上述第1電極；及載子排出層，為第2導電型，設於上述突條部間之區域之正下方區域，相接於上述第1半導體層及上述基底層，有效雜質濃度較上述基底層之有效雜質濃度為高。
  20. 如申請專利範圍第19項之半導體裝置，其中，另具備：填埋電極，其被設於上述半導體基板構件內之上述閘極電極之正下方區域，和上述閘極電極及上述第2電極呈絕緣，被連接於上述第1電極。
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