JP6440220B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 138
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 38
- 229920005591 polysilicon Polymers 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000012808 vapor phase Substances 0.000 claims description 2
- 238000010292 electrical insulation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 230000007257 malfunction Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Description
本発明は、半導体装置の製造方法に関する。
従来より、いわゆるシールドゲート構造を有する半導体装置が知られている（例えば、特許文献１参照。）。従来の半導体装置９００は、図２０（ａ）に示すように、ｎ＋型ドレイン領域９１２、ｎ−型ドリフト領域９１４、ｐ型ベース領域９１６及びｎ＋型ソース領域９１８を含む半導体基体９１０と、半導体基体９１０内に形成され、ｎ−型ドリフト領域９１４に隣接した底、及び、ｐ型ベース領域９１６及びｎ−型ドリフト領域９１４に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチ９２２と、トレンチ９２２内に配設され、かつ、側壁の部分でゲート絶縁膜９２４を介してｐ型ベース領域９１６と対向するゲート電極９２６と、トレンチ９２２内に配設され、かつ、ゲート電極９２６とトレンチ９２２の底との間に位置するシールド電極９３０と、ゲート電極９２６とシールド電極９３０との間に拡がり、さらに、トレンチ９２２の側壁及び底に沿って拡がって側壁及び底からシールド電極９３０を離隔させる、トレンチ９２２内における電気的絶縁領域９２８と、半導体基体９１０の上方に形成され、ソース領域９１８とシールド電極９３０とに電気的に接続されたソース電極９３４と、ｎ＋型ドレイン領域９１２に隣接して形成されたドレイン電極９３６とを備える。
従来の半導体装置９００によれば、トレンチ９２２内に配設され、かつ、ゲート電極９２６とトレンチ９２２の底との間に位置するシールド電極９３０を備えることから、ゲート・ドレイン間容量ＣＧＤ（図２０（ｂ）参照。）が低減し、その結果、ゲート充電電流量及びゲート放電電流量が低減し、スイッチング速度を速くできる。また、電界集中が起こり易いトレンチ９２２の角部からゲート電極９２６までの距離を長くでき、さらには、電気的絶縁領域９２８で電界を緩和することができる結果、耐圧を高くできる。
しかしながら、本発明者の研究により、従来の半導体装置９００においては、スイッチオフ時にリンギングが発生したり高いサージ電圧が発生したりする場合があることが分かった。そこで、本発明者は、シールド電極として高抵抗のシールド電極（例えば、ソース電極やゲート電極よりも高抵抗のシールド電極）を用いることを考えた（図２（ａ）参照。）。このようにすれば、シールド電極の高い内部抵抗により、スイッチオフ時にドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することが可能となる。
しかしながら、上記したようにシールド電極として高抵抗のシールド電極を用いると、スイッチング期間の後半において、シールド電極の配線に沿って電位差が生じるために、ゲート・ソース間の容量ＣＧＳ（図２０参照。図２においても同様。）を介してゲート電圧ＶＧＳが立ち上がってしまい、誤動作（セルフ・ターンオン）が発生し易くなるという問題（図２（ｂ）符号Ａ参照。）が発生する。また、スイッチング速度が遅くなることで（図２（ｂ）参照。）、スイッチング損失が増加するという問題が発生する。
一方、シールド電極として低抵抗のシールド電極を用いた場合には（図３（ａ）参照。）、スイッチオフ時にドレイン電極の電位変化を緩やかにすることができないことから、リンギングを抑制するとともにサージ電圧を低減することが可能となるという効果が得られなくなる（図３（ｂ）参照。）。
そこで、本発明は、これらの問題を解決するためになされたもので、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することが可能で、かつ、スイッチオフ時にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制することが可能で、かつ、スイッチング損失が増加するという問題を低減することが可能な半導体装置を提供することを目的とする。
［１］本発明の半導体装置は、第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、前記半導体基体の上方に形成され、前記ソース領域と前記シールド電極とに電気的に接続されたソース電極と、前記ドレイン領域に隣接して形成されたドレイン電極とを備える半導体装置であって、前記シールド電極は、前記ドレイン領域側に位置する高抵抗領域、及び、前記ゲート電極側に位置する低抵抗領域を有することを特徴とする。
なお、上記した高抵抗領域を、前記ドレイン領域側に位置し、前記シールド電極の長手方向に沿って第１の抵抗を有する第１領域と言い、上記した低抵抗領域を、前記ゲート電極側に位置し、前記シールド電極の長手方向に沿って前記第１の抵抗よりも高い第２の抵抗を有する第２領域と言うこともできる。
［２］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高いことが好ましい。
［３］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はそれぞれ異なる材料からなり、前記低抵抗領域を構成する材料の電気抵抗率は前記高抵抗領域を構成する材料の電気抵抗率よりも低いことが好ましい。
［４］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はそれぞれ同一の材料からなり、前記シールド電極のストライプ長手方向に直交する平面で切断したときの前記低抵抗領域の断面積は、前記シールド電極の長手方向に直交する平面で切断したときの前記高抵抗領域の断面積よりも大きいことが好ましい。
［５］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域は、互いに接する位置に位置することが好ましい。
［６］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域は、前記電気的絶縁領域を介して互いに離隔する位置に位置することが好ましい。
［７］本発明の半導体装置においては、前記電気的絶縁領域のうち前記高抵抗領域と前記低抵抗領域との間に挟まれている電気的絶縁領域は部分的に開口部を有し、前記高抵抗領域及び前記低抵抗領域は、前記開口部を介して部分的に接していることが好ましい。
［８］本発明の半導体装置においては、前記低抵抗領域は前記高抵抗領域よりも薄いことが好ましい。
［９］本発明の半導体装置においては、前記高抵抗領域は前記低抵抗領域よりも薄いことが好ましい。
本発明の半導体装置によれば、シールド電極として、ドレイン領域側に位置する高抵抗領域、及び、ゲート電極側に位置する低抵抗領域を有するシールド電極を備えることから（図１（ａ）参照。）、高抵抗領域においては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる（図１（ｂ）参照。）。また、低抵抗領域においては、当該領域における抵抗Ｒｂ（図４参照。）の抵抗値が抵抗Ｒａ（図４参照。）の抵抗値よりも低いため、シールド電極の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる（図１（ｂ）符号Ａ参照。）。また、低抵抗領域の存在により、スイッチング速度を速くすることができ（図１（ｂ）参照。）、もって、スイッチング損失の増加を防止することができる。
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
［実施形態１］
１．半導体装置
実施形態１に係る半導体装置は、図１（ａ）に示すように、ｎ＋型ドレイン領域（第１導電型のドレイン領域）１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域（第１導電型のドリフト領域）１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域（第２導電型のベース領域）１１６、及び、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域（第１導電型のソース領域）１１８を含む半導体基体１１０と、半導体基体１１０内に形成され、ｎ−型ドリフト領域１１４に隣接した底、及び、ｐ型ベース領域１１６及びｎ−型ドリフト領域１１４に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチ１２２と、トレンチ１２２内に配設され、かつ、側壁の部分でゲート絶縁膜１２４を介してｐ型ベース領域１１６と対向するゲート電極１２６と、トレンチ１２２内に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置するシールド電極１３０と、ゲート電極１２６とシールド電極１３０との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からシールド電極１３０を離隔させる、トレンチ１２２内における電気的絶縁領域１２８と、半導体基体１１０の上方に形成され、ソース領域１１８とシールド電極１３０とに電気的に接続されたソース電極１３４と、ドレイン領域１１２に隣接して形成されたドレイン電極１３６とを備える。
実施形態１に係る半導体装置１００は、パワーＭＯＳＦＥＴである。
１．半導体装置
実施形態１に係る半導体装置は、図１（ａ）に示すように、ｎ＋型ドレイン領域（第１導電型のドレイン領域）１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域（第１導電型のドリフト領域）１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域（第２導電型のベース領域）１１６、及び、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域（第１導電型のソース領域）１１８を含む半導体基体１１０と、半導体基体１１０内に形成され、ｎ−型ドリフト領域１１４に隣接した底、及び、ｐ型ベース領域１１６及びｎ−型ドリフト領域１１４に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチ１２２と、トレンチ１２２内に配設され、かつ、側壁の部分でゲート絶縁膜１２４を介してｐ型ベース領域１１６と対向するゲート電極１２６と、トレンチ１２２内に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置するシールド電極１３０と、ゲート電極１２６とシールド電極１３０との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からシールド電極１３０を離隔させる、トレンチ１２２内における電気的絶縁領域１２８と、半導体基体１１０の上方に形成され、ソース領域１１８とシールド電極１３０とに電気的に接続されたソース電極１３４と、ドレイン領域１１２に隣接して形成されたドレイン電極１３６とを備える。
実施形態１に係る半導体装置１００は、パワーＭＯＳＦＥＴである。
そして、実施形態１に係る半導体装置１００においては、シールド電極１３０は、ドレイン領域１１２側に位置する高抵抗領域１３０ａ、及び、ゲート電極１２６側に位置する低抵抗領域１３０ｂを有する。また、高抵抗領域１３０ａ及び低抵抗領域１３０ｂはともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度は高抵抗領域１３０ａの不純物濃度よりも高い。また、高抵抗領域１３０ａ及び低抵抗領域１３０ｂは、互いに接する位置に位置する。
ｎ＋型ドレイン領域１１２の厚さは５０μｍ〜５００μｍ（例えば３５０μｍ）であり、ｎ＋型ドレイン領域１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）である。ｎ−型ドリフト領域１１４の厚さは１０μｍ〜５０μｍ（例えば１５μｍ）であり、ｎ−型ドリフト領域１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３（例えば１×１０１５ｃｍ−３）である。ｐ型ベース領域１１６の厚さは２μｍ〜１０μｍ（例えば５μｍ）であり、ｐ型ベース領域１１６の不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３（例えば１×１０１７ｃｍ−３）である。
トレンチ１２２の深さは４μｍ〜２０μｍ（例えば１０μｍ）であり、トレンチ１２２のピッチは３μｍ〜１５μｍ（例えば１０μｍ）である。
ゲート絶縁膜１２４は例えば熱酸化法により形成された二酸化珪素膜からなり、ゲート絶縁膜１２４の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。
ゲート電極１２６は例えばＣＶＤ法により形成された低抵抗のポリシリコンからなり、ゲート電極１２６の厚さは２μｍ〜１０μｍ（例えば５μｍ）である。
ゲート絶縁膜１２４は例えば熱酸化法により形成された二酸化珪素膜からなり、ゲート絶縁膜１２４の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。
ゲート電極１２６は例えばＣＶＤ法により形成された低抵抗のポリシリコンからなり、ゲート電極１２６の厚さは２μｍ〜１０μｍ（例えば５μｍ）である。
シールド電極１３０は、上記したように、トレンチ１２２内に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置する。高抵抗領域１３０ａは例えばＣＶＤ法により形成された高抵抗のポリシリコンからなり、高抵抗領域１３０ａの厚さは１μｍ〜４μｍ（例えば３μｍ）である。低抵抗領域１３０ａは例えばＣＶＤ法により形成された低抵抗のポリシリコンからなり、低抵抗領域１３０ｂの厚さは０．５μｍ〜２μｍ（例えば１μｍ）である。
シールド電極１３０とゲート電極１２６との間隔は１μｍ〜３μｍ（例えば２μｍ）であり、シールド電極１３０とトレンチ１２２の底との間隔は１μｍ〜３μｍ（例えば２μｍ）であり、シールド電極１３０とトレンチ１２２の側壁との間隔は１μｍ〜３μｍ（例えば２μｍ）である。
ｎ＋型ソース領域１１８の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ｎ＋型ソース領域１１８の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
ｐ＋型コンタクト領域１２０の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ｐ型コンタクト領域１２６の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
層間絶縁膜１３２は例えばＣＶＤ法により形成された二酸化珪素膜からなり、層間絶縁膜１３２の厚さは０．５μｍ〜３μｍ（例えば１μｍ）である。
ｐ＋型コンタクト領域１２０の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ｐ型コンタクト領域１２６の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
層間絶縁膜１３２は例えばＣＶＤ法により形成された二酸化珪素膜からなり、層間絶縁膜１３２の厚さは０．５μｍ〜３μｍ（例えば１μｍ）である。
ソース電極１３４は例えばＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、ソース電極１３０の厚さは１μｍ〜１０μｍ（例えば３μｍ）である。
ドレイン電極１３６はＴｉ、Ｎｉ、Ａｕがこの順序で積層された積層膜からなり、ドレイン電極１３６の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）である。
ドレイン電極１３６はＴｉ、Ｎｉ、Ａｕがこの順序で積層された積層膜からなり、ドレイン電極１３６の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）である。
２．半導体装置の効果
実施形態１に係る半導体装置１００によれば、シールド電極として、ドレイン領域１１２側に位置する高抵抗領域１３０ａ、及び、ゲート電極１２６側に位置する低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図１（ａ）参照。）、高抵抗領域１３０ａにおいては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる（図１（ｂ）参照。）。また、低抵抗領域１３０ｂにおいては、当該領域における抵抗Ｒｂ（図４参照。）の抵抗値が抵抗Ｒａ（図４参照。）の抵抗値よりも低いため、シールド電極１３０の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる（図１（ｂ）符号Ａ参照。）。また、低抵抗領域１３０ｂの存在により、スイッチング速度を速くすることができ（図１（ｂ）参照。）、もって、スイッチング損失の増加を防止することができる。
実施形態１に係る半導体装置１００によれば、シールド電極として、ドレイン領域１１２側に位置する高抵抗領域１３０ａ、及び、ゲート電極１２６側に位置する低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図１（ａ）参照。）、高抵抗領域１３０ａにおいては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる（図１（ｂ）参照。）。また、低抵抗領域１３０ｂにおいては、当該領域における抵抗Ｒｂ（図４参照。）の抵抗値が抵抗Ｒａ（図４参照。）の抵抗値よりも低いため、シールド電極１３０の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる（図１（ｂ）符号Ａ参照。）。また、低抵抗領域１３０ｂの存在により、スイッチング速度を速くすることができ（図１（ｂ）参照。）、もって、スイッチング損失の増加を防止することができる。
また、実施形態１に係る半導体装置１００によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度が高抵抗領域１３０ａの不純物濃度よりも高いシールド電極を備えることから、不純物のドープ量を適宜の値に設定することにより、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの電気抵抗率を比較的容易に所望の値に設定することができる。
また、実施形態１に係る半導体装置１００によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが互いに接する位置に位置するシールド電極を備えることから、後述する半導体装置の製造方法からも分かるように、シールド電極構造を比較的容易に形成することができる。
３．半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。
（１）半導体基体準備工程
図５（ａ）〜図５（ｃ）に示すように、ｎ＋型ドレイン領域１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域１１６、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域１１８及びｐ＋型コンタクト領域１２０を含む半導体基体１１０を準備する。
図５（ａ）〜図５（ｃ）に示すように、ｎ＋型ドレイン領域１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域１１６、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域１１８及びｐ＋型コンタクト領域１２０を含む半導体基体１１０を準備する。
（２）トレンチ形成工程
その後、図５（ｄ）に示すように、半導体基体１１０の表面にマスクＭ３を形成し、当該マスクＭをマスクとしてｐ型ベース領域１１６の表面からｎ−型ドリフト層１１４に達するようにトレンチ１２２を形成する。トレンチ１２２の深さは例えば１１μｍとする。
その後、図５（ｄ）に示すように、半導体基体１１０の表面にマスクＭ３を形成し、当該マスクＭをマスクとしてｐ型ベース領域１１６の表面からｎ−型ドリフト層１１４に達するようにトレンチ１２２を形成する。トレンチ１２２の深さは例えば１１μｍとする。
（３）第１の電気的絶縁領域形成工程
その後、図６（ａ）に示すように、熱酸化法により、トレンチ１２２の内面及び半導体基体１１０の表面にシリコン酸化膜１２８’を形成し、これを電気的絶縁領域１２８の底部及び側壁部とする。なお、第１の電気的絶縁領域形成工程においては、ＣＶＤ法により底の部分のシリコン酸化膜１２８’を厚く形成し、その後、熱酸化法により側壁の部分のシリコン酸化膜１２８’を形成することとしてもよい。
その後、図６（ａ）に示すように、熱酸化法により、トレンチ１２２の内面及び半導体基体１１０の表面にシリコン酸化膜１２８’を形成し、これを電気的絶縁領域１２８の底部及び側壁部とする。なお、第１の電気的絶縁領域形成工程においては、ＣＶＤ法により底の部分のシリコン酸化膜１２８’を厚く形成し、その後、熱酸化法により側壁の部分のシリコン酸化膜１２８’を形成することとしてもよい。
（４）高抵抗領域形成工程
その後、図６（ｂ）に示すように、ＣＶＤ法により、トレンチ１２２の内部及び半導体基体１１０の表面に高抵抗ポリシリコン膜１３０ａ’を形成し、その後、図６（ｃ）に示すように、高抵抗ポリシリコン膜１３０ａ’のエッチバックを行い、トレンチ１２２内部の電気的絶縁領域１２８の底部上に所定厚さの高抵抗ポリシリコン膜１３０ａ’を残した状態で高抵抗ポリシリコン膜１３０ａ’を除去する。これにより、トレンチ１２２内部の電気的絶縁領域１２８の底部上に高抵抗領域１３０ａが形成される。
その後、図６（ｂ）に示すように、ＣＶＤ法により、トレンチ１２２の内部及び半導体基体１１０の表面に高抵抗ポリシリコン膜１３０ａ’を形成し、その後、図６（ｃ）に示すように、高抵抗ポリシリコン膜１３０ａ’のエッチバックを行い、トレンチ１２２内部の電気的絶縁領域１２８の底部上に所定厚さの高抵抗ポリシリコン膜１３０ａ’を残した状態で高抵抗ポリシリコン膜１３０ａ’を除去する。これにより、トレンチ１２２内部の電気的絶縁領域１２８の底部上に高抵抗領域１３０ａが形成される。
（５）低抵抗領域形成工程
その後、図６（ｄ）に示すように、ＣＶＤ法により、トレンチ１２２の内部及び半導体基体１１０の表面に低抵抗ポリシリコン膜１３０ｂ’を形成する。
その後、低抵抗ポリシリコン膜１３０ｂ’のエッチバックを行い、トレンチ１２２内部の高抵抗領域１３０ａ上に所定厚さの低抵抗ポリシリコン膜１３０ｂ’を残した状態で低抵抗ポリシリコン膜１３０ｂ’を除去する。これにより、トレンチ１２２内部の高抵抗領域１３０ａ上に低抵抗領域１３０ｂが形成され、全体として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂを有するシールド電極１３０が形成される（図７（ａ）参照）。なお、シールド電極１３０は、当該シールド電極１３０の一部又は全部が、ｐ型ベース領域１１６の底部よりも深い位置に位置されるよう形成される。
その後、図６（ｄ）に示すように、ＣＶＤ法により、トレンチ１２２の内部及び半導体基体１１０の表面に低抵抗ポリシリコン膜１３０ｂ’を形成する。
その後、低抵抗ポリシリコン膜１３０ｂ’のエッチバックを行い、トレンチ１２２内部の高抵抗領域１３０ａ上に所定厚さの低抵抗ポリシリコン膜１３０ｂ’を残した状態で低抵抗ポリシリコン膜１３０ｂ’を除去する。これにより、トレンチ１２２内部の高抵抗領域１３０ａ上に低抵抗領域１３０ｂが形成され、全体として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂを有するシールド電極１３０が形成される（図７（ａ）参照）。なお、シールド電極１３０は、当該シールド電極１３０の一部又は全部が、ｐ型ベース領域１１６の底部よりも深い位置に位置されるよう形成される。
（６）第２の電気的絶縁領域形成工程
その後、ＣＶＤ法により、トレンチ１２２内部の低抵抗領域１３０ｂ上に所定厚さのシリコン酸化膜を形成し、これを電気的絶縁領域１２８の頂部とする（図７（ｂ）参照。）。
その後、ＣＶＤ法により、トレンチ１２２内部の低抵抗領域１３０ｂ上に所定厚さのシリコン酸化膜を形成し、これを電気的絶縁領域１２８の頂部とする（図７（ｂ）参照。）。
（７）ゲート絶縁膜形成工程
その後、図７（ｃ）に示すように、ウェットエッチングにより、ゲート絶縁膜１２４を形成する部位に形成されているシリコン酸化膜１２８’を除去する。その後、図７（ｄ）に示すように、熱酸化法により、トレンチ１２２の内面における絶縁膜１２４を形成する部位及び半導体基体１１０の表面にシリコン酸化膜１２４’を形成し、これを最終的なゲート絶縁膜１２４とする。
その後、図７（ｃ）に示すように、ウェットエッチングにより、ゲート絶縁膜１２４を形成する部位に形成されているシリコン酸化膜１２８’を除去する。その後、図７（ｄ）に示すように、熱酸化法により、トレンチ１２２の内面における絶縁膜１２４を形成する部位及び半導体基体１１０の表面にシリコン酸化膜１２４’を形成し、これを最終的なゲート絶縁膜１２４とする。
（８）ゲート電極形成工程
その後、図８（ａ）に示すように、半導体基体１１０の表面側から、トレンチ１２２を埋めるように低抵抗のポリシリコン膜１２６’を形成する。その後、図８（ｂ）に示すように、低抵抗のポリシリコン膜１２６’のエッチバックを行い、トレンチ１２２の内部にのみ低抵抗のポリシリコン膜１２６’を残した状態で低抵抗のポリシリコン膜１２６’の上方を除去する。これにより、トレンチ１２２の内周面に最終的なゲート電極１２６が形成される。
その後、図８（ａ）に示すように、半導体基体１１０の表面側から、トレンチ１２２を埋めるように低抵抗のポリシリコン膜１２６’を形成する。その後、図８（ｂ）に示すように、低抵抗のポリシリコン膜１２６’のエッチバックを行い、トレンチ１２２の内部にのみ低抵抗のポリシリコン膜１２６’を残した状態で低抵抗のポリシリコン膜１２６’の上方を除去する。これにより、トレンチ１２２の内周面に最終的なゲート電極１２６が形成される。
（９）層間絶縁膜形成工程
その後、半導体基体１１０の表面におけるシリコン酸化膜１２４’を除去し、その後、半導体基体１１０の表面側から気相法によりＰＳＧ膜を形成し、さらにその後、ゲート電極１２６の上部所定部分を残してシリコンの熱酸化膜及びＰＳＧ膜をエッチングにより除去する。これにより、図８（ｃ）に示すように、ゲート電極１２６の上部に層間絶縁膜１３２が形成される。
その後、半導体基体１１０の表面におけるシリコン酸化膜１２４’を除去し、その後、半導体基体１１０の表面側から気相法によりＰＳＧ膜を形成し、さらにその後、ゲート電極１２６の上部所定部分を残してシリコンの熱酸化膜及びＰＳＧ膜をエッチングにより除去する。これにより、図８（ｃ）に示すように、ゲート電極１２６の上部に層間絶縁膜１３２が形成される。
（１０）ソース電極及びドレイン電極形成工程
その後、図８（ｄ）に示すように、半導体基体１１０及び層間絶縁膜１３２を覆うようにソース電極１３４を形成し、ｎ＋型ドレイン層１１２の表面にドレイン電極１３６を形成する。
その後、図８（ｄ）に示すように、半導体基体１１０及び層間絶縁膜１３２を覆うようにソース電極１３４を形成し、ｎ＋型ドレイン層１１２の表面にドレイン電極１３６を形成する。
以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
［実施形態２］
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図９に示すように、実施形態２に係る半導体装置１０２においては、高抵抗領域１３０ａ及び低抵抗領域１３０ｂはそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率は高抵抗領域１３０ａを構成する材料の電気抵抗率よりも低い（図９参照。）。
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図９に示すように、実施形態２に係る半導体装置１０２においては、高抵抗領域１３０ａ及び低抵抗領域１３０ｂはそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率は高抵抗領域１３０ａを構成する材料の電気抵抗率よりも低い（図９参照。）。
高抵抗領域１３０ａを構成する材料としては、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用いることができる。また、低抵抗領域１３０ｂとしては、高融点金属（例えば、Ｗ、Ｍｏ、Ｔａ、Ｎｂなど。）やその他の金属（例えば、Ｃｕなど。）を用いることができる。
このように、実施形態２に係る半導体装置１０１は、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極として、ドレイン領域１１２側に位置する高抵抗領域１３０ａ、及び、ゲート電極１２６側に位置する低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図９参照。）、実施形態１に係る半導体装置１００の場合と同様に、高抵抗領域１３０ａにおいては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる。また、低抵抗領域１３０ｂにおいては、当該領域における抵抗Ｒｂ（図４参照。）の抵抗値が抵抗Ｒａ（図４参照。）の抵抗値よりも低いため、シールド電極１３０の配線に沿って生じる電位差を低減することができ、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる。また、低抵抗領域１３０ｂの存在により、スイッチング速度を速くすることができ、もって、スイッチング損失の増加を防止することができる。
また、実施形態２に係る半導体装置１０１によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率が高抵抗領域１３０ａを構成する材料の電気抵抗率よりも低いシールド電極を備えることから、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの材料を適宜選択することにより、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの電気抵抗率を幅広い範囲から選択することができる。
［実施形態３］
実施形態３に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図１０に示すように、実施形態３に係る半導体装置１０２においては、高抵抗領域１３０ａ及び低抵抗領域１３０ｂは、電気的絶縁領域１２８を介して互いに離隔する位置に位置する。
実施形態３に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図１０に示すように、実施形態３に係る半導体装置１０２においては、高抵抗領域１３０ａ及び低抵抗領域１３０ｂは、電気的絶縁領域１２８を介して互いに離隔する位置に位置する。
高抵抗領域１３０ａと低抵抗領域１３０ｂとの間隔は適宜設定可能であるが、例えば、１μｍとすることができる。
このように、実施形態３に係る半導体装置１０２は、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極として、ドレイン領域１１２側に位置する高抵抗領域１３０ａ、及び、ゲート電極１２６側に位置する低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図１０参照。）、実施形態１に係る半導体装置１００の場合と同様に、高抵抗領域１３０ａにおいては抵抗Ｒａ（図４参照。）が高くなるため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる。また、低抵抗領域１３０ｂにおいては抵抗Ｒｂ（図４参照。）が低くなるため、シールド電極１３０の配線に沿って生じる電位差を低減することができ、ゲート・ソース間容量ＣＧＳを低減してゲートとソースのカップリングを小さくすることで、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる。また、低抵抗領域１３０ｂの存在により、スイッチング速度を速くすることができ、もって、スイッチング損失が増加するという問題を低減することができる。
また、実施形態３に係る半導体装置１０２によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが電気的絶縁領域１２８を介して互いに離隔する位置に位置するシールド電極を備えることから、高抵抗領域１３０ａにおいては、低抵抗領域１３０ｂの影響を受け難くなるため、スイッチオフ時のドレイン電極の電位変化をより一層緩やかにすることができ、もって、スイッチオフ時に発生するリンギングをより一層抑制するとともにサージ電圧をより一層低減することができる。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態１においては、高抵抗領域１３０ａとして、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用い、低抵抗領域１３０ｂとして例えばＣＶＤ法により形成された低抵抗のポリシリコンを用いたが、本発明はこれに限定されるものではない。これら以外の材料を用いてもよい。
（２）上記実施形態２においては、高抵抗領域１３０ａとして、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用い、低抵抗領域１３０ｂとして高融点金属（例えば、Ｗ、Ｍｏ、Ｔａ、Ｎｂなど。）やその他の金属（例えば、Ｃｕなど。）を用いたが、本発明はこれに限定されるものではない。これら以外の材料を用いてもよい。
（３）上記実施形態３においては、シールド電極として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが電気的絶縁領域１２８を介して互いに離隔する位置に位置するシールド電極１３０を用いたが、図１１（ｂ）に示すように、シールド電極として、電気的絶縁領域１２８のうち高抵抗領域１３０ａと低抵抗領域１３０ｂとの間に挟まれている電気的絶縁領域１２８が部分的に開口部１３８を有し、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが当該開口部１３８を介して部分的に接している構造のシールド電極を用いてもよい（変形例１）。
このような構成とすることにより、上記した開口部１３８の大きさ、ピッチなどを適宜なものに設定することにより、スイッチオフ時に発生するリンギングやサージ電圧を低減できる効果と、スイッチング期間の後半にＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）やスイッチング損失の増加を防止できる効果をバランス良く実現することができる。
（４）上記実施形態１においては、シールド電極として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度が高抵抗領域１３０ａの不純物濃度よりも高いシールド電極を用い、上記実施形態２においては、シールド電極として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率が高抵抗領域１３０ａを構成する材料の電気抵抗率よりも低いシールド電極を用いたが、本発明はこれに限定されるものではない。例えば、図１２に示すように、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがそれぞれ同一の材料からなり、シールド電極１３０のストライプ長手方向（ストライプ状に形成されたトレンチの長手方向と略平行となっているシールド電極の長手方向）に直交する平面で切断したときの低抵抗領域１３０ｂの断面積が、同平面で切断したときの高抵抗領域１３０ａの断面積よりも大きい形状となっているシールド電極を用いてもよい（変形例２及び３。図１２及び図１３参照。）。
このような構成とすることによっても、ドレイン領域１１２側に位置する高抵抗領域（高抵抗領域１３０ａ）、及び、ゲート電極１２６側に位置する低抵抗領域（低抵抗領域１３０ｂ）を有するシールド電極を備えることから、実施形態１に係る半導体装置１００が有する効果を有する。なお、この場合、シールド電極１３０の断面形状は、逆三角形、逆五角形、野球のホームベース形状、押しピン形状など、種々のものが可能である。
（５）上記実施形態１においては、半導体装置１００として、パワーＭＯＳＦＥＴを例にして説明したが、本発明はこれに限定されるものではない。本発明は、パワーＭＯＳＦＥＴ以外の他のデバイスにも本発明の趣旨を逸脱しない範囲で種々に適用可能である。
（６）上記実施形態１においては、高抵抗領域１３０ａと低抵抗領域１３０ｂとを同じ厚さに設定したが、本発明はこれに限定されるものではない。低抵抗領域１３０ｂを高抵抗領域１３０ａよりも薄くしてもよいし（変形例４。図１４参照。）、低抵抗領域１３０ｂを高抵抗領域１３０ａよりも薄くしてもよい（変形例５。図１５参照。）。
変形例４の場合には、スイッチオフ時に発生するリンギングやサージ電圧を低減できる効果を大きくすることができる。変形例５の場合には、スイッチング期間の後半にＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）やスイッチング損失の増加を防止できる効果を大きくすることができる。
（７）実施形態１に係る半導体装置１００は、実施形態１に記載した方法とは別の方法によっても製造することができる。例えば、図１６及び図１７に示すように、シールド電極１３０やゲート電極１２６を形成した後に、ｎ＋型ソース領域１１８及びｐ＋型コンタクト領域１２０を形成するようにしてもよい。また、例えば、図１８及び図１９に示すように、シールド電極１３０やゲート電極１２６を形成した後に、ｎ＋型ソース領域１１８、ｐ型ベース領域１１６及びｐ＋型コンタクト領域１２０を形成するようにしてもよい。
１００，１００ａ，１００ｂ，１０１，１０２，１０３，１０４，１０５，１０６，１０７…半導体装置、１１０…半導体基体、１１２…ｎ＋型ドレイン領域、１１４…ｎ−型ドリフト領域、１１６…ｐ型ベース領域、１１８…ｎ＋型ソース領域、１２０…ｐ＋型コンタクト領域、１２２…トレンチ、１２４…ゲート絶縁膜、１２６…ゲート電極、１２８…電気的絶縁領域、１３０…シールド電極、１３０ａ…高抵抗領域、１３０ｂ…低抵抗領域、１３２…層間絶縁膜、１３４…ソース電極、１３６…ドレイン電極、１３８…開口部、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０…マスク
Claims (5)
- 第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、
前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、
前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、
前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、
前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、
前記半導体基体の上方に形成され、前記ソース領域と前記シールド電極とに電気的に接続されたソース電極と、
前記ドレイン領域に隣接して形成されたドレイン電極と、を備え、
前記シールド電極は、前記ドレイン領域側に位置する高抵抗領域、及び、前記ゲート電極側に位置する低抵抗領域を有し、前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高い半導体装置を製造するための半導体装置の製造方法であって、
ＣＶＤ法により前記トレンチの内部及び前記半導体基体の表面に高抵抗ポリシリコン層を形成した後、前記高抵抗ポリシリコン膜のエッチバックを行い、前記トレンチ内部の前記第１の電気的絶縁領域の底部上に所定厚さの高抵抗ポリシリコン膜を残した状態で前記高抵抗ポリシリコン層を除去することにより、前記トレンチ内部の前記第１の電気的絶縁領域の底部上に前記高抵抗領域を形成する高抵抗領域形成工程と、
ＣＶＤ法により前記トレンチの内部及び前記半導体基体の表面に低抵抗ポリシリコン膜を形成した後、前記低抵抗ポリシリコン膜のエッチバックを行い、前記トレンチ内部の前記高抵抗領域上に所定厚さの低抵抗ポリシリコン膜を残した状態で前記低抵抗ポリシリコン層を除去することにより、前記トレンチ内部の前記高抵抗領域上に前記低抵抗領域を形成する低抵抗領域形成工程とをこの順序で実施することで、前記高抵抗領域及び前記低抵抗領域を有する前記シールド電極を形成することを特徴とする半導体装置の製造方法。 - 第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、
前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、
前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、
前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、
前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、
前記半導体基体の上方に形成され、前記ソース領域と前記シールド電極とに電気的に接続されたソース電極と、
前記ドレイン領域に隣接して形成されたドレイン電極と、を備え、
前記シールド電極は、前記ドレイン領域側に位置する高抵抗領域、及び、前記ゲート電極側に位置する低抵抗領域を有し、前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高い半導体装置を製造するための半導体装置の製造方法であって、
第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体を準備する半導体基体準備工程と、
前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状のトレンチを形成するトレンチ形成工程と、
前記トレンチの内部にシリコン酸化膜を形成し、これを前記第１の電気的絶縁領域の底部及び側壁部とすることにより前記第１の電気的絶縁領域を形成する第１の電気的絶縁領域形成工程と、
前記トレンチ内部の前記第１の電気的絶縁領域の底部上に前記シールド電極を形成するシールド電極形成工程と、
前記トレンチ内部の前記シールド電極上に所定厚さのシリコン酸化膜を形成し、これを前記第２の電気的絶縁領域の頂部とする第２の電気的絶縁領域形成工程と、
前記ゲート絶縁膜を形成する部位に形成されているシリコン酸化膜を除去した後、熱酸化法によりトレンチの内面におけるゲート絶縁膜を形成する部位及び前記半導体基体の表面にシリコン酸化膜を形成し、これを前記ゲート絶縁膜とするゲート絶縁膜形成工程と、
前記半導体基体の表面側から、前記トレンチを埋めるように低抵抗のポリシリコン膜を形成した後、前記低抵抗のポリシリコン膜のエッチバックを行い、前記トレンチの内部にのみ前記低抵抗のポリシリコン膜を残した状態で前記低抵抗のポリシリコン膜の上方を除去することにより、前記トレンチの内周面に前記ゲート電極を形成するゲート電極形成工程と、
前記半導体基体の表面におけるシリコン酸化膜を除去し、その後、前記半導体基体の表面側から気相法によりＰＳＧ膜を形成し、さらにその後、前記ゲート電極の上部所定部分を残して前記シリコンの熱酸化膜及び前記ＰＳＧ膜をエッチングにより除去することにより、前記ゲート電極の上部に前記層間絶縁膜を形成する層間絶縁膜形成工程と、
前記半導体基体及び前記層間絶縁膜を覆うようにソース電極を形成し、前記半導体基体の反対側の表面に前記ドレイン電極を形成するソース電極及びドレイン電極形成工程とををこの順序で含み、
前記シールド電極形成工程は、
ＣＶＤ法により前記トレンチの内部及び前記半導体基体の表面に高抵抗ポリシリコン層を形成した後、前記高抵抗ポリシリコン膜のエッチバックを行い、前記トレンチ内部の前記第１の電気的絶縁領域の底部上に所定厚さの高抵抗ポリシリコン膜を残した状態で前記高抵抗ポリシリコン層を除去することにより、前記トレンチ内部の前記第１の電気的絶縁領域の底部上に前記高抵抗領域を形成する高抵抗領域形成工程と、
ＣＶＤ法により前記トレンチの内部及び前記半導体基体の表面に低抵抗ポリシリコン膜を形成した後、前記低抵抗ポリシリコン膜のエッチバックを行い、前記トレンチ内部の前記高抵抗領域上に所定厚さの低抵抗ポリシリコン膜を残した状態で前記低抵抗ポリシリコン層を除去することにより、前記トレンチ内部の前記高抵抗領域上に前記低抵抗領域を形成する低抵抗領域形成工程とを含み、
前記シールド電極形成工程においては、前記高抵抗領域及び前記低抵抗領域を有する前記シールド電極を形成することを特徴とする半導体装置の製造方法。 - 請求項１又は２に記載の半導体装置の製造方法において、
前記高抵抗領域及び前記低抵抗領域は、互いに接する位置に位置することを特徴とする半導体装置の製造方法。 - 請求項１〜３のいずれかに記載の半導体装置の製造方法において、
前記低抵抗領域は前記高抵抗領域よりも基板垂直方向に薄いことを特徴とする半導体装置の製造方法。 - 請求項１〜３のいずれかに記載の半導体装置の製造方法において、
前記高抵抗領域は前記低抵抗領域よりも基板垂直方向に薄いことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2017178434A JP6440220B2 (ja) | 2017-09-17 | 2017-09-17 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2016547198A Division JP6224257B2 (ja) | 2015-02-20 | 2015-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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| JP2018022906A JP2018022906A (ja) | 2018-02-08 |
| JP6440220B2 true JP6440220B2 (ja) | 2018-12-19 |
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ID=61164609
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| JP (1) | JP6440220B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10903322B2 (en) * | 2018-11-16 | 2021-01-26 | Infineon Technologies Ag | SiC power semiconductor device with integrated body diode |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7807536B2 (en) * | 2006-02-10 | 2010-10-05 | Fairchild Semiconductor Corporation | Low resistance gate for power MOSFET applications and method of manufacture |
| US8044459B2 (en) * | 2008-11-10 | 2011-10-25 | Infineon Technologies Austria Ag | Semiconductor device with trench field plate including first and second semiconductor materials |
| JP2013065774A (ja) * | 2011-09-20 | 2013-04-11 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2017
- 2017-09-17 JP JP2017178434A patent/JP6440220B2/ja active Active
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|---|---|
| JP2018022906A (ja) | 2018-02-08 |
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