CN111244166A - 一种屏蔽栅结构及其形成方法 - Google Patents

一种屏蔽栅结构及其形成方法 Download PDF

Info

Publication number
CN111244166A
CN111244166A CN202010057737.2A CN202010057737A CN111244166A CN 111244166 A CN111244166 A CN 111244166A CN 202010057737 A CN202010057737 A CN 202010057737A CN 111244166 A CN111244166 A CN 111244166A
Authority
CN
China
Prior art keywords
dielectric layer
polysilicon
groove
shield
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010057737.2A
Other languages
English (en)
Inventor
颜树范
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010057737.2A priority Critical patent/CN111244166A/zh
Publication of CN111244166A publication Critical patent/CN111244166A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种屏蔽栅结构及其形成方法，形成于沟槽中的屏蔽栅多晶硅；屏蔽栅多晶硅侧壁及底部设有屏蔽栅介质层；覆盖于屏蔽栅多晶硅顶部和屏蔽栅介质层顶部的第二介质层；形成于第二介质层上的第二多晶硅；第二多晶硅侧壁设有栅介质层；形成于衬底上表面、栅介质层两侧的阱；阱的上表面两侧设有源极；阱与第二多晶硅上连接有金属。本发明沟槽中填充光刻胶后，由于靠近沟槽屏蔽栅多晶硅上方区域曝光不足，显影后沟槽中的光刻胶依旧保留，使得在沟槽侧壁的屏蔽栅介质层去除的过程中，沟槽中的光刻胶可以有效防止屏蔽栅介质层在沟槽侧壁的部分变薄，从而防止在第二介质层沉积时在屏蔽栅多晶硅侧壁形成空洞的现象，提高产品良率。

Description

一种屏蔽栅结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种屏蔽栅结构及其形成方法。
背景技术
如图1所示，图1显示为现有技术中的屏蔽栅结构示意图。其中，1表示衬底；2表示屏蔽栅介质层；3表示屏蔽栅多晶硅；4表示第二介质层；5表示阱；6表示源；7表示第二多晶硅；8表示第三介质层；9表示金属；10表示栅介质层。如图2a至图2c所示，图2a显示为在沟槽内形成屏蔽栅介质层的侧壁以及屏蔽栅多晶硅的示意图，其实施了沟槽刻蚀，侧壁介质层生成以及多晶硅淀积和回刻；图2b显示为沟槽内侧壁屏蔽栅介质层的去除后形成的结构示意图；图2c显示为在沟槽内以及衬底上淀积第二介质层后形成的结构示意图。
为保证小线宽屏蔽栅器件良好的介质层填充，第二介质层填充前需要将侧壁的屏蔽栅介质层去除以减小深宽比。侧壁的屏蔽栅介质层由于是以湿法刻蚀的方式去除，导致该屏蔽栅介质层在沟槽侧壁的部分同时被去除。屏蔽栅介质层填充时在屏蔽栅多晶硅的侧壁接近底部的位置易形成空洞，沟槽侧壁的第二介质层越薄，越易形成空洞。
因此，需要提出一种新的屏蔽栅结构及其形成方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅结构及形成方法，用于解决现有技术中屏蔽栅介质层填充时在屏蔽栅多晶硅的侧壁接近底部的位置易形成空洞的问题。
为实现上述目的及其他相关目的，本发明提供一种屏蔽栅结构及其形成方法，该结构至少包括：设有沟槽的衬底；形成于该沟槽中的屏蔽栅多晶硅；所述屏蔽栅多晶硅侧壁及底部设有紧贴所述沟槽内壁的屏蔽栅介质层；所述屏蔽栅多晶硅的顶部高度高于所述屏蔽栅介质层顶部的高度；覆盖于所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的第二介质层；所述第二介质层填充于所述沟槽内；
形成于所述第二介质层上的第二多晶硅；所述第二多晶硅侧壁设有栅介质层；形成于所述衬底上表面、所述栅介质层两侧的阱；所述阱的上表面两侧分别设有源极；所述阱与所述第二多晶硅上连接有金属；所述源极上表面与所述第二多晶硅上表面的非金属区域覆盖有第三介质层。
优选地，连接于所述第二多晶硅的金属引出至所述第三介质层的上表面。
优选地，连接于所述阱的所述金属引出至所述第三介质层的上表面。
优选地，所述衬底为硅衬底，所述硅衬底上设有外延层。
本发明提供一种屏蔽栅结构的形成方法，该方法至少包括以下步骤：
步骤一、提供衬底，在所述衬底上刻蚀形成沟槽，在所述沟槽的侧壁及底部沉积屏蔽栅介质层；
步骤二、在所述沟槽内的所述屏蔽栅介质层上淀积屏蔽栅多晶硅，并回刻所述屏蔽栅多晶硅；
步骤三、在所述沟槽内的屏蔽栅多晶硅上填充光刻胶，并沿所述沟槽侧壁刻蚀所述屏蔽栅介质层至暴露出一部分光刻胶为止；
步骤四、去除沟槽内的光刻胶；
步骤五、在所述衬底表面以及所述沟槽内沉积覆盖于所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的第二介质层；
步骤六、回刻所述第二介质层至所述沟槽内且保留覆盖在所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的一部分为止；
步骤七、在所述沟槽内壁形成栅介质层，接着在所述沟槽内的所述第二介质层上淀积第二多晶硅；
步骤八、在所述栅介质层两侧的衬底上形成阱；并在所述阱的两侧形成源极；
步骤九、在所述源极、阱以及第二多晶硅的上表面淀积第三介质层；
步骤十、刻蚀所述第三介质层使得在所述阱以及第二多晶硅上方形成接触孔；
步骤十一、在所述接触孔中填充金属。
优选地，步骤八在所述栅介质层两侧的衬底上以注入推进的方式形成所述阱。
优选地，步骤八在所述阱的两侧以注入推进的方式形成所述源极。
优选地，步骤十一在所述接触孔中填充的金属覆盖所述部分所述第三介质层的上表面。
如上所述，本发明的屏蔽栅结构及其形成方法，具有以下有益效果：回刻沟槽中屏蔽栅多晶硅后填充光刻胶，由于靠近沟槽屏蔽栅多晶硅上方区域曝光不足，显影后沟槽中的光刻胶依旧保留，使得在沟槽侧壁的屏蔽栅介质层去除的过程中，沟槽中的光刻胶可以有效防止屏蔽栅介质层在沟槽侧壁的部分变薄，从而防止在第二介质层沉积时在屏蔽栅多晶硅侧壁形成空洞的现象，提高产品良率。
附图说明
图1显示为现有技术中的屏蔽栅结构示意图；
图2a显示为现有技术中在沟槽内形成屏蔽栅介质层的侧壁以及屏蔽栅多晶硅的示意图；
图2b显示为现有技术中沟槽内侧壁屏蔽栅介质层的去除后形成的结构示意图；
图2c显示为现有技术中在沟槽内以及衬底上淀积第二介质层后形成的结构示意图；
图3显示为本发明屏蔽栅结构的形成方法的流程示意图；
图4a至图4f显示为本发明的屏蔽栅结构的形成过程中的各结构示意图；
图5显示为本发明的屏蔽栅结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种屏蔽栅结构，如图5所示，图5显示为本发明的屏蔽栅结构示意图，本发明的所述屏蔽栅结构至少包括：设有沟槽的衬底1；形成于该沟槽中的屏蔽栅多晶硅3；所述屏蔽栅多晶硅3侧壁及底部设有紧贴所述沟槽内壁的屏蔽栅介质层2；所述屏蔽栅多晶硅3的顶部高于所述屏蔽栅介质层2的顶部；覆盖于所述屏蔽栅多晶硅3顶部和所述屏蔽栅介质层2顶部的第二介质层4；所述第二介质层4填充于所述沟槽内；
形成于所述第二介质层4上的第二多晶硅7；所述第二多晶硅7侧壁设有栅介质层10；形成于所述衬底1上表面、所述栅介质层10两侧的阱5；所述阱5的上表面两侧分别设有源极6；所述阱5与所述第二多晶硅7上连接有金属9；所述源极6上表面与所述第二多晶硅7上表面的非金属区域覆盖有第三介质层8。
本发明进一步地，所述衬底为硅衬底，所述硅衬底上设有外延层。
也就是说，图5中的所述屏蔽栅结构中，在所述衬底1上刻蚀有沟槽，在所述沟槽内的侧壁和底部都形成有屏蔽栅介质层2，在所述屏蔽栅介质层2形成的沟槽内形成有所述屏蔽栅多晶硅3，由图5可知，所述屏蔽栅多晶硅3的顶部高于所述屏蔽栅介质层2在所述沟槽内侧壁的顶部。所述屏蔽栅多晶硅3相当于填充于所述屏蔽栅介质层2形成的沟槽内。
在所述屏蔽栅介质层2以及所述屏蔽栅多晶硅3的顶部的所述沟槽区域内还设有所述第二介质层4，亦即所述第二介质层4也是填充于所述沟槽内。在所述第二介质层4的上表面还形成有第二多晶硅7和设于所述第二多晶硅7侧壁的栅介质层10，所述阱5位于该栅介质层10的外围，在所述阱5的上表面设有源极6，所述源极6位于所述阱5上表面的外围区域，而所述阱5的非源极区域连接有金属9，所述第二多晶硅7上也连接有金属9，在所述阱5上表面的源极6之上以及所述第二多晶硅7之上还覆盖有所述第三介质层8。
本发明进一步地，接于所述第二多晶硅的金属引出至所述第三介质层的上表面。本发明再进一步地，连接于所述阱的所述金属引出至所述第三介质层的上表面。如图5可知，连接在所述阱5以及所述第二多晶硅7的金属引出至所述第三介质层的上表面。
本发明还提供该屏蔽栅结构的形成方法，如图3所示，图3显示为本发明屏蔽栅结构的形成方法的流程示意图。
该方法至少包括以下步骤：
步骤一、提供衬底，在所述衬底上刻蚀形成沟槽，在所述沟槽的侧壁及底部沉积屏蔽栅介质层；如图4a所示，提供衬底1，本发明进一步地，步骤一中的所述衬底为硅衬底，所述硅衬底上形成有外延层。在所述衬底1上刻蚀形成沟槽，接着在所述衬底上沉积一层所述屏蔽栅介质层2，沉积所述屏蔽栅介质层2之后，所述衬底表面及所述沟槽内部都沉积有所述屏蔽栅介质层2，但是所述沟槽内部并没有被所述屏蔽栅介质层2填充满，本发明的所述沟槽内侧壁和沟槽底部同时沉积有一层所述屏蔽栅介质层2。
步骤二、在所述沟槽内的所述屏蔽栅介质层上淀积屏蔽栅多晶硅，并回刻所述屏蔽栅多晶硅；如图4b所示，图4b中在所述沉积了所述屏蔽栅介质层2的沟槽内继续淀积屏蔽栅多晶硅3，所述屏蔽栅多晶硅填充了侧壁和底部设有屏蔽栅介质层2的沟槽底部，并且所述屏蔽栅多晶硅3与所述屏蔽栅介质层2紧密接触。淀积所述屏蔽栅多晶硅后，接着回刻所述屏蔽栅多晶硅，使得所述屏蔽栅多晶硅3顶部的高度低于所述沟槽的深度。亦即所述屏蔽栅多晶硅并没有填充满所述沟槽，其顶部的高度低于所述沟槽的深度。
步骤三、在所述沟槽内的屏蔽栅多晶硅上填充光刻胶，并沿所述沟槽侧壁刻蚀所述屏蔽栅介质层至暴露出一部分光刻胶为止；如图4b和图4c所示，光刻胶填充沟槽后，由于靠近沟槽屏蔽栅上方区域曝光不足，显影后光刻胶依旧留下，刻蚀所述屏蔽栅介质层2使得所述沟槽内的光刻胶部分暴露。
步骤四、去除沟槽内的光刻胶；如图4d所示，该步骤将所述沟槽内所述屏蔽栅多晶硅3顶部的光刻胶去除。
步骤五、在所述衬底表面以及所述沟槽内沉积覆盖于所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的第二介质层；如图4e所示，该步骤沉积的所述第二介质层4覆盖了所述衬底1的上表面以及填充了所述沟槽，填充在所述沟槽内的所述第二介质层4覆盖了所述屏蔽栅多晶硅3的顶部以及覆盖了所述屏蔽栅介质层2的顶部。
步骤六、回刻所述第二介质层至所述沟槽内且保留覆盖在所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的一部分为止；如图4f所示，沿所述沟槽侧壁刻蚀所述第二介质层4，并保留所述第二介质层4至所述沟槽内的所述屏蔽栅介质层2顶部的一部分为止。
步骤七、在所述沟槽内壁形成栅介质层，接着在所述沟槽内的所述第二介质层上淀积第二多晶硅；如图4f所示，回刻所述第二介质层4后，在所述第二介质层4上方的所述沟槽侧壁形成一层所述栅介质层10，之后在所述沟槽内继续淀积所述第二多晶硅7，所述第二多晶硅7填充了侧壁有所述栅介质层10的沟槽部分。
步骤八、在所述栅介质层两侧的衬底上形成阱；并在所述阱的两侧形成源极；本发明进一步地，步骤八在所述栅介质层两侧的衬底上以注入推进的方式形成所述阱。本发明更进一步地，步骤八在所述阱的两侧以注入推进的方式形成所述源极。如图5所示，该步骤中，所述阱5形成于所述栅介质层10的外围，所述阱上表面两侧形成所述源极6。
步骤九、在所述源极、阱以及第二多晶硅的上表面淀积第三介质层；如图5所示，该步骤淀积的所述第三介质层8覆盖了所述源极6以及所述阱5的上表面以及覆盖了所述第二多晶硅7的上表面。
步骤十、刻蚀所述第三介质层使得在所述阱以及第二多晶硅上方形成接触孔；该步骤刻蚀所述第三介质层8形成接触孔，所述接触孔位于所述阱5上的非源极6的区域以及位于所述第二多晶硅7上。
步骤十一、在所述接触孔中填充金属。本发明进一步地，步骤十一在所述接触孔中填充的金属覆盖所述部分所述第三介质层的上表面。如图5所示，所述金属9填充所述接触孔后，其被引出至所述第三介质层8的上表面。
综上所述，本发明回刻沟槽中屏蔽栅多晶硅后填充光刻胶，由于靠近沟槽屏蔽栅多晶硅上方区域曝光不足，显影后沟槽中的光刻胶依旧保留，使得在沟槽侧壁的屏蔽栅介质层去除的过程中，沟槽中的光刻胶可以有效防止屏蔽栅介质层在沟槽侧壁的部分变薄，从而防止在第二介质层沉积时在屏蔽栅多晶硅侧壁形成空洞的现象，提高产品良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种屏蔽栅结构，其特征在于，该结构至少包括：
设有沟槽的衬底；形成于该沟槽中的屏蔽栅多晶硅；所述屏蔽栅多晶硅侧壁及底部设有紧贴所述沟槽内壁的屏蔽栅介质层；所述屏蔽栅多晶硅的顶部高于所述屏蔽栅介质层的顶部；覆盖于所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的第二介质层；所述第二介质层填充于所述沟槽内；
形成于所述第二介质层上的第二多晶硅；所述第二多晶硅侧壁设有栅介质层；形成于所述衬底上表面、所述栅介质层两侧的阱；所述阱的上表面两侧分别设有源极；所述阱与所述第二多晶硅上连接有金属；所述源极上表面与所述第二多晶硅上表面的非金属区域覆盖有第三介质层。
2.根据权利要求1所述的屏蔽栅结构，其特征在于：连接于所述第二多晶硅的金属引出至所述第三介质层的上表面。
3.根据权利要求1所述的屏蔽栅结构，其特征在于：连接于所述阱的所述金属引出至所述第三介质层的上表面。
4.根据权利要求1所述的屏蔽栅结构，其特征在于：所述衬底为硅衬底，所述硅衬底上设有外延层。
5.根据权利要求1至4任意一项所述的屏蔽栅结构的形成方法，其特征在于，该方法至少包括以下步骤：
步骤一、提供衬底，在所述衬底上刻蚀形成沟槽，在所述沟槽的侧壁及底部沉积屏蔽栅介质层；
步骤二、在所述沟槽内的所述屏蔽栅介质层上淀积屏蔽栅多晶硅，并回刻所述屏蔽栅多晶硅；
步骤三、在所述沟槽内的屏蔽栅多晶硅上填充光刻胶，并沿所述沟槽侧壁刻蚀所述屏蔽栅介质层至暴露出一部分光刻胶为止；
步骤四、去除沟槽内的光刻胶；
步骤五、在所述衬底表面以及所述沟槽内沉积覆盖于所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的第二介质层；
步骤六、回刻所述第二介质层至所述沟槽内且保留覆盖在所述屏蔽栅多晶硅顶部和所述屏蔽栅介质层顶部的一部分为止；
步骤七、在所述沟槽内壁形成栅介质层，接着在所述沟槽内的所述第二介质层上淀积第二多晶硅；
步骤八、在所述栅介质层两侧的衬底上形成阱；并在所述阱的两侧形成源极；
步骤九、在所述源极、阱以及第二多晶硅的上表面淀积第三介质层；
步骤十、刻蚀所述第三介质层使得在所述阱以及第二多晶硅上方形成接触孔；
步骤十一、在所述接触孔中填充金属。
6.根据权利要求5所述的屏蔽栅结构，其特征在于：步骤八在所述栅介质层两侧的衬底上以注入推进的方式形成所述阱。
7.根据权利要求5所述的屏蔽栅结构，其特征在于：步骤八在所述阱的两侧以注入推进的方式形成所述源极。
8.根据权利要求5所述的屏蔽栅结构，其特征在于：步骤十一在所述接触孔中填充的金属覆盖所述部分所述第三介质层的上表面。
9.根据权利要求5所述的屏蔽栅结构，其特征在于：步骤一中的所述衬底为硅衬底，所述硅衬底上形成有外延层。
CN202010057737.2A 2020-01-19 2020-01-19 一种屏蔽栅结构及其形成方法 Pending CN111244166A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010057737.2A CN111244166A (zh) 2020-01-19 2020-01-19 一种屏蔽栅结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010057737.2A CN111244166A (zh) 2020-01-19 2020-01-19 一种屏蔽栅结构及其形成方法

Publications (1)

Publication Number Publication Date
CN111244166A true CN111244166A (zh) 2020-06-05

Family

ID=70876262

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010057737.2A Pending CN111244166A (zh) 2020-01-19 2020-01-19 一种屏蔽栅结构及其形成方法

Country Status (1)

Country Link
CN (1) CN111244166A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022110889A1 (zh) * 2020-11-30 2022-06-02 无锡华润上华科技有限公司 半导体器件的制备方法及屏蔽栅沟槽器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315893A (zh) * 2007-05-30 2008-12-03 上海华虹Nec电子有限公司 沟槽型双层栅功率mos结构实现方法
US20150021685A1 (en) * 2011-09-20 2015-01-22 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
US20190378902A1 (en) * 2018-06-11 2019-12-12 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315893A (zh) * 2007-05-30 2008-12-03 上海华虹Nec电子有限公司 沟槽型双层栅功率mos结构实现方法
US20150021685A1 (en) * 2011-09-20 2015-01-22 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
US20190378902A1 (en) * 2018-06-11 2019-12-12 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022110889A1 (zh) * 2020-11-30 2022-06-02 无锡华润上华科技有限公司 半导体器件的制备方法及屏蔽栅沟槽器件

Similar Documents

Publication Publication Date Title
KR950012554B1 (ko) 고집적 반도체소자의 전하저장전극 제조방법
CN103594336B (zh) 一种双重图形化方法
CN110970351A (zh) 半导体存储器电容接点结构及制备方法
CN111261717A (zh) 一种屏蔽栅功率mosfet结构及制作方法
TWI506768B (zh) 非揮發性記憶體及其製造方法
CN110911345A (zh) 一种浅沟槽隔离结构及其制作方法
CN115763241A (zh) 一种半导体结构的制备方法及半导体结构
CN111244166A (zh) 一种屏蔽栅结构及其形成方法
CN110970494B (zh) 一种半导体结构及其制备方法
CN208738255U (zh) 一种半导体结构
CN109920760B (zh) 半导体装置的形成方法
CN114023811B (zh) 屏蔽栅沟槽型mosfet器件及其制作方法
CN112271134B (zh) 半导体功率器件的制造方法
CN212570982U (zh) 半导体结构
CN113193046B (zh) 半导体器件及其制备方法
CN212257389U (zh) 半导体结构
CN111312713B (zh) 三维存储器及其制备方法、及电子设备
CN111211039B (zh) 沟槽隔离结构的形成方法
CN113223949B (zh) 屏蔽栅功率器件制造方法及其功率器件
CN111785638A (zh) 一种增加晶体管有效沟道长度的方法
CN217426713U (zh) 半导体存储器结构
CN110890313A (zh) 浅沟槽隔离结构及其制备方法
TWI420578B (zh) 低閘極阻抗之溝槽式功率半導體結構及其製造方法
CN203850309U (zh) 一种沟槽式肖特基芯片
CN115312377A (zh) 一种优化浅沟槽刻蚀形貌的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200605

RJ01 Rejection of invention patent application after publication