CN117317024B - 高开关特性半导体器件、工艺、芯片及电子设备 - Google Patents
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Abstract
本申请公开了一种高开关特性半导体器件、工艺、芯片及电子设备，属于半导体技术领域。高开关特性半导体器件包括：衬底；导电层，形成于衬底上，导电层包括沿第一方向排布的源区、体区、漂移区和漏区，漂移区内形成有沿第二方向延伸的隧穿区，第二方向与第一方向交叉；栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；栅电极层，形成于栅介质层上。通过在漂移区内设置隧穿区，在器件处于关态时，隧穿区由于势垒较高，载流子无法隧穿，能够有效降低漏电流，节约功耗，隧穿区的隔离作用能够提升耐压特性及抗电磁特性；在器件处于开态时，载流子一部分隧穿导电，一部分绕过隧穿区导电，获得较高的开态电流，具有良好的开关电流比。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种高开关特性半导体器件、工艺、芯片及电子设备。
背景技术
LDMOS（Lateral Double-Diffused Metal-Oxide-Semiconductor）作为一种功率器件，广泛地应用于各种功率转换集成电路中，如电源管理电路、LDO电路、开关电源电路、驱动电路等。
LDMOS结构设计的优劣以及LDMOS自身工作的可靠性决定了整个功率集成电路的性能。目前，大部分LDMOS的导通内阻高，热载流子掺杂可靠性低，耐压低。亟需开发新型的LDMOS结构及工艺提升耐压特性、抗电磁特性，满足能源工业芯片宽温区长寿命、耐高压、抗电磁特性。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种高开关特性半导体器件、工艺、芯片及电子设备，高开关特性半导体器件的耐压能力高，具有良好的开关电流比。
第一方面，本申请提供了一种高开关特性半导体器件，包括：
衬底；
导电层，形成于衬底上，导电层包括沿第一方向排布的源区、体区、漂移区和漏区，漂移区内形成有沿第二方向延伸的隧穿区，第二方向与第一方向交叉；
栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；
栅电极层，形成于栅介质层上。
根据本申请的高开关特性半导体器件，通过在漂移区内设置隧穿区，在器件处于关态时，隧穿区由于势垒较高，载流子无法隧穿，能够有效降低漏电流，节约功耗，隧穿区的隔离作用能够提升耐压特性及抗电磁特性；在器件处于开态时，载流子一部分隧穿导电，一部分绕过隧穿区导电，获得较高的开态电流，具有良好的开关电流比。
根据本申请的一个实施例，隧穿区采用氧化硅。
根据本申请的一个实施例，隧穿区采用反型材料，反型材料的导电类型与漂移区的导电类型相反。
根据本申请的一个实施例，隧穿区的数量为多个，各隧穿区沿第一方向间隔排布。
根据本申请的一个实施例，靠近漏区的隧穿区的宽度大于靠近源区的隧穿区的宽度。
根据本申请的一个实施例，各隧穿区之间的间距相等。
根据本申请的一个实施例，沿第一方向，隧穿区之间的间距逐渐减小。
根据本申请的一个实施例，第二方向与第一方向之间的夹角为90度。
根据本申请的一个实施例，隧穿区的底部高于漏区的底部。
根据本申请的一个实施例，衬底为单晶硅衬底或者SOI衬底。
根据本申请的一个实施例，栅电极层采用多晶硅电极或者金属电极。
第二方面，本申请提供了一种高开关特性半导体器件的工艺，包括：
提供衬底；
在衬底上形成导电层，导电层包括沿第一方向排布的源区、体区、漂移区和漏区；
在漂移区内形成第二方向延伸的隧穿区，第二方向与第一方向交叉；
在导电层上形成栅介质层，栅介质层位于体区和至少部分漂移区上方；
在栅介质层上形成栅电极层。
根据本申请的高开关特性半导体器件的工艺，通过在漂移区内设置隧穿区，提高了耐压能力，具有良好的开关电流比。
根据本申请的一个实施例，在漂移区内形成第二方向延伸的隧穿区，包括：
对漂移区进行刻蚀，形成沿第二方向延伸的沟槽；
在沟槽内沉积氧化硅或高K介质，形成隧穿区。
根据本申请的一个实施例，在漂移区内形成第二方向延伸的隧穿区，包括：
在漂移区上形成掩膜层，掩膜层限定出隧穿区域；
向隧穿区域掺杂反型离子，形成隧穿区，反型离子的导电类型与漂移区的导电类型相反。
根据本申请的一个实施例，在衬底上形成导电层，包括：
在衬底上生长单晶硅，形成单晶硅层；
在单晶硅层限定出体区和漂移区，并在体区掺杂第一导电类型的粒子，在漂移区内掺杂第二导电类型的粒子，第二导电类型与第一导电类型相反；
在体区内限定出源区，在漂移区内限定出漏区，并在源区和漏区掺杂第二导电类型的粒子。
第三方面，本申请提供了一种芯片，芯片包括根据前述的高开关特性半导体器件。
根据本申请的芯片，通过在高开关特性半导体器件的漂移区内设置隧穿区，提高了高开关特性半导体器件的耐压能力，使其具有良好的开关电流比，提高了芯片性能。
第四方面，本申请提供了一种电子设备，电子设备包括根据前述的高开关特性半导体器件。
根据本申请的电子设备，通过所采用的耐压能力强的高开关特性半导体器件，提高设备可靠性。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本申请实施例提供的高开关特性半导体器件的结构示意图之一；
图2是本申请实施例提供的高开关特性半导体器件的结构示意图之二；
图3是本申请实施例提供的高开关特性半导体器件的结构示意图之三；
图4是本申请实施例提供的高开关特性半导体器件的结构示意图之四；
图5是本申请实施例提供的高开关特性半导体器件的工艺的流程图之一；
图6是本申请实施例提供的高开关特性半导体器件工艺中一阶段的结构图之一；
图7是本申请实施例提供的高开关特性半导体器件工艺中一阶段的结构图之二；
图8是本申请实施例提供的高开关特性半导体器件工艺中一阶段的结构图之三；
图9是本申请实施例提供的高开关特性半导体器件工艺中一阶段的结构图之四；
图10是本申请实施例提供的高开关特性半导体器件的工艺的流程图之二；
图11是本申请实施例提供的高开关特性半导体器件的工艺的流程图之三；
图12是本申请实施例提供的高开关特性半导体器件的工艺的流程图之四。
附图标记：
衬底10，导电层20，源区21，体区22，漂移区23，漏区24，隧穿区25，栅介质层30，栅电极层40。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出。在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
应当明白，当元件或层被称为“在......上”、“与......相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在......上”、“与......直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
参照图1，图1示出了第一种高开关特性半导体器件的结构。本申请的一个实施例提供了一种高开关特性半导体器件。
在本实施方式中，高开关特性半导体器件包括衬底10、导电层20、栅介质层30和栅电极层40，导电层20形成于衬底10上，导电层20包括沿第一方向排布的源区21、体区22、漂移区23和漏区24，漂移区23内形成有沿第二方向延伸的隧穿区25，第二方向与第一方向交叉；栅介质层30形成于导电层20上，且位于体区22和至少部分漂移区23上方；栅电极层40形成于栅介质层30上。
在一些实施例中，高开关特性半导体器件可以为LDMOS（Laterally DiffusedMetal Oxide Semiconducto，横向扩散金属氧化物半导体）管。导电层20可以通过外延生长的方式形成于衬底10上方。导电层20通过掺杂不同导电类型的粒子，形成源区21、体区22、漂移区23和漏区24。以第一方向为从左向右的方向为例，体区22形成于衬底10上方的左侧，漂移区23形成于衬底10上方的右侧。源区21位于体区22的左上部分，漏区位于漂移区23的右上部分。
源区21、漂移区23和漏区24可以为N型导电材料，体区22为P型导电材料。或者，源区21、漂移区23和漏区24可以为P型导电材料，体区22为N型导电材料。其中，N型导电材料为掺杂N型粒子的硅基材料，P型导电材料可以为掺杂P型粒子的硅基材料，N型粒子可以为砷或者磷等，P型粒子可以为硼或者镍等。
在一些实施例中，源区21和漏区24可以具有高掺杂浓度，漂移区23可以具有低掺杂浓度，体区22可以具有中等掺杂浓度。
在一些实施例中，衬底10为单晶硅衬底或者SOI（Silicon-On-Insulator，硅绝缘体）衬底。
可以理解的是，栅介质层30将栅电极层40与导电层20隔离，栅电极层40接入栅电压时，在下方形成电场。体区22在该电场的作用下，靠近栅电极层40的一侧形成反型层，反型层具有与源区21、漂移区23和漏区24相同的导电类型，从而形成导电沟道。
在一些实施例中，栅电极层30可以采用多晶硅电极或者金属电极。其中，金属电极的材料可以为铜或者银等。
在一些实施例中，栅介质层30可以采用二氧化硅或者氧化铝等。
需要说明的是，第二方向可以为竖直方向，还可以为从上往下向左或向右倾斜的方向。隧穿区25对漂移区23内的载流子具有阻挡作用，使得在器件处于关态时，载流子无法穿过隧穿区25。器件不容易被击穿，提高了耐压能力。
此外，隧穿区25的宽度较薄，使得器件在开态时，一部分的载流子穿透隧穿区25。其中，器件在栅电极层40引入驱动电压的情况下为开态，在未引入驱动电压的情况下为关态。在导电沟道为N型时，栅电极层40接入的驱动电压大于源区21的电压；在导电沟道为P型时，栅电极层40接入的驱动电压小于源区21的电压。
在一些实施例中，隧穿区25采用氧化硅或高K介质。可以理解的是，材料的介电常数越高对电子迁移的阻碍作用越高。由于漂移区23内的载流子在隧穿区25的迁移率更高，甚至在没有外加电场的情况下，载流子无法穿过隧穿区25。而在器件开态下，由于载流子的数量变多，在横向电场的作用下，一部分载流子可以穿过隧穿区25，另一部分载流子绕过隧穿区25。
在另一些实施例中，隧穿区25采用反型材料，反型材料的导电类型与漂移区23的导电类型相反。
作为一种示例，漂移区23可以为N型导电，则隧穿区25可以为P型导电；或者漂移区23可以为P型导电，则隧穿区25可以为N型导电。由于隧穿区25和漂移区23的导电类型不同，漂移区23内的载流子进入隧穿区25后，电性发生中和，从而使得穿过隧穿区25的载流子数量减少。同理，在器件开态下，载流子的数量变多，一部分载流子可以穿过隧穿区25，另一部分载流子绕过隧穿区25。
根据本申请的高开关特性半导体器件，通过在漂移区23内设置隧穿区25，在器件处于关态时，隧穿区25由于势垒较高，载流子无法隧穿，能够有效降低漏电流，节约功耗，隧穿区的隔离作用能够提升耐压特性及抗电磁特性；在器件处于开态时，载流子一部分隧穿导电，一部分绕过隧穿区导电，获得较高的开态电流，具有良好的开关电流比。
参照图2，图2示出了第二种高开关特性半导体器件的结构。在一些实施例中，隧穿区25的数量为多个，各隧穿区25沿第一方向间隔排布。
在本实施方式中，漂移区23内设有多个隧穿区25，在器件处于开态时，一部分载流子需要多次隧穿后达到漏极；在器件处于关态时，多个隧穿区25对横向的漏电流的阻挡作用增强，同时更不容易被击穿，进一步提高了器件的耐压能力。
在一些实施例中，各隧穿区25之间的间距相等。各隧穿区25以相同的间距沿第一方向排布于漂移区23内。
参照图3，图3示出了第三种高开关特性半导体器件的结构。在一些实施例中，靠近漏区24的隧穿区25的宽度大于靠近源区21的隧穿区25的宽度。
需要说明的是，隧穿区25的宽度是指隧穿区25在第一方向上的尺寸。隧穿区25的宽度越厚，载流子隧穿难度越大。通过加厚靠近漏区24的隧穿区25的宽度，可以进一步提高了器件的耐压能力，同时保证载流子更容易在靠近源区21的隧穿区25进行隧穿。
在一些实施例中，沿第一方向，各隧穿区25的宽度可以逐渐增大。例如，漂移区23内从左向右设有三个隧穿区25，其中第一个隧穿区25的宽度小于第二个隧穿区25的宽度，第二个隧穿区25的宽度小于第三个隧穿区25的宽度。
在另一些实施例中，沿第一方向，各隧穿区25划分为多组，每组内的隧穿区25的宽度相同，靠近漏区24的一组隧穿区25的宽度大于远离漏区24的一组隧穿区25的宽度。例如，漂移区23内从左向右设有九个隧穿区25，其中第一至第三个隧穿区25为第一宽度，第四至第六个隧穿区25为第二宽度，第七至第九个隧穿区25为第三宽度，第一宽度小于第二宽度，第二宽度小于第三宽度。
参照图4，图4示出了第四种高开关特性半导体器件的结构。在另一些实施例中，沿第一方向，隧穿区25之间的间距逐渐减小。
可以理解的是，隧穿区25之间的间距越小，载流子连续隧穿两个隧穿区25的难度增大。通过减小靠近漏区24的隧穿区25之间的间距，可以进一步提高了器件的耐压能力，同时保证载流子更容易在靠近源区21的隧穿区25进行隧穿。
在一些实施例中，第二方向与第一方向之间的夹角为90度。
第一方向可以为从左向右的水平方向，第二方向可以竖直方向。在器件处于开态时，导通电流的方向为第一方向。隧穿区25以第二方向延伸，对导通电流进行阻挡。并且，沿竖直方向延伸的隧穿区25还便于加工。
在一些实施例中，隧穿区25的底部高于漏区24的底部。
可以理解的是，在器件处于开态时，导通电流形成于源区21和漏区24，漂移区23内的载流子主要沿第一方向进入漏区24。隧穿区25的底部高于漏区24的底部，可以保证一部分载流子在绕过隧穿区25的情况下继续沿第一方向进入漏区24，避免延长电流路径。
参照图5，图5示出了第一种高开关特性半导体器件的制造流程。本申请的一个实施例还提供了一种高开关特性半导体器件的工艺。
在本实施方式中，高开关特性半导体器件的工艺，包括以下步骤：
步骤100：提供衬底；
步骤200：在衬底上形成导电层，导电层包括沿第一方向排布的源区、体区、漂移区和漏区；
步骤300：在漂移区内形成第二方向延伸的隧穿区，第二方向与第一方向交叉；
步骤400：在导电层上形成栅介质层，栅介质层位于体区和至少部分漂移区上方；
步骤500：在栅介质层上形成栅电极层。
在一些实施例中，衬底10为单晶硅衬底或者SOI（Silicon-On-Insulator）衬底。
导电层20可以通过外延生长的方式形成于衬底10上，再通过对各区域进行定义、掺杂形成具有不同导电类型的源区21、体区22、漂移区23和漏区24。
在一些实施例中，源区21、漂移区23和漏区24可以为N型导电材料，体区22为P型导电材料。或者，源区21、漂移区23和漏区24可以为P型导电材料，体区22为N型导电材料。其中，N型导电材料为掺杂N型粒子的硅基材料，P型导电材料可以为掺杂P型粒子的硅基材料，N型粒子可以为砷或者磷等，P型粒子可以为硼或者镍等。源区21和漏区24可以具有高掺杂浓度，漂移区23可以具有低掺杂浓度，体区22可以具有中等掺杂浓度。
根据本实施方式所制得的高开关特性半导体器件的结构可以参照图1-图4，高开关特性半导体器件的原理可以参照前述。
根据本申请的高开关特性半导体器件的工艺，通过在漂移区23内设置隧穿区25，提高了耐压能力，具有良好的开关电流比
为更清楚的说明本申请提供的高开关特性半导体器件的工艺，以图2所示出的高开关特性半导体器件的结构为例，对其制造过程进行说明。在其制造过程中，各阶段对应的结构可以参照图6-图9。
参照图10，在一些实施例中，步骤200可以包括以下步骤：
步骤210：在衬底上生长单晶硅，形成单晶硅层；
步骤220：在单晶硅层限定出体区和漂移区，并在体区掺杂第一导电类型的粒子，在漂移区内掺杂第二导电类型的粒子，第二导电类型与第一导电类型相反；
步骤230：在体区内限定出源区，在漂移区内限定出漏区，并在源区和漏区掺杂第二导电类型的粒子。
上述步骤210所制得的结构可以参照图6，单晶硅层作为导电层20的初始形态形成生长于衬底10。单晶硅层的宽度可以大于衬底10的宽度。
在另一些实施例中，衬底可以采用硅基衬底，导电层20可以直接在硅基衬底上进行制作。
上述步骤220所制得的结构可以参照图7，单晶硅层的左侧掺杂第一导电类型的粒子，形成体区22；单晶硅层的左侧掺杂第二导电类型的粒子，形成漂移区23。其中，第一导电类型可以为P型导电，第二导电类型为N型导电。或者，第一导电类型可以为N型导电，第二导电类型为P型导电。
限定体区22和漂移区23的方式可以为在单晶硅层上制造掩膜。体区22和漂移区23的制造可以分两次进行。其中，第一次为：先在单晶硅层上制造掩膜限定出体区22对应的区域，然后对该区域掺杂第一导电类型的粒子，形成体区22；在体区22制造完成后进行第二次：在单晶硅层上制造掩膜限定出漂移区23对应的区域，然后对该区域掺杂第二导电类型的粒子，形成漂移区23。
上述步骤230所制得的结构可以参照图8，体区22的左上角部分限定为源区21，漂移区23的右上角部分限定为漏区24。在步骤23中，通过在单晶硅层上制造掩膜，可以同时限定出源区21和漏区24对应的区域，并同时对两个区域进行掺杂。由于源区21和体区22的导电类型不同，漏区24和漂移区23的导电类型相同。因此，在进行掺杂时，源区21对应的区域的掺杂量大于漏区24对应的区域的掺杂量。
在上述步骤中，掺杂的方式可以采用离子注入工艺或者扩散工艺，此两种工艺已有成熟的技术，本实施方式在此不再赘述。
上述步骤300所制得的结构可以参照图9，漂移区23的顶部形成有多个间隔排布的隧穿区25。隧穿区25之间的间隔和宽度可以参照前述，本申请提出了两种形成隧穿区25的方法。
第一种方法：参照图11，在一些实施例中，步骤300可以包括以下步骤：
步骤310：对漂移区进行刻蚀，形成沿第二方向延伸的沟槽；
步骤320：在沟槽内沉积氧化硅或高K介质，形成隧穿区。
在本实施方式中，第二方向为竖直方向。在步骤310中，刻蚀的全过程至少包括光刻胶涂覆、对准曝光、显影、刻蚀和去除光刻胶。其中，对准曝光所采用掩膜板设有相应的隧穿区图案，在显影后，隧穿区图案形成在光刻胶层上；再通过刻蚀，在漂移区23上制造沟槽，沟槽的俯视图为该隧穿区图案。
氧化物的沉积可以采用化学气相沉积工艺，该工艺已有成熟的技术，本实施方式在此不再赘述。其中，氧化物可以为氧化硅。
第二种方法：参照图12，在一些实施例中，步骤300可以包括以下步骤：
步骤330：在漂移区上形成掩膜层，掩膜层限定出隧穿区域；
步骤340：向隧穿区域掺杂反型离子，形成隧穿区，反型离子的导电类型与漂移区的导电类型相反。
在本实施方式中，通过直接向漂移区23掺杂反型离子，将对应的隧穿区域的导电类型进行转换，从而制得反型区，该反型区作为隧穿区。例如，漂移区23为N型导电时，掺杂的反型离子为P型导电离子，如硼或者镍等；漂移区23为P型导电时，掺杂的反型离子为N型导电离子，如砷或者磷等。
在步骤330中，掩膜层形成有隧穿区图案，掩膜层的形成可以通过先生长薄膜，再刻蚀形成。其中，薄膜和刻蚀工艺已有成熟的技术，本实施方式在此不再赘述。同时，上述掺杂的方式也可以采用离子注入工艺或者扩散工艺。
在一些实施例中，反型离子注入层的掺杂浓度较浅。反型离子注入层和漂移区23形成较宽的耗尽区，能够承受来自漏端的横向电压作用。
需要说明的是，在上述步骤中，尽管掺杂可以选用离子注入工艺或者扩散工艺，但由于离子注入工艺中离子基本没有横向扩散，因此其更便于控制宽度，如隧穿区25的宽度。
本申请的一个实施例还提供了一种芯片，芯片包括根据前述的高开关特性半导体器件。高开关特性半导体器件的结构和原理可以参照前述，本实施方式在此不在赘述。
在一些实施例中，芯片中还可以形成基于高开关特性半导体器件形成的电路，如开关电路等。
根据本申请的芯片，通过在高开关特性半导体器件的漂移区23内设置隧穿区25，提高了高开关特性半导体器件的耐压能力，使其具有良好的开关电流比，提高了芯片性能。
本申请的一个实施例还提供了一种电子设备，电子设备包括根据前述的高开关特性半导体器件。高开关特性半导体器件的结构和原理可以参照前述，本实施方式在此不在赘述。
在一些实施例中，电子设备可以为电源、电源管理单元、智能电表、物联表、融合终端、馈线单元、故障指示器等系统级应用。电子设备中可以采用多个高开关特性半导体器件。
根据本申请的电子设备，通过所采用的耐压能力强的高开关特性半导体器件，提高设备可靠性。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
Claims (9)
1.一种高开关特性半导体器件，其特征在于，包括：
衬底；
导电层，形成于所述衬底上，所述导电层包括沿第一方向排布的源区、体区、漂移区和漏区，所述漂移区内形成有沿第二方向延伸的隧穿区，所述第二方向与所述第一方向交叉；
栅介质层，形成于所述导电层上，且位于所述体区和至少部分漂移区上方；
栅电极层，形成于所述栅介质层上；
所述隧穿区采用氧化硅或高K介质；
所述隧穿区的数量为多个，各所述隧穿区沿所述第一方向间隔排布，靠近所述漏区的所述隧穿区的宽度大于靠近所述源区的所述隧穿区的宽度；
沿所述第一方向，所述隧穿区之间的间距逐渐减小。
2.根据权利要求1所述的高开关特性半导体器件，其特征在于，所述第二方向与所述第一方向之间的夹角为90度。
3.根据权利要求1所述的高开关特性半导体器件，其特征在于，所述隧穿区的底部高于所述漏区的底部。
4.根据权利要求1所述的高开关特性半导体器件，其特征在于，所述衬底为单晶硅衬底或者SOI衬底。
5.根据权利要求1所述的高开关特性半导体器件，其特征在于，所述栅电极层采用多晶硅电极或者金属电极。
6.一种高开关特性半导体器件的工艺，其特征在于，包括：
提供衬底；
在所述衬底上形成导电层，所述导电层包括沿第一方向排布的源区、体区、漂移区和漏区；
在所述漂移区内形成第二方向延伸的隧穿区，所述第二方向与所述第一方向交叉；
在所述导电层上形成栅介质层，所述栅介质层位于所述体区和至少部分漂移区上方；
在所述栅介质层上形成栅电极层；
所述在所述漂移区内形成第二方向延伸的隧穿区，包括：
对所述漂移区进行刻蚀，形成沿第二方向延伸的沟槽；
在所述沟槽内沉积氧化硅或高K介质，形成隧穿区；
其中，所述隧穿区的数量为多个，各所述隧穿区沿所述第一方向间隔排布，靠近所述漏区的所述隧穿区的宽度大于靠近所述源区的所述隧穿区的宽度；
沿所述第一方向，所述隧穿区之间的间距逐渐减小。
7.根据权利要求6所述的工艺，其特征在于，所述在所述衬底上形成导电层，包括：
在所述衬底上生长单晶硅，形成单晶硅层；
在所述单晶硅层限定出体区和漂移区，并在所述体区掺杂第一导电类型的粒子，在所述漂移区内掺杂第二导电类型的粒子，所述第二导电类型与所述第一导电类型相反；
在所述体区内限定出源区，在所述漂移区内限定出漏区，并在所述源区和所述漏区掺杂第二导电类型的粒子。
8.一种芯片，其特征在于，所述芯片包括根据权利要求1-5中任一项所述的高开关特性半导体器件。
9.一种电子设备，其特征在于，所述电子设备包括根据权利要求1-5中任一项所述的高开关特性半导体器件。
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