DE19614522A1 - Halbleitervorrichtung zum Bereitstellen einer Ausgabespannung in Übereinstimmung mit einer Versorgungshochspannung - Google Patents

Halbleitervorrichtung zum Bereitstellen einer Ausgabespannung in Übereinstimmung mit einer Versorgungshochspannung

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein­ richtung, die eine vorbestimmte Ausgabespannung in Übereinstim­ mung mit einer Versorgungshochspannung in Reaktion auf ein intern erzeugtes Signal bereitstellt.
Zum Ansteuern eines Plasma-Displays oder ähnlichem wird eine hohe Treiberspannung (z. B. 100 V) benötigt und demzufolge wird eine integrierte Halbleitereinrichtung für hohe Spannungen (HVIC) ver­ wendet. Ein Aufbau einer, in einer solchen HVIC enthaltenen Aus­ gangsstufe ist in Fig. 12 gezeigt. Ein Ersatzschaltbild des in Fig. 12 gezeigten Aufbaus entspricht dem der ersten Ausführungs­ form, die später beschrieben wird, und ist in Fig. 2 gezeigt. Wie in Fig. 2 dargestellt ist, ist diese Ausgangsstufe durch eine Halbbrücke gebildet, die aus einem n-Kanal D (doppel-diffundiert) MOS-Transistor besteht. Ein pnp-bipolarer Transistor 107, Wider­ standselemente 109, 111 und ein n-DMOS-Transistor 113, die in Fig. 2 dargestellt sind, sind in Fig. 12 nicht gezeigt.
Es wird auf Fig. 12 Bezug genommen, auf einem p⁻-Halbleitersub­ strat 10 ist eine n⁻-epitaktische Schicht 20 (im folgenden auch als Epitaxial- bzw. Epitaxieschicht bezeichnet) gebildet. Diese Epitaxieschicht 20 ist durch diffundierte p⁺-Isolationsbereiche 31 bis 34 zur Unterteilung in Inselbereiche IR1, IR3 und IR4 elektrisch isoliert.
Ein n-DMOS-Transistor 101 wird in dem Inselbereich IR1 gebildet. Die Source dieses DMOS-Transistors 101 wird durch die n⁺-Diffu­ sionsbereiche 61 und 62 gebildet. Die Drain des DMOS-Transistors 101 wird durch den n-Diffusionsbereich 81, die epitaktische Schicht 20 und ähnliches gebildet. Das Gate des DMOS-Transistors 101 wird auf einem p-diffundierten Bereich 51 gebildet.
Eine Zener-Diode 105 ist in dem Inselbereich IR3 gebildet. Die Anode der Zener-Diode 105 wird durch einen p⁻-diffundierten Be­ reich 71 gebildet. Die Kathode der Zener-Diode 105 wird durch einen n⁺-diffundierten Bereich 63 gebildet.
Ein n-DMOS-Transistor 103 ist in dem Inselbereich IR4 gebildet. Die Source des DMOS-Transistors 103 wird durch einen n⁺-Diffusi­ onsbereich 64 gebildet. Die Drain des DMOS-Transistors 103 wird durch einen n⁺-Diffusionsbereich 66 und die epitaktische Schicht 20 gebildet. Die Gateelektrode 93 des DMOS-Transistors 103 wird auf einem p-Diffusionsbereich 53 gebildet.
Eine Versorgungshochspannung Vdc von z. B. 100 V wird dieser HVIC extern zugeführt. In Reaktion auf das in der HVIC erzeugte Signal wird die Ausgabespannung Vout zwischen der Versorgungshochspan­ nung Vdc und einer Massespannung (common) geändert.
Ein durch eine (nicht gezeigte) logische Schaltung in der HVIC erzeugtes Steuersignal wird an die Gatter der DMOS-Transistoren 103 und 113 angelegt. Wenn der DMOS-Transistor 103 eingeschaltet und der DMOS-Transistor 113 ausgeschaltet wird, so wird die Gate- Ladung des DMOS-Transistors 101 entladen und der Ausgabeanschluß 104 wird über die Zener-Diode 105 durch den DMOS-Transistor 103 mit einem Masseanschluß 106 kurzgeschlossen. Als Ergebnis hiervon fällt die Ausgangsspannung Vout von einer Versorgungshochspannung Vdc (z. B. 100 V) zur Massenspannung COM (0 V) ab. Wird dagegen der DMOS-Transistor 103 ausgeschaltet und der DMOS-Transistor 113 eingeschaltet, so wird zwischen den beiden Enden eines Wider­ standselementes 109 durch die zum DMOS-Transistor 113 fließende Leistung eine Spannung erzeugt. Dementsprechend wird ein bipola­ rer Transistor 107 eingeschaltet, so daß die Gate-Spannung des DMOS-Transistors 101 erhöht wird und als Ergebnis hiervon der DMOS-Transistor 101 eingeschaltet wird. Demzufolge wird die Aus­ gangsspannung Vout von der Massespannung COM (0 V) zur Versor­ gungshochspannung Vdc (z. B. 100 V) erhöht.
In dem oben beschriebenen Aufbau trat das Problem auf, daß die Chipgröße dieses HVIC vergrößert wird, da die durch die Zener-Di­ ode 105 eingenommene Fläche groß ist. Der Zuwachs der Chipgröße aufgrund einer einzigen Zener-Diode 105 ist gering, aber ein HVIC enthält im allgemeinen viele Ausgabestufen und demzufolge kann der Anstieg der Chipgröße aufgrund der Zener-Diode 105 nicht ignoriert werden.
Da zusätzlich die Durchbruchsspannung des DMOS-Transistors 103 zu einem hohen Wert gesetzt werden muß, tendiert die Schwellenspan­ nung des DMOS-Transistors 103 dazu, sich auf einem hohen Wert zu befinden. Demzufolge kann der DMOS-Transistor 103 nicht ausrei­ chend mit der Spannung des logischen Pegels eingeschaltet werden. Es tritt demzufolge ein Problem derart auf, daß der Ein-Wider­ stand des DMOS-Transistors 103 erhöht ist, und daß sich die Ab­ fallrate der Ausgangsspannung Vout von der Versorgungshochspan­ nung Vdc zur Massespannung COM verringert.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halb­ leitereinrichtung mit geringer Größe vorzusehen.
Diese Aufgabe wird durch eine Halbleitereinrichtung nach Anspruch 1, 2, 6, 9, 10, 11, 12 oder 14 gelöst. Weiterbildungen der Erfin­ dung ergeben sich aus den Unteransprüchen.
Ein Vorteil der vorliegenden Erfindung besteht darin, eine Halb­ leitereinrichtung mit einer hohen Abfallrate der Ausgangsspannung vorzusehen.
Nach einer Ausgestaltung der vorliegenden Erfindung weist eine Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Aus­ gangsspannung in Übereinstimmung mit der Versorgungshochspannung in Reaktion auf ein intern erzeugtes Signal einen ersten Bereich, einen ersten MOS-Transistor, einen zweiten Bereich, eine Zener- Diode und einen zweiten MOS-Transistor auf. Der erste Bereich wird auf einem Halbleitersubstrat gebildet. Der erste MOS-Transi­ stor wird auf dem ersten Bereich gebildet und weist eine Drain zum Empfangen der Versorgungshochspannung und eine Source zum Be­ reitstellen der Ausgangsspannung auf. Der zweite Bereich wird auf dem Halbleitersubstrat gebildet und wird elektrisch von dem er­ sten Bereich isoliert. Die Zener-Diode wird auf dem zweiten Be­ reich gebildet und weist eine Anode, die mit der Source des er­ sten MOS-Transistors verbunden ist, sowie eine Kathode, die mit dem Gate des ersten MOS-Transistors verbunden ist, auf. Der zweite MOS-Transistor wird auf dem zweiten Bereich gebildet und weist eine Drain, die mit dem Gate des ersten MOS-Transistors verbunden ist, sowie eine Source, die mit der Masse verbunden ist, auf.
In dieser Halbleitereinrichtung sind die Zener-Diode und der zweite MOS-Transistor in demselben Bereich gebildet, so daß die durch die Zener-Diode eingenommene Fläche verkleinert wird. Dementsprechend wird die Größe dieser Halbleitereinrichtung ver­ ringert.
Nach einer anderen Ausgestaltung der vorliegenden Erfindung weist eine Halbleitereinrichtung zum Ausgeben einer vorgeschriebenen bzw. vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspannung in Reaktion auf ein intern erzeugtes Si­ gnal einen ersten MOS-Transistor, einen bipolaren Transistor und einen zweiten MOS-Transistor auf. Der erste MOS-Transistor weist eine Drain auf, die die Versorgungshochspannung empfängt, sowie eine Source zur Bereitstellung der Ausgabespannung. Der bipolare Transistor weist eine Basis auf, die mit dem Gate des ersten MOS- Transistors verbunden ist, einen Emitter, der mit der Source des ersten MOS-Transistors verbunden ist und ein Kollektor, der mit der Masse verbunden ist. Der zweite MOS-Transistor weist eine Drain auf, die mit dem Gate des ersten MOS-Transistors verbunden ist, sowie eine Source, die mit der Masse verbunden ist.
In dieser Halbleitereinrichtung wird der Strom, der zu dem zwei­ ten MOS-Transistor fließt, durch den bipolaren Transistor so ver­ stärkt, daß die Abfallrate der Ausgabespannung erhöht wird. Da zusätzlich der Emitter und die Basis des bipolaren Transistors als eine Zener-Diode wirken, wird eine Versorgungshochspannung zwischen dem Gate und der Source des ersten MOS-Transistors ange­ legt und so die Zerstörung seines Gate-Filmes verhindert.
Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbei­ spielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 2 ein Ersatzschaltbild der Halbleitereinrichtung der Fig. 1,
Fig. 3 eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 4 ein Ersatzschaltbild der Halbleitereinrichtung der Fig. 3,
Fig. 5 eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 6 ein Ersatzschaltbild der Halbleitereinrichtung der Fig. 5,
Fig. 7 eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 8 eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung nach einer fünften Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 9 ein Ersatzschaltbild der Halbleitereinrichtung der Fig. 8,
Fig. 10 eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung nach einer sechsten Ausführungsform der vorliegenden Erfindung zeigt,
Fig. 11 ein Ersatzschaltbild der Halbleitereinrichtung der Fig. 10,
Fig. 12 eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung zeigt.
Im folgenden werden gleiche oder entsprechende Abschnitte durch dieselben Bezugszeichen bezeichnet.
Fig. 1 stellt einen schematischen Querschnitt dar, der einen Auf­ bau einer Halbleitereinrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Fig. 2 zeigt ein Ersatzschaltbild des in Fig. 1 gezeigten Aufbaus. Während jedoch in Fig. 2 ein n-Kanal-MOS-Transistor 101, eine Zener-Diode 105 und ein n-Kanal-MOS-Transistor 103 gezeigt sind, die ebenfalls in Fig. 1 gezeigt sind, so sind npn-bipolarer-Transistor 107, Wider­ standselemente 109 und 111 und ein n-Kanal-DMOS-Transistor 113 in Fig. 1 nicht dargestellt.
Es wird auf Fig. 1 Bezug genommen. Diese Halbleitereinrichtung weist ein p⁻-Halbleitersubstrat 10, eine n⁻-epitaktische Schicht 20, die auf dem Halbleitersubstrat 10 gebildet ist, vergrabene n⁺-Diffusionsbereiche 41 und 42, die an der Schnittstelle bzw. dem Übergang des Halbleitersubstrat 10 und der epitaktischen Schicht 20 gebildet sind, isolierende p⁺-Diffusionsbereiche 31 bis 33, die in der epitaktischen Schicht 20 so gebildet sind, daß sie an das Halbleitersubstrat 10 heranreichen, n-Diffusionsbe­ reiche 81 bis 84, die in der epitaktischen Schicht 20 so gebildet sind, daß sie an die vergrabenen Diffusionsbereiche 41 und 42 heranreichen, einen p⁻-Diffusionsbereich 71, der in der epitakti­ schen 20 weniger tief gebildet ist, als die Diffusionsbereiche 81 bis 84, p-Diffusionsbereiche 51 bis 53, die in der epitaktischen Schicht 20 niedriger als der Diffusionsbereich 71 gebildet sind, einen n⁺-Diffusionsbereich 61, der in der epitaktischen Schicht 20 weniger tief als die Diffusionsbereiche 51 bis 53 gebildet ist und Gates 91 bis 93, die polykristallinem Silizium oder ähnlichem auf den Diffusionsbereichen 51 und 53 mit einem dazwischenliegen­ den (nicht gezeigten) Oxidfilm gebildet sind, auf.
Die epitaktische Schicht 20 ist durch die isolierenden Diffusi­ onsbereiche 31 bis 33 zur Bildung von Inselbereichen IR1 und IR3 elektrisch isoliert. In dem Inselbereich IR1 bilden die n⁻-epi­ taktische Schicht 20, der vergrabene n⁺-Diffusionsbereich 41 und die n-Diffusionsbereiche 81 und 82 eine n-Wanne. In dem Inselbe­ reich IR2 bilden die n⁻-epitaktische Schicht 20, der vergrabene Diffusionsbereich 42 und die n-Diffusionsbereiche 83 und 84 eine n-Wanne. Der in Fig. 2 gezeigte n-Kanal-DMOS-Transistor 101 wird in dem Inselbereich IR1 gebildet. Der DMOS-Transistor 101 besteht aus einer Drain, die durch den n-Diffusionsbereich 81 und die n⁻­ epitaktische Schicht 20 gebildet ist, eine Source, die aus den n⁺-Diffusionsbereichen 61 und 62 gebildet ist und Gates 91 und 92, die polykristallinem Silizium gebildet sind. Die Drain des DMOS-Transistors 101 ist mit einem Versorgungsanschluß 102 und seine Source mit einem Ausgabeanschluß 104 verbunden. Der p-dif­ fundierten Bereich 51 bildet ein Backgate (rückseitiges Gate) des DMOS-Transistors 101. Dieses Backgate und die zuvor erwähnte Source sind gemeinsam mit dem Ausgabeanschluß 104 verbunden.
Die Zener-Diode 105 und der n-DMOS-Transistor 103, wie sie in Fig. 2 gezeigt sind, sind in dem Inselbereich IR2 gebildet. Die Zener-Diode 105 weist eine Anode auf, die durch Diffusionsberei­ che 52 und 71 gebildet ist, sowie eine Kathode, die durch einen Diffusionsbereich 63 gebildet wird. Die Anode der Zener-Diode 105 wird mit der Source des DMOS-Transistors 101 verbunden. Die Ka­ thode der Zener-Diode 105 ist mit dem Gate des DMOS-Transistors 101 verbunden.
Der n-DMOS-Transistor 103 weist zusätzlich eine Drain auf, die durch den Diffusionsbereich 84 und die epitaktische Schicht 20 gebildet ist, sowie eine Source, die durch einen Diffusionsbe­ reich 64 gebildet ist und ein Gate 93, das aus polykristallinem Silizium oder ähnlichem gebildet ist. Der Diffusionsbereich 53 bildet ein Backgate des DMOS-Transistors 103. Die Source und das Backgate des DMOS-Transistors 103 sind gemeinsam mit dem Massean­ schluß 106 verbunden. Die Drain des DMOS-Transistors 103 ist mit dem Gate des DMOS-Transistors 101 verbunden.
Diese Halbleitereinrichtung unterscheidet sich von der in Fig. 12 dargestellten Einrichtung dadurch, daß die Zener-Diode 105 und der DMOS-Transistor 103 innerhalb desselben Inselbereiches IR2 gebildet sind. Insbesondere sind der isolierende Diffusionsbe­ reich 34 und der Diffusionsbereich 66, die in Fig. 12 dargestellt sind, in dieser Halbleitereinrichtung nicht vorgesehen und an­ stelle des Diffusionsbereiches 66, auf den verzichtet wurde, ist der Diffusionsbereich 84 mit dem Gate des DMOS-Transistors 101 verbunden. Dementsprechend wirkt in dieser ersten Ausführungsform der Diffusionsbereich 84 als Drain des DMOS-Transistors 103.
In der oben beschriebenen Halbleitereinrichtung wird einem Ver­ sorgungsanschluß 102 eine Versorgungshochspannung Vdc (z. B. 100 V) zugeführt, während ein Masseanschluß 106 mit der Masse verbunden ist. Zueinander komplementäre logische Signale, die durch eine (nicht gezeigte) logische Schaltung in diese Halbleitereinrich­ tung erzeugt werden, werden jeweils den Gates der DMOS-Transi­ storen 103 und 113 zugeführt. Wenn demzufolge der DMOS-Transistor 113 eingeschaltet wird, so wird DMOS-Transistor 103 ausgeschal­ tet. Wenn im Gegensatz dazu der DMOS-Transistor 113 ausgeschaltet wird, wird DMOS-Transistor 103 eingeschaltet.
Wenn der DMOS-Transistor 113 eingeschaltet wird, so fließt ein Strom von dem Versorgungsspannungsanschluß 102 über die Wider­ standselemente 109, 111 und dem DMOS-Transistor 113 an den Masse­ anschluß 106. Demzufolge wird zwischen den beiden Enden des Wi­ derstandselementes 109 eine Spannung erzeugt und die bipolare Transistor 107 eingeschaltet. Demzufolge fließt ein Strom dem Versorgungsanschluß 102 zu dem Gate des DMOS-Transistors 101 über den bipolaren Transistor 107 und lädt hierdurch dieses Gate auf. Wenn die Gate-Spannung des DMOS-Transistors 101 erhöht wird, so wird der DMOS-Transistor 101 eingeschaltet, so daß die Ausgangs­ spannung Vout von der Massespannung so ansteigt, daß sie schließ­ lich auf den Pegel der Versorgungshochspannung Vdc gelangt. Wenn der bipolare Transistor 107 eingeschaltet wird, so wird die Gate­ spannung des DMOS-Transistors 101 nahezu auf die Versorgungsspan­ nung Vdc erhöht, aber der Anstieg der Ausgangsspannung Vout wird von diesem Anstieg der Gatespannung leicht verzögert. Demzufolge wird zeitweilig eine Versorgungshochspannung zwischen dem Gate und der Source des DMOS-Transistors 101 angelegt. Da jedoch die Zener-Diode 105 parallel zwischen dem Gate und der Source des DMOS-Transistors 101 verbunden ist, würde der Gateoxidfilm des DMOS-Transistors 101 nicht zerstört werden.
Wenn der DMOS-Transistor 103 eingeschaltet wird, so wird das Gate des DMOS-Transistors 101 durch den DMOS-Transistor 103 entladen und hierdurch der DMOS-Transistor 101 ausgeschaltet. Anschließend wird der Ausgabeanschluß 104 über die Zener-Diode 105 und den DMOS-Transistor 103 mit dem Masseanschluß 106 kurzgeschlossen. Demzufolge fällt die Ausgangsspannung Vout von der Versorgungs­ hochspannung Vdc ab und gelangt schließlich auf den Pegel der Massespannung COM.
Da nach dieser ersten Ausführungsform die Zener-Diode 105 und der DMOS-Transistor 103 innerhalb desselben Inselbereiches IR2 gebil­ det sind, wird die Größe des Chips verkleinert. Insbesondere wird der Chip durch den Abstand zwischen den Diffusionsbereichen 66 und 84 (welche einen Abschnitt darstellen, der von oben betrach­ tet eine ringförmige Form aufweist) gegenüber dem in Fig. 12 ge­ zeigten Aufbau verkürzt. Da ein Grenzbereich um den Chip herum gebildet wird, besteht ebenfalls die Möglichkeit, die Größe des DMOS-Transistors 103 zu erhöhen. Wenn die Größe des DMOS-Transi­ stors 103 erhöht wird, so kann der Ein-Widerstand (Einschalt- bzw. Betriebswiderstand) verringert werden, so daß es möglich wird, die Abfallrate der Ausgangsspannung Vout zu erhöhen.
Fig. 3 stellt eine schematische Querschnittsansicht dar, die einen Aufbau einer Halbleitereinrichtung nach einer zweiten Aus­ führungsform der vorliegenden Erfindung zeigt. Fig. 4 zeigt ein Ersatzschaltbild des in Fig. 3 dargestellten Aufbaus. Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform der Fig. 1 darin, daß sie eine epitaktische Schicht 20 aufweist, die elektrisch in Inselbereiche IR1, IR3 und IR4 durch isolie­ rende Diffusionsbereiche 31 bis 34 isoliert bzw. unterteilt ist. Zusätzlich ist anstelle der Zehner-Diode 105 ein pnp-Transistor 115 (bipolar) in dem Inselbereich IR3 gebildet. Ein DMOS-Transi­ stor 103 ist in dem Inselbereich IR4 gebildet. Der Aufbau des DMOS-Transistors 101 gleicht vollständig dem, der in Fig. 1 ge­ zeigt ist. Auch der Aufbau des DMOS-Transistors 103 entspricht vollständig demjenigen, der in Fig. 12 gezeigt ist.
Der bipolare Transistor 115 weist einen Emitter auf, der durch einen p-Diffusionsbereich 54 gebildet ist, eine Basis, die durch die epitaktische Schicht 20 gebildet wird und einen Kollektor, der durch ein Halbleitersubstrat 10 gebildet wird. Der Emitter des bipolaren Transistors 115 ist mit dem Ausgangsanschluß 104 verbunden. Die Basis des bipolaren Transistors 115 ist mit dem Gate des DMOS-Transistors 101 und der Drain des DMOS-Transistors 103 über einen n⁺-Diffusionsbereich 65 verbunden. Der Kollektor des bipolaren Transistors 115 ist mit einem Masseanschluß 106 über einen isolierenden Diffusionsbereich 33 und einen Diffusionsbereich 53 verbunden. Demzufolge weist dieser pnp-bipo­ larer Transistor 115 eine vertikale Struktur auf.
Da in dieser zweiten Ausführungsform der bipolare Transistor 115 anstelle der Zener-Diode vorgesehen ist, kann die Abfall- bzw. Absinkrate der Ausgangs- bzw. Ausgabespannung Vout erhöht werden. Der Grund hierfür liegt darin, daß ein Basisstrom in den bipola­ ren Transistor 115 dann fließt, wenn der DMOS-Transistor 103 ein­ geschaltet ist und daß hierdurch der Fluß eines Kollektorstromes verursacht wird, der hFE-mal größer als der Basisstrom ist. Ob­ wohl keine Zener-Diode in Serie zwischen dem Gate und der Source des DMOS-Transistors 101 geschaltet ist, ist hier zusätzlich ein pn-Übergang des bipolaren Transistors 115 verbunden und demzu­ folge wirkt der pn-Übergang wie die Zener-Diode. Demzufolge würde der Gateoxidfilm des DMOS-Transistors 101 selbst dann nicht zer­ stört werden, wenn eine hohe Spannung zwischen dem Gate und der Source des DMOS-Transistors 101 angelegt wird.
Da darüber hinaus ein vergrabener Diffusionsbereich 43 an dem Übergang bzw. der Schnittstelle oder der Grenzfläche (Interface) des Halbleitersubstrat 10 und der epitaktischen Schicht 20 inner­ halb des Inselbereiches IR3 gebildet ist, wird die Durchbruchs­ spannung des bipolaren Transistors 115 erhöht. Da zusätzlich der n⁺-Diffusionsbereich 65 in leichtem Kontakt mit dem p-Diffusions­ bereich 54 steht, der den Emitter des bipolaren Transistors 115 bildet, wird die Zener-Spannung der parasitären Zener-Diode im bipolaren Transistor 115 verringert. Demzufolge kann der Gate­ oxidfilm des DMOS-Transistors 101 effektiv vor Hochspannung ge­ schützt werden.
Fig. 5 stellt eine schematische Querschnittsansicht dar, die einen Aufbau einer Halbleitereinrichtung nach einer dritten Aus­ führungsform der vorliegenden Erfindung zeigt. Fig. 6 zeigt ein Ersatzschaltbild des in Fig. 5 gezeigt Aufbaus. Diese dritte Aus­ führungsform unterscheidet sich von der zweiten, in Fig. 3 ge­ zeigten Ausführungsform darin, daß sie zusätzlich zu dem bipola­ ren pnp-Transistor 115 eine Zener-Diode 105 innerhalb des Insel­ bereiches IR3 aufweist. Diese Zener-Diode weist eine Anode auf, die durch einen p⁻-Diffusionsbereich 71 gebildet ist und eine Kathode, die durch einen n⁺-Diffusionsbereich 63 gebildet ist. Ein Diffusionsbereich 65, der in leichtem Kontakt mit dem Diffu­ sionsbereich 71 steht, wirkt ebenfalls als eine Kathode. Auf die­ sen Diffusionsbereichen 63 und 65 sind jeweils polykristalline Siliziumfilme 201 und 202 gebildet. Die polykristallinen Silizi­ umfilme 201 und 202 wirken als ein Widerstandselement 117. Demzu­ folge ist die Kathode der Zener-Diode 105 mit dem Gate eines DMOS-Transistors 101 über das Widerstandselement 117 verbunden. Die Anode der Zener-Diode 105 ist mit der Source des DMOS-Transi­ stors 101 verbunden.
Da nach dieser dritten Ausführungsform die Zener-Diode 105 paral­ lel zwischen dem Emitter und der Basis des bipolaren Transistors 115 geschaltet ist, wird gewährleistet, daß die Zerstörung des Gateoxidfilmes des DMOS-Transistors selbst dann verhindert werden kann, wenn die Zener-Spannung der parasitären Zener-Diode in dem bipolaren Transistor 115 groß ist. Dies hat seine Ursache darin, daß die Klemmspannung zwischen dem Gate und der Source des DMOS- Transistors 101 durch die zusätzlich vorgesehene Zener-Diode 105 bestimmt ist, anstelle der parasitären Zener-Diode in dem bipola­ ren Transistor 115.
Da zusätzlich das Widerstandselement 115 in Serie mit der Zener- Diode 105 geschaltet ist, wird die Injektionseffizienz der Löcher in den bipolaren Transistor 115 selbst dann nicht reduziert, wenn die Durchlaßspannung Vf zwischen den Emitter und der Basis des bipolaren Transistors größer ist, als die Durchlaßspannung Vf der Zener-Diode 105, da an dem Widerstandselement 117 ein Spannungs­ abfall derart auftritt bzw. auftreten würde, daß die Spannung, die über der Zener-Diode 105 anliegt, verringert werden würde. Mit anderen Worten bedeutet dies, daß das Widerstandselement 117 die scheinbare Durchlaßspannung der Zener-Diode 105 erhöht. Der Betrag des erforderlichen Spannungsabfalles an dem Widerstands­ element 117 beträgt nur einige wenige Valt. Dieses Widerstandse­ lement 117 erhöht den Widerstand aufgrund des Zener-Lawinenstro­ mes, der im allgemeinen annähernd so groß wie der Strom beim An­ legen einer Durchlaßspannung ist. Demzufolge beeinflußt es den Betrieb nicht wesentlich, da der Spannungsabfall aufgrund des Widerstandes zum Zeitpunkt einer Lawine nur einige wenige Volt beträgt.
Obwohl das Widerstandselement 117 in dieser dritten Ausführungs­ form in Serie mit der Zener-Diode 105 geschaltet ist, muß dieses Widerstandselement 117 nicht angeschlossen sein, wenn die Durch­ laßspannung zwischen dem Emitter und der Basis des bipolaren Transistors 115 kleiner ist, als die Durchlaßspannung der Zener- Diode 105.
Fig. 7 stellt einen schematischen Querschnitt dar, der einen Auf­ bau einer Halbleitereinrichtung nach einer vierten Ausführungs­ form der vorliegenden Erfindung zeigt. Das Ersatzschaltbild die­ ses Aufbaues ist identisch zu dem, der in Fig. 4 gezeigt ist. Diese vierte Ausführungsform unterscheidet sich von der zweiten, in Fig. 3 dargestellten Ausführungsform dadurch, daß ein bipola­ rer pnp-Transistor 115 und ein DMOS-Transistor 103 in demselben Inselbereich IR2 gebildet sind. Insbesondere sind der isolierende Diffusionsbereich 34 und der Diffusionsbereich 66, wie sie in Fig. 3 dargestellt sind, in dieser vierten Ausführungsform nicht vorgesehen. Demzufolge kann die Größe bzw. Ausdehnung des Chips durch den Abstand zwischen den Diffusionsbereichen 54 und 66 re­ duziert bzw. verkleinert werden. Die Drain des DMOS-Transistors 103 in dieser vierten Ausführungsform ist mit dem Gate eines DMOS-Transistors 101 über einen Diffusionsbereich 65 verbunden. Demzufolge bildet dieser bipolare Transistor 115 und der DMOS- Transistor 103 einen bipolaren Transistor des Types mit isolier­ tem Gate (IGBT).
Durch diese zusätzliche Erhöhung der Komplexität der Transistoren fließen der Elektronenstrom des DMOS-Transistors 103 und der Lochstrom des bipolaren Transistors 115 gleichzeitig in eine epi­ taktische Schicht 20, so daß die Leitfähigkeit der epitaktischen Schicht 20 moduliert wird und der Elektronenstrom des DMOS-Tran­ sistors 103 erhöht wird. Demzufolge, vorausgesetzt daß die Größe hFE des bipolaren Transistors 115 die gleiche wie die der zweiten Ausführungsform ist, wird der Kollektorstrom des bipolaren Tran­ sistors 115 um dasselbe Verhältnis vergrößert, wie dies bei der Erhöhung des Elektronenstromes aufgrund der Modulation der Leitfähigkeit der Fall ist. Demzufolge wird die Abfallrate der Ausgangsspannung Vout im Vergleich zur zweiten Ausführungsform noch weiter erhöht.
Wie im Falle der zweiten Ausführungsform verhindert eine parasi­ täre Zener-Diode im bipolaren Transistor 115 die Zerstörung des Gateoxidfilmes des DMOS-Transistors 101. In der oben beschriebe­ nen dritten Ausführungsform kann zusätzlich eine Zener-Diode 105 sowie ein Widerstandselement 117 vorgesehen werden.
Fig. 8 eine schematische Querschnittsansicht dar, die einen Auf­ bau einer Halbleitereinrichtung nach einer fünften Ausführungs­ form der vorliegenden Erfindung zeigt. Fig. 9 stellt ein Ersatz­ schaltbild des in Fig. 8 gezeigten Aufbaues dar. Diese fünfte Ausführungsform unterscheidet sich von der vierten Ausführungs­ form, die in Fig. 7 dargestellt ist, dadurch, daß ein bipolarer npn-Transistor 119 anstelle des DMOS-Transistors 103 gebildet ist. Dieser bipolare Transistor 119 weist einen Kollektor auf, der durch eine n⁻-epitaktische Schicht 20 gebildet ist, eine Ba­ sis, die durch einen p-Diffusionsbereich 55 gebildet ist und einen Emitter, der durch einen n⁺-Diffusionsbereich 67 gebildet ist. Der Kollektor des bipolaren Transistors 119 ist mit dem Gate eines DMOS-Transistors 101 über den Diffusionsbereich 65 verbun­ den. Der Kollektor eines bipolaren Transistors 115 ist mit einem Masseanschluß 106 verbunden. Demzufolge weist der bipolare Tran­ sistor 105 eine vertikale Struktur bzw. einen vertikalen Aufbau und der bipolare Transistor 119 einen lateralen Aufbau auf und sind innerhalb desselben Inselbereiches gebildet.
Da nach dieser fünften Ausführungsform der bipolare Transistor 119 mit seinem Betrieb in Reaktion auf eine Basisspannung be­ ginnt, die höher als eine Durchlaßspannung Vf ist, kann dieser bipolare Transistor 119 in Reaktion auf einen allgemein üblichen logischen Spannungspegel (5 V) ausreichend eingeschaltet werden. Demzufolge fließt ein ausreichender Kollektorstrom in den bipola­ ren Transistor 119 und es fließt zusätzlich ein ausreichender Kollektorstrom in den bipolaren Transistor 115 derart, daß die Abfallrate bzw. Abfallgeschwindigkeit der Ausgangsspannung Vout erhöht wird.
Eine parasitäre Zener-Diode in dem bipolaren Transistor 105 ver­ hindert die Zerstörung des Gateoxidfilmes des DMOS-Transistors 101. Darüber hinaus kann wie in dem Falle der dritten Ausfüh­ rungsform zusätzlich eine Zener-Diode 105 hinzugefügt werden und darüber hinaus ebenfalls ein Widerstandselement 117 hinzugefügt werden.
Fig. 10 stellt eine schematische Querschnittsansicht dar, die einen Aufbau einer Halbleitereinrichtung nach einer sechsten Aus­ führungsform der vorliegenden Erfindung zeigt. Fig. 11 stellt ein Ersatzschaltbild der in Fig. 10 gezeigten Struktur dar. In dieser sechsten Ausführungsform sind n-Kanal-DMOS-Transistoren 121 und 123 innerhalb desselben Inselbereiches IR2 zusätzlich zu dem in Fig. 8 dargestellten Aufbau gebildet. Der DMOS-Transistor 121 weist eine Drain, die durch eine epitaktische Schicht 20 gebildet ist, eine Source, die durch einen n⁺-Diffusionsbereich 67 gebil­ det ist und ein Gate 94, welches aus polykristallinem Silizium gebildet ist, auf. Die Drain des DMOS-Transistors 121 ist mit dem Gate des DMOS-Transistors 101 über einen Diffusionsbereich 65 verbunden. Die Source des DMOS-Transistors 121 ist mit einem Mas­ seanschluß 106 verbunden. Die Drain des DMOS-Transistors 123 ist mit einem p-Diffusionsbereich 56 verbunden. Dieser Diffusionsbe­ reich 56 bildet einen Kollektor eines bipolaren Transistors 115. Die Source des DMOS-Transistors 123 ist mit einem Masseanschluß 106 verbunden.
Demzufolge bilden, die bipolaren Transistor 115 und 119 einen Thy­ ristor. Der DMOS-Transistor 121 ist so vorgesehen, daß er diesen Thyristor einschaltet, während der DMOS-Transistor 123 zum Aus­ schalten dieses Thyristors vorgesehen ist.
Wenn der DMOS-Transistor 121 ausgeschaltet wird, so fließt ein Basisstrom in den bipolaren Transistor 115 und ein Kollektor­ strom, der hFE-mal größer ist als der Basisstrom, fließt über die Basis und den Emitter des bipolaren Transistors 119 in den Masse­ anschluß 106. Sobald der Thyristor wie oben beschrieben einge­ schaltet ist, fließt ein großer Strom unabhängig von Ein-Wider­ stand des DMOS-Transistors 121. Demzufolge wird die Abfallrate der Ausgabespannung Vout erhöht. Mit anderen Worten, die Abfall­ geschwindigkeit wird schneller. Wenn der DMOS-Transistor 123 ein­ geschaltet wird, so wird der bipolare Transistor 119 ausgeschal­ tet und so der Thyristor ausgeschaltet.
Eine parasitäre Zener-Diode in dem bipolaren Transistor 115 ver­ hindert die Zerstörung des Gateoxidfilmes des DMOS-Transistors 101. Wie im Falle der dritten Ausführungsform kann zusätzlich eine Zener-Diode 105 und darüber hinaus ein Widerstandselement 117 hinzugefügt werden.

Claims (14)

1. Halbleitereinrichtung zum Bereitstellen einer vorbestimmte Ausgabespannung in Übereinstimmung mit einer Versorgungshochspan­ nung in Reaktion auf ein intern erzeugtes Signal, mit:
einem Halbleitersubstrat (10),
einem ersten Bereich (IR1), der auf dem Halbleitersubstrat gebil­ det ist,
einem ersten MOS-Transistor (101), der in dem ersten Bereich ge­ bildet ist und eine Drain zum Empfangen der Versorgungshochspan­ nung und eine Source zum Bereitstellen der vorbestimmte Ausgabe­ spannung aufweist,
einem zweiten Bereich (IR2), der auf dem Halbleitersubstrat ge­ bildet ist und elektrisch von dem ersten Bereich isoliert ist, einer Zener-Diode (105), die in dem zweiten Bereich gebildet ist, und eine Anode aufweist, die mit der Source des ersten MOS-Tran­ sistors verbunden ist und eine Kathode aufweist, die mit einem Gate des ersten MOS-Transistors verbunden ist und
einem zweiten MOS-Transistor (103), der in dem zweiten Bereich gebildet ist, mit einer Drain, die mit dem Gate des ersten MOS- Transistors verbunden ist und einer Source, die mit einem Masse­ anschluß verbunden ist.
2. Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspan­ nung in Reaktion auf ein intern erzeugtes Signal, mit:
einem ersten MOS-Transistor (101) mit einer Drain zum Empfangen der Versorgungshochspannung und einer Source zum Bereitstellen der vorbestimmten Ausgabespannung,
einem bipolaren Transistor (115) mit einer Basis, die mit einem Gate des ersten MOS-Transistors verbunden ist, einem Emitter, der mit der Source des ersten MOS-Transistors verbunden ist, und ei­ nem Kollektor, der mit einem Masseanschluß verbunden ist und
einem zweiten MOS-Transistor (103) mit einer Drain, die mit dem Gate des ersten MOS-Transistors verbunden ist, und einer Source, die mit einem Masseanschluß verbunden ist.
3. Halbleitereinrichtung nach Anspruch 2, weiter gekennzeichnet durch eine Zener-Diode (105) mit einer Anode, die mit der Source des ersten MOS-Transistors verbunden ist und einer Kathode, die mit dem Gate des ersten MOS-Transistors verbunden ist.
4. Halbleitereinrichtung nach Anspruch 2 oder 3, weiter gekenn­ zeichnet durch ein Widerstandselement (117), welches in Serie mit der Zener-Diode geschaltet ist.
5. Halbleitereinrichtung nach einem der Ansprüche 2 bis 4, da­ durch gekennzeichnet, daß der bipolare Transistor eine vertikale Struktur aufweist.
6. Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspan­ nung in Reaktion auf ein intern erzeugtes Signal, mit:
einem Halbleitersubstrat (10) eines ersten Leitungstyps, welches mit einer Masse verbunden ist,
einem ersten MOS-Transistor (101), der auf dem Halbleitersubstrat gebildet ist, mit einer Drain zum Empfangen der Versorgungshoch­ spannung und einer Source zum Bereitstellen der vorbestimmten Ausgabespannung,
einem zweiten MOS-Transistor (103), der auf dem Halbleitersub­ strat gebildet ist und eine Drain aufweist, die mit einem Gate des ersten MOS-Transistors verbunden ist und eine Source auf­ weist, die mit einer Masse verbunden ist,
einem ersten leitenden Bereich (20) eines zweiten Leitungstyps, der auf dem Halbleitersubstrat gebildet ist und mit dem Gate des ersten MOS-Transistors verbunden ist und
einem zweiten leitenden Bereich (54) eines ersten Leitungstyps, der in dem ersten Leitungsbereich gebildet ist und mit der Source des ersten MOS-Transistors verbunden ist.
7. Halbleitereinrichtung nach Anspruch 6, weiter gekennzeichnet durch eine Zener-Diode (105) mit einer Anode, die mit der Source des ersten MOS-Transistors verbunden ist und einer Kathode, die mit dem Gate des ersten MOS-Transistors verbunden ist.
8. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeich­ net, daß die Zener-Diode in dem ersten leitenden Bereich gebildet ist.
9. Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspan­ nung in Reaktion auf ein intern erzeugtes Signal, mit:
einem Halbleitersubstrat (10),
einem ersten Bereich (IR1), der auf dem Halbleitersubstrat gebil­ det ist,
einem ersten MOS-Transistor (101), der in dem ersten Bereich ge­ bildet ist, mit einer Drain zum Empfangen der Versorgungshoch­ spannung und einer Source zum Bereitstellen der vorbestimmten Ausgabespannung,
einem zweiten Bereich (IR2), der auf dem Halbleitersubstrat ge­ bildet ist und elektrisch von dem ersten Bereich isoliert ist, einem bipolaren Transistor (115), der in dem zweiten Bereich ge­ bildet ist, mit einer Basis, die mit einem Gate des ersten MOS- Transistors verbunden ist, einem Emitter, der mit der Source des ersten MOS-Transistors verbunden ist und einem Kollektor, der mit einer Masse verbunden ist und
einem zweiten MOS-Transistor (103), der in dem zweiten Bereich gebildet ist, mit einer Drain, die mit dem Gate des ersten MOS- Transistors verbunden ist und einer Source, die mit einer Masse verbunden ist.
10. Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspan­ nung in Reaktion auf ein intern erzeugtes Signal, mit:
einem ersten MOS-Transistor (101) mit einer Drain zum Empfangen der Versorgungshochspannung und einer Source zum Bereitstellen der Ausgabespannung,
einem ersten bipolaren Transistor (115) mit einer Basis, die mit einem Gate des ersten MOS-Transistors verbunden ist, einem Emit­ ter, der mit der Source des ersten MOS-Transistors verbunden ist und einem Kollektor, der mit einer Masse verbunden ist und
einem zweiten bipolaren Transistor (119) mit einem Kollektor, der mit dem Gate des ersten MOS-Transistors verbunden ist und einem Emitter, der mit einer Masse verbunden ist.
11. Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspannung in Reaktion auf ein intern erzeugtes Si­ gnal, mit:
einem Halbleitersubstrat (10),
einem ersten Bereich (IR1), der auf dem Halbleitersubstrat gebil­ det ist,
einem ersten MOS-Transistor (101), der in dem ersten Bereich ge­ bildet ist mit einer Drain zum Empfangen der Versorgungshochspan­ nung und einer Source zum Bereitstellen der Ausgabespannung,
einem zweiten Bereich (IR2), der in dem Halbleitersubstrat gebil­ det ist und elektrisch von dem ersten Bereich isoliert ist,
einem ersten bipolaren Transistor (115), der in dem zweiten Be­ reich gebildet ist, mit einer Basis, die mit einem Gate des er­ sten MOS-Transistors verbunden ist, einem Emitter, der mit der Source des ersten MOS-Transistors verbunden ist und einem Kollek­ tor, der mit einer Masse verbunden ist und
einem zweiten bipolaren Transistor (119), der in dem zweiten Be­ reich gebildet ist, mit einem Kollektor, der mit dem Gate des er­ sten MOS-Transistors verbunden ist und einem Emitter, der mit ei­ ner Masse verbunden ist.
12. Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspan­ nung in Reaktion auf ein intern erzeugtes Signal, mit:
einem ersten MOS-Transistor (101) mit einer Drain zum Empfangen der Versorgungshochspannung und einer Source zum Bereitstellen der Ausgabespannung,
einem ersten bipolaren Transistor (115) mit einer Basis, die mit einem Gate des ersten MOS-Transistors verbunden ist und einem Emitter, der mit der Source des ersten MOS-Transistors verbunden ist und
einem zweiten bipolaren Transistor (119) mit einer Basis, die mit einem Kollektor des ersten bipolaren Transistors verbunden ist,
einem Kollektor, der mit dem Gate des ersten MOS-Transistors ver­ bunden ist, und einem Emitter der mit einer Masse verbunden ist.
13. Halbleitereinrichtung nach Anspruch 12, weiter gekennzeich­ net durch
einen zweiten MOS-Transistor (121) mit einer Drain, die mit dem Kollektor des zweiten bipolaren Transistors verbunden ist und
einer Source, die mit dem Emitter des zweiten bipolaren Transi­ stors verbunden ist und
einen dritten MOS-Transistor (123) mit einer Drain, die mit der Basis des zweiten bipolaren Transistors verbunden ist und einer Source, die mit einer Masse verbunden ist.
14. Halbleitereinrichtung zum Bereitstellen einer vorbestimmten Ausgabespannung in Übereinstimmung mit einer Versorgungshochspan­ nung in Reaktion auf ein intern erzeugtes Signal, mit:
einem Halbleitersubstrat (10),
einem ersten Bereich (IR1), der in dem Halbleitersubstrat gebil­ det ist,
einem ersten MOS-Transistor (101), der in dem ersten Bereich ge­ bildet ist, mit einer Drain zum Empfangen der Versorgungshoch­ spannung und einer Source zum Bereitstellen der Ausgabespannung,
einem zweiten Bereich (IR2), der in dem Halbleitersubstrat gebil­ det ist und elektrisch von dem ersten Bereich isoliert ist,
einem ersten bipolaren Transistor (115), der in dem zweiten Be­ reich gebildet ist, mit einer Basis, die mit einem Gate des er­ sten MOS-Transistors verbunden ist und einem Emitter, der mit der Source des ersten MOS-Transistors verbunden ist und
einem zweiten bipolaren Transistor (119), der in dem zweiten Be­ reich gebildet ist, mit einer Basis, die mit einem Kollektor des ersten bipolaren Transistors verbunden ist, einem Kollektor, der mit dem Gate des ersten MOS-Transistors verbunden ist, und einem Emitter der mit einer Masse verbunden ist.
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