DE10004387A1 - CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors - Google Patents

CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors

Info

Publication number
DE10004387A1
DE10004387A1 DE2000104387 DE10004387A DE10004387A1 DE 10004387 A1 DE10004387 A1 DE 10004387A1 DE 2000104387 DE2000104387 DE 2000104387 DE 10004387 A DE10004387 A DE 10004387A DE 10004387 A1 DE10004387 A1 DE 10004387A1
Authority
DE
Germany
Prior art keywords
area
region
control gate
drift space
dmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2000104387
Other languages
English (en)
Inventor
Karl-Ernst Ehwald
Bernd Heinemann
Dieter Knoll
Wolfgang Winkler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IHP GmbH
Original Assignee
Institut fuer Halbleiterphysik GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institut fuer Halbleiterphysik GmbH filed Critical Institut fuer Halbleiterphysik GmbH
Priority to DE2000104387 priority Critical patent/DE10004387A1/de
Priority to PCT/DE2001/001175 priority patent/WO2001075979A1/de
Priority to EP01927619A priority patent/EP1273043B1/de
Priority to US10/239,933 priority patent/US6878995B2/en
Priority to AT01927619T priority patent/ATE514192T1/de
Priority to JP2001573556A priority patent/JP2003529939A/ja
Publication of DE10004387A1 publication Critical patent/DE10004387A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die Erfindung betrifft einen CMOS-kompatiblen lateralen DMOS-Transistor und ein Verfahren zur Herstellung eines derartigen Transistors. DOLLAR A Aufgabe der Erfindung ist es, einen CMOS-kompatiblen DMOS-Transistor und ein Verfahren zur Herstellung eines derartigen Transistors vorzuschlagen, der durch eine geeignete Layoutgestaltung wahlweise für sehr hohe Drainspannungen oder für die Leistungsverstärkung bei sehr hohen Frequenzen ausgelegt werden kann und der mit geringem Zusatzaufwand im Vergleich zu einer üblichen sub-mum-Fertigungstechnologie für CMOS-Schaltkreise herstellbar ist. DOLLAR A Ein Gate-Isolator des erfindungsgemäßen CMOS-kompatiblen lateralen DMOS-Transistors weist unter einem Steuergate im gesamten stromdurchflossenen (aktiven) Bereich eine einheitliche Dicke auf. Unter dem Steuergate ist eine die Transistorschwellspannung bestimmende oberflächennahe Zone mit erhöhter Dotierungskonzentration (Wellbereich) so angeordnet, dass sie die gesamte Fläche unter dem auf aktivem Gebiet liegenden Steuergate einnimmt und innerhalb eines sogenannten Driftraumes zwischen dem Steuergate und einem hochdotierten Draingebiet endet. Die gesamte Oberfläche des Driftraums ist von einer im Vergleich zum hochdotierten Draingebiet niedrig dotierten Zone vom Leitungstyp des Draingebietes (VLDD) bedeckt.

Description

Die Erfindung betrifft einen CMOS-kompatiblen lateralen DMOS-Transistor und ein Verfahren zur Herstellung eines derartigen Transistors.
Es sind eine Vielzahl von lateralen DMOS-Transistorkonstruktionen sowohl für den Einsatz als Hochspannungsbauelement mit mehr als 100 V Drainspannung, als auch für die Hochfrequenzleistungsverstärkung bei mittleren Betriebspannungen, z. B. im Bereich zwischen 10 V und 20 V bekannt. Ein bekannter Typ von LDMOS-Konstruktionen verwendet einen abgestuften Gateisolator zur Reduzierung der Feldstärke an der drainseitigen Kante des Steuergates. Ein Beispiel sind die besonders für hohe Drainspannungen geeigneten sogenannten Fieldgap oder Thick-Field-Drift Region Anordnungen, beispielsweise beschrieben in LYoshida u. a., IEDM Tech. Dig. 1997, p. 51-53 sowie in T. R. Efland u. a., IEDM Tech. Dig. 1998, p. 679-­ 682. Letztere Konstruktion ist aber bei typischen Feldoxiddicken von ca. 0,5 µm nicht ohne weiteres skalierbar für sehr hohe Grenzfrequenzen (Länge des Drifigebietes < 0,5 µm für ft < 20 GHz) und nur bedingt kompatibel mit einer standardmäßigen CMOS-Technologie. Trotz zusätzlicher Lackmaske für eine LDD-Implantation unter dem Feldgebiet ist bei modernen Isolationstechniken, z. B. bei der sogenannten "Shallow Trench"-Technologie, die Dotierung der Randbereiche des Feldgebietes problematisch. Andere Konstruktionen verwenden anstelle des normalen dünnen Gate-Dielektrikums der Standardtransistoren einen gesondert erzeugten dickeren Gateisolator für die DMOS-Strukturen im gesamten Steuergatebereich oder in einem Teil desselben, vgl. T. R. Efland u. a., IEDM Tech. Dig. 1998, p. 679-682, was ebenfalls mit einem erheblichen Zusatzaufwand verbunden ist und im ersteren Falle zusätzlich die Sättigungssteilheit der Transistoren verringert. Weitere bekannte Konstruktionen (sogenannte Activgap oder Low Voltage Planar Anordnungen, wie in I. Yoshida u. a., IEDM Tech. Dig. 1997, p. 51-53 und T. R. Efland u. a., IEDM Tech. Dig. 1998, p. 679-682 beschrieben, vermeiden die obengenannten technologischen Nachteile, indem sie im Wesentlichen nur den standardmäßigen CMOS-Prozess zu ihrer Herstellung benötigen, erreichen aber keinen optimalen Kompromiss zwischen der Drain-Durchbruchspannung, dem On-Widerstand (Ron) und der Grenzfrequenz. Insbesondere ist die Gewährleistung einer ausreichenden Langzeitstabilität infolge verstärkter Heißelektroneneffekte durch zu hohe Feldstärken an der drainseitigen Gatekante erschwert. Kürzlich wurde vorgeschlagen, die Dotierung des LDD-Gebiets im Driftraum durch einen sogenannten Splitt-LDD-Prozess abzustufen und dabei die LDD-Dotierung in Nähe der Gatekante soweit zu verringern, dass in diesem Bereich bei hinreichender Drainspannung eine vollständige Verarmung an freien Ladungsträgern erreicht wird und dadurch die Heißelektroneneffekte und die Drain/Gate-Kapazität reduziert werden, vgl. S. Xu u. a., IEDM Tech. Dig. 1999, p. 201-204. Bei diesem Vorschlag ist jedoch in jedem Falle eine zusätzliche Lackmaske im Vergleich zum CMOS-Standardprozess erforderlich. Trotz dieser Maßnahme ist der On-Widerstand Ron durch die notwendigerweise extrem geringe LDD-Dotierung in Drainnähe verhältnismäßig hoch und eine gleichzeitige Realisierung von optimierten HF-DMOS- Transistoren zusammen mit DMOS-Transistoren für sehr hohe Draindurchbruchspannungen und niedrigem On-Widerstand Ron ist nicht möglich.
Aufgabe der Erfindung ist es, die o. g. Nachteile des Standes der Technik zu beseitigen und einen CMOS-kompatiblen DMOS-Transistor und ein Verfahren zur Herstellung eines derartigen Transistors vorzuschlagen, der durch eine geeignete Layoutgestaltung wahlweise für sehr hohe Drainspannungen oder für die Leistungsverstärkung bei sehr hohen Frequenzen ausgelegt werden kann und der mit geringem Zusatzaufwand im Vergleich zu einer üblichen sub-µm- Fertigungstechnologie für CMOS-Schaltkreise herstellbar ist. Weiterhin ist es Aufgabe der Erfindung, ohne zusätzlichen Fertigungsaufwand für eine gegebene Durchbruchspannung den On-Widerstand Ron weiter zu verringern und die gleichzeitige Herstellung optimierter DMOS-Transistoren für höchste Drainspannungen und andererseits für höchste Grenzfrequenzen zu ermöglichen.
Diese Aufgabe wird durch die Merkmale der nebengeordneten Ansprüche gelöst. Ein Gate-Isolator des erfindungsgemäßen CMOS-kompatiblen lateralen DMOS-Transistors weist unter einem Steuergate im gesamten stromdurchflossenen (aktiven) Bereich eine einheitliche Dicke auf. Unter dem Steuergate ist eine die Transistorschwellspannung bestimmende oberflächennahe Zone mit erhöhter Dotierungskonzentration (Wellbereich) so angeordnet, dass sie die gesamte Fläche unter dem auf aktivem Gebiet liegenden Steuergate einnimmt und innerhalb eines sogenannten Driftraumes zwischen dem Steuergate und einem hochdotierten Draingebiet endet, wobei mindestens der gesamte Halbleiterbereich unmittelbar unter dem hochdotierten Draingebiet eine deutlich geringere Dotierungskonzentration im Vergleich zu der Dotierung im Wellbereich besitzt. Die gesamte Oberfläche des Driftraums ist von einer im Vergleich zum hochdotierten Draingebiet niedrig dotierten Zone vom Leitungstyp des Draingebietes (VLDD) bedeckt, in welcher eine Nettodotierungsmenge von 6 × 1012 cm2 nicht überschritten ist und in welcher die gesamte Oberfläche des Driftraums im Wellbereich bei einer anliegenden Drainspannung, die unter der Durchbruchsspannung des Gate-Isolators liegt, im Wellbereich total an freien Ladungsträgern verarmt ist.
In einer Ausführungsform ist die Dotierung des VLDD-Gebietes auch außerhalb des Driftraums des DMOS-Transistors auf allen nicht von dem Steuergate bedeckten Teilflächen der aktiven, von Feldoxid freien Gebiete vorhanden.
In einer weiteren Ausführungsform ist die Nettodotierungsmenge im VLDD-Gebiet im Wellbereich in Nähe der drainseitigen Kante des Steuergates höher als außerhalb des Wellbereichs in unmittelbarer Nähe des hochdotierten Draingebietes.
Zur Herstellung eines derartigen CMOS-kompatiblen lateralen DMOS-Transistors wird das VLDD-Gebiet großflächig durch eine Ionenimplantation dotiert.
In einer Ausgestaltung des Herstellungsverfahrens erfolgt die Ionen-Implantation zur Dotierung mindestens eines Teiles des VLDD-Gebietes durch eine Lackmaske.
Weiterhin wird die Herstellung des VLDD-Gebiets durch die Kombination einer durch eine Lackmaske maskierten und einer großflächigen Ionenimplantation so erfolgen, dass bei der maskierten Ionenimplantation der unmittelbar an das hochdotierte Draingebiet angrenzende Bereich des Driftraumes abgedeckt wird.
Zur Maskierung der Dotierung des Wellbereichs ist die benutzte Lackmaske innerhalb des Driftraumes an einer Maskenkante und/oder in der Nähe derselben mit kleinstmöglichen Perforationen versehen, wobei die Implantationsenergie und die nach der Implantation wirksame Wärmebelastung für den Wellbereich so gewählt sind, dass die Eindringtiefe des Wellbereichs im Gebiet des Driftraumes mit den Abmessungen der Perforationen mindestens vergleichbar ist. In einer speziellen Ausführungsform werden der Gate-Isolator, das Steuergate, der Sourcebereich und die unmittelbar unter dem Steuergate liegende, die Schwellspannungen und andere die Transistoreigenschaften bestimmende Zonen mit erhöhter Dotierungskonzentration (Wellbereich) des DMOS-Transistors gemeinsam mit den entsprechenden Bestandteilen von auf dem gleichen Halbleitersubstrat integrierten MOS-Transistoren für vergleichsweise niedrige Betriebsspannungen erzeugt und weisen die gleichen Parameter auf wie die MOS-Transistoren. Die Merkmale der Erfindung gehen außer aus den Ansprüchen auch aus der Beschreibung hervor, wobei die einzelnen Merkmale jeweils für sich allein oder zu mehreren in Form von Unterkombinationen schutzfähige Ausführungen darstellen, für die hier Schutz beansprucht wird.

Claims (8)

1. CMOS-kompatibler lateraler DMOS-Transistor, bei welchem ein Gate-Isolator unter einem Steuergate im gesamten stromdurchflossenen (aktiven) Bereich eine einheitliche Dicke aufweist dadurch gekennzeichnet, dass unter dem Steuergate eine die Transistorschwellspannung bestimmende oberflächennahe Zone mit erhöhter Dotierungskonzentration (Wellbereich) so angeordnet ist, dass sie die gesamte Fläche unter dem auf aktivem Gebiet liegenden Steuergate einnimmt und innerhalb eines sogenannten Driftraumes zwischen dem Steuergate und einem hochdotierten Draingebiet endet, wobei mindestens der gesamte Halbleiterbereich unmittelbar unter dem hochdotierten Draingebiet eine deutlich geringere Dotierungskonzentration im Vergleich zu der Dotierung im Wellbereich besitzt und dass die gesamte Oberfläche des Driftraums von einer im Vergleich zum hochdotierten Draingebiet niedrig dotierten Zone vom Leitungstyp des Draingebietes (VLDD) bedeckt ist, in welcher eine Nettodotierungsmenge von 6.1012/cm2 nicht überschritten ist und in welcher die gesamte Oberfläche des Driftraums im Wellbereich bei einer anliegenden Drainspannung, die unter der Durchbruchsspannung des Gate-Isolators liegt, im Wellbereich total an freien Ladungsträgern verarmt ist.
2. CMOS-kompatibler lateraler DMOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, dass die Dotierung des VLDD-Gebietes auch außerhalb des Driftraums des DMOS- Transistors auf allen nicht von dem Steuergate bedeckten Teilflächen der aktiven, von Feldoxid freien Gebiete vorhanden ist.
3. CMOS-kompatibler lateraler DMOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, dass die Nettodotierungsmenge im VLDD-Gebiet im Wellbereich in Nähe der drainseitigen Kante des Steuergates höher ist als außerhalb des Wellbereichs in unmittelbarer Nähe des hochdotierten Draingebietes.
4. Verfahren zur Herstellung eines CMOS-kompatiblen lateralen DMOS-Transistors, im Wesentlichen wie im Anspruch 1 beschrieben, dadurch gekennzeichnet, dass das VLDD- Gebiet großflächig durch eine Ionenimplantation dotiert wird.
5. Verfahren zur Herstellung eines CMOS-kompatiblen lateralen DMOS-Transistors, im Wesentlichen wie im Anspruch 1 beschrieben, dadurch gekennzeichnet, dass die Ionen­ implantation zur Dotierung mindestens eines Teiles des VLDD-Gebietes durch eine Lackmaske erfolgt.
6. Verfahren zur Herstellung eines CMOS-kompatiblen lateralen DMOS-Transistors, im wesentlichen wie im Anspruch 3 beschrieben, dadurch gekennzeichnet, dass das VLDD- Gebiet durch die Kombination einer durch eine Lackmaske maskierten und einer großflächigen Ionenimplantation so erfolgt, dass bei der maskierten Ionenimplantation der unmittelbar an das hochdotierte Draingebiet angrenzende Bereich des Driftraumes abgedeckt wird.
7. Verfahren nach einem oder mehreren der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die zur Maskierung der Dotierung des Wellbereichs benutzte Lackmaske innerhalb des Driftraumes an einer Maskenkante und/oder in der Nähe derselben mit kleinstmöglichen Perforationen versehen ist, wobei die Implantationsenergie und die nach der Implantation wirksame Wärmebelastung für den Wellbereich so gewählt sind, dass die Eindringtiefe des Wellbereichs im Gebiet des Driftraumes mit den Abmessungen der Perforationen mindestens vergleichbar ist.
8. Verfahren nach einem oder mehreren der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass der Gate-Isolator, das Steuergate, der Sourcebereich und die unmittelbar unter dem Steuergate liegende, die Schwellspannungen und andere die Transistoreigenschaften bestimmende Zone mit erhöhter Dotierungskonzentration (Wellbereich) des DMOS- Transistors gemeinsam mit den entsprechenden Bestandteilen von auf dem gleichen Halbleitersubstrat integrierten MOS-Transistoren für vergleichsweise niedrige Betriebsspannungen erzeugt werden und die gleichen Parameter aufweisen wie die MOS- Transistoren.
DE2000104387 2000-03-31 2000-03-31 CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors Ceased DE10004387A1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE2000104387 DE10004387A1 (de) 2000-03-31 2000-03-31 CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors
PCT/DE2001/001175 WO2001075979A1 (de) 2000-03-31 2001-03-24 Cmos-kompatibler lateraler dmos-transistor und verfahren zur herstellung eines derartigen transistors
EP01927619A EP1273043B1 (de) 2000-03-31 2001-03-24 Cmos-kompatibler lateraler dmos-transistor
US10/239,933 US6878995B2 (en) 2000-03-31 2001-03-24 Cmos-compatible lateral dmos transistor and method for producing such a transistor
AT01927619T ATE514192T1 (de) 2000-03-31 2001-03-24 Cmos-kompatibler lateraler dmos-transistor
JP2001573556A JP2003529939A (ja) 2000-03-31 2001-03-24 Ｃｍｏｓ互換ラテラルｄｍｏｓトランジスタおよび該トランジスタの作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2000104387 DE10004387A1 (de) 2000-03-31 2000-03-31 CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors

Publications (1)

Publication Number Publication Date
DE10004387A1 true DE10004387A1 (de) 2001-11-29

Family

ID=7629473

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2000104387 Ceased DE10004387A1 (de) 2000-03-31 2000-03-31 CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors

Country Status (1)

Country Link
DE (1) DE10004387A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304348B2 (en) 2001-08-17 2007-12-04 Ihp Gmbh - Innovations For High Performance Microelectronics/Institut Fur Innovative Mikroelektronik DMOS transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304348B2 (en) 2001-08-17 2007-12-04 Ihp Gmbh - Innovations For High Performance Microelectronics/Institut Fur Innovative Mikroelektronik DMOS transistor

Similar Documents

Publication Publication Date Title
DE112009000642B4 (de) LDMOS Vorrichtungen mit verbesserten Architekturen und Herstellungsverfahren dafür
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE102005041256B4 (de) Trenchtransistor
DE60225768T2 (de) LDMOS-Feldeffekttransistoren
DE69936839T2 (de) Laterales dünnfilm-silizium-auf-isolator-(soi)-jfet-bauelement
DE102015204636B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102005023026B4 (de) Leistungshalbleiterbauelement mit Plattenkondensator-Struktur
DE102006002065B4 (de) Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand
EP1741142B1 (de) Hochvolt-sperrschicht-feldeffekttransistor und herstellungsverfahren
EP1421612B1 (de) LDMOS-Transistor und dessen Herstellungsverfahren
DE112006001318T5 (de) Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE102008059846A1 (de) Drain-Erweiterter Feldeffekttransistor
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE102005035029A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE69937101T2 (de) Laterale-dünnfilm-silizium-auf-isolator (soi) anordnung mit mehreren gebieten im drift-gebiet
DE102005038998A1 (de) Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur
DE102013215378B4 (de) Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung
DE102004047772B4 (de) Lateraler Halbleitertransistor
EP1336989A2 (de) Transistorbauelement
DE102007056741A1 (de) Spannungsmodulierter Transistor
EP1273043B1 (de) Cmos-kompatibler lateraler dmos-transistor
EP0973205A2 (de) Hochspannungs-MOS-Transistor
DE102004002181B4 (de) Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren
DE10004387A1 (de) CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors
DE10063135A1 (de) CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transistors

Legal Events

Date Code Title Description
OR8 Request for search as to paragraph 43 lit. 1 sentence 1 patent law
8105 Search report available
8127 New person/name/address of the applicant

Owner name: IHP GMBH - INNOVATIONS FOR HIGH PERFORMANCE MICROE

8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: IHP GMBH - INNOVATIONS FOR HIGH PERFORMANCE MI, DE

R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final

Effective date: 20130122