JPH02106973A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02106973A JPH02106973A JP26180288A JP26180288A JPH02106973A JP H02106973 A JPH02106973 A JP H02106973A JP 26180288 A JP26180288 A JP 26180288A JP 26180288 A JP26180288 A JP 26180288A JP H02106973 A JPH02106973 A JP H02106973A
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- JP
- Japan
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- region
- capacitance
- gate electrode
- drain
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 abstract description 15
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- 230000003071 parasitic effect Effects 0.000 abstract description 2
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- 239000012141 concentrate Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
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- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高電力印加条件下で動作する半導体装置に関し
て、特に低容量高耐圧の電界効果トランジスタを多数集
積する必要があるパワーコントロール用集積回路に関す
る。
て、特に低容量高耐圧の電界効果トランジスタを多数集
積する必要があるパワーコントロール用集積回路に関す
る。
従来この種の半導体回路には、第３図に示される様な横
型電界効果トランジスタがあった。第３図に於て、１は
ウェル領域、２はベース領域、３はソース領域、４はド
レイン高濃度領域、５は多結晶シリコンゲート電極、６
はソース電極、７はドレイン電極、８は基板領域、１０
は低濃度ドレイン領域である。
型電界効果トランジスタがあった。第３図に於て、１は
ウェル領域、２はベース領域、３はソース領域、４はド
レイン高濃度領域、５は多結晶シリコンゲート電極、６
はソース電極、７はドレイン電極、８は基板領域、１０
は低濃度ドレイン領域である。
前述した従来技術の横型電界効果トランジスタはドレイ
ン低濃度領域ＩＯ上のゲート電極５に段差が生じるとそ
のエツジの部分に電界が集中して耐圧が劣化する為、従
来必要とされるチャンネル上部以外の低濃度ドレイン領
域全体に渡ってゲート電極５にておおう必要があり、ゲ
ート電極５を小さくして入出力容量を減小させる事がで
きないという欠点があった。
ン低濃度領域ＩＯ上のゲート電極５に段差が生じるとそ
のエツジの部分に電界が集中して耐圧が劣化する為、従
来必要とされるチャンネル上部以外の低濃度ドレイン領
域全体に渡ってゲート電極５にておおう必要があり、ゲ
ート電極５を小さくして入出力容量を減小させる事がで
きないという欠点があった。
本発明の横型電界効果トランジスタは従来のものに比べ
て低容量化を行う為に、ゲート電極を極力小さくして、
ゲート容量の低減を図るのを目的にしている。そして単
にゲート電極をチャンネル領域のみおおわれる様に小さ
くすると低濃度ドレイン領域上のゲート電極端に電界が
集中して耐圧が劣化してしまうので、これを防止する対
策として、ゲート電極端の低濃度ドレイン領域表面部に
ドレイン領域と逆の導電型のストッパー領域を形成し、
この部分での耐圧劣化を防止する特徴を有している。
て低容量化を行う為に、ゲート電極を極力小さくして、
ゲート容量の低減を図るのを目的にしている。そして単
にゲート電極をチャンネル領域のみおおわれる様に小さ
くすると低濃度ドレイン領域上のゲート電極端に電界が
集中して耐圧が劣化してしまうので、これを防止する対
策として、ゲート電極端の低濃度ドレイン領域表面部に
ドレイン領域と逆の導電型のストッパー領域を形成し、
この部分での耐圧劣化を防止する特徴を有している。
すなわち、本発明によれば、第１導電型の半導体基板の
表面部に互いに離れて設けられた第２導電型ウエル領域
及び該ウェル領域内に設けられた第一導電型ベース領域
と該ベース領域内に形成された第２導電型ソース領域で
チャンネルを形成しさらに該チャンネル部の上部にゲー
ト酸化膜を介してゲート電極がチャンネル部からドレイ
ン領域に渡って、選択的に形成され又該ベース領域から
離間して第２導電型高濃度ドレイン領域を有し、各トレ
イン領域、ソース領域からドレイン電極。
表面部に互いに離れて設けられた第２導電型ウエル領域
及び該ウェル領域内に設けられた第一導電型ベース領域
と該ベース領域内に形成された第２導電型ソース領域で
チャンネルを形成しさらに該チャンネル部の上部にゲー
ト酸化膜を介してゲート電極がチャンネル部からドレイ
ン領域に渡って、選択的に形成され又該ベース領域から
離間して第２導電型高濃度ドレイン領域を有し、各トレ
イン領域、ソース領域からドレイン電極。
ソース電極を取る横型電界効果トランジスタにおいて、
寄生容量を低減する為にゲート電極をチャンネル上部の
み被われる様に小さくし、さらにゲート電極端の低濃度
ドレイン領域に電界が集中しソース電極とドレイン電極
間の耐圧が劣化する事を防止する為にゲート重極端ドレ
イン領域表面部に第２導電型スト、パー領域を形成しゲ
ート電極端に電界が集中する事を緩和して耐圧劣化を防
止した低容量横型電界効果トランジスタが得られる。
寄生容量を低減する為にゲート電極をチャンネル上部の
み被われる様に小さくし、さらにゲート電極端の低濃度
ドレイン領域に電界が集中しソース電極とドレイン電極
間の耐圧が劣化する事を防止する為にゲート重極端ドレ
イン領域表面部に第２導電型スト、パー領域を形成しゲ
ート電極端に電界が集中する事を緩和して耐圧劣化を防
止した低容量横型電界効果トランジスタが得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すもので横型電界効果ト
ランジスタの断面図である。第１図に於て１はウェル領
域、２はベース領域、３はソース領域、４はドレイン高
濃度領域、５は多結晶シリコン又はシリサイド等により
形成されたゲート電極、６はソース電極、７はドレイン
電極、８は基板領域、９はストッパー領域、１０は低能
度ドレイン領域である。本実施例の特徴はゲート電極５
をチャンネル部及びその近傍のみを被う様に小さくし、
さらにストッパー領域９を設ける事で耐圧劣化をなくし
入・出力容量を低減できる事である。
ランジスタの断面図である。第１図に於て１はウェル領
域、２はベース領域、３はソース領域、４はドレイン高
濃度領域、５は多結晶シリコン又はシリサイド等により
形成されたゲート電極、６はソース電極、７はドレイン
電極、８は基板領域、９はストッパー領域、１０は低能
度ドレイン領域である。本実施例の特徴はゲート電極５
をチャンネル部及びその近傍のみを被う様に小さくし、
さらにストッパー領域９を設ける事で耐圧劣化をなくし
入・出力容量を低減できる事である。
この技術を用いると低容量高耐圧の電界効果トランジス
タを簡単に集積化できる為に従来困難であったパワーコ
ントロール集積回路が実現できる。
タを簡単に集積化できる為に従来困難であったパワーコ
ントロール集積回路が実現できる。
第２図は本発明の他の実施例２の断面図である。
基本構造は第１図の場合とほぼ同じである。この実施例
の様にソース電極６のオーバーラツプを増加させる事で
容量は増加するが２００ｖ程度までの高耐圧な横型電界
効果トランジスタを実現できる。
の様にソース電極６のオーバーラツプを増加させる事で
容量は増加するが２００ｖ程度までの高耐圧な横型電界
効果トランジスタを実現できる。
以上説明した様に本発明はゲート電極を極力小さくする
事でゲート容量の低減を計り、そして耐圧劣化を防止す
る為に、ゲート電極端の低濃度ドレイン領域の表面部に
ドレイン領域と逆の導電型のストッパー領域を形成して
いる。この様な構造を取る事でゲート容量を非常に小さ
くする事ができる。又、ストッパー領域によりドレイン
領域への空乏層が伸びるのが押えられ横型電界効果トラ
ンジスタの帰還容量すなわちドレイン容量をも低減させ
る事もできる。本構造にする事で耐圧劣化を完全に防止
する事ができるので低容量横型電界効果トランジスタを
実現できる。
事でゲート容量の低減を計り、そして耐圧劣化を防止す
る為に、ゲート電極端の低濃度ドレイン領域の表面部に
ドレイン領域と逆の導電型のストッパー領域を形成して
いる。この様な構造を取る事でゲート容量を非常に小さ
くする事ができる。又、ストッパー領域によりドレイン
領域への空乏層が伸びるのが押えられ横型電界効果トラ
ンジスタの帰還容量すなわちドレイン容量をも低減させ
る事もできる。本構造にする事で耐圧劣化を完全に防止
する事ができるので低容量横型電界効果トランジスタを
実現できる。
第１図、第２図はそれぞれ本発明の一実施例及び他の実
施例の゛横型電界効果トランジスタの断面図、第３図は
従来技術のトランジスタの断面図である。 １・・・・・・ウェル領域、２・・・・・・ベース領域
、３・・・・・・ソース領域、４・・・・・・ドレイン
高濃度領域、５・・・・・・多結晶シリコンゲート電極
、６・・・・・・ソース電極、７・・・・・ドレイン電
極、８・・・・・・基板領域、９・・・・・・ストッパ
ー領域、ｌＯ・・・・・・低濃度ドレイン領域。 代理人 弁理士 内 原 晋 第１
施例の゛横型電界効果トランジスタの断面図、第３図は
従来技術のトランジスタの断面図である。 １・・・・・・ウェル領域、２・・・・・・ベース領域
、３・・・・・・ソース領域、４・・・・・・ドレイン
高濃度領域、５・・・・・・多結晶シリコンゲート電極
、６・・・・・・ソース電極、７・・・・・ドレイン電
極、８・・・・・・基板領域、９・・・・・・ストッパ
ー領域、ｌＯ・・・・・・低濃度ドレイン領域。 代理人 弁理士 内 原 晋 第１
Claims (1)
- 一導電型の半導体基板の一主面に設けられた他の導電型
の第１の半導体領域と、該第１の半導体領域内に設けら
れた前記一導電型の第２の半導体領域と、前記半導体基
板の前記一主面に前記第１の半導体領域と離間して設け
られた前記一導電型の第３の半導体領域と、前記第１の
半導体領域と前記第３の半導体領域とに挟まれた前記半
導体基板の前記一主面の前記第１の半導体領域に接する
一端部上及び該一端部と前記第２の半導体領域とに挟ま
れた前記第１の半導体領域上に設けられたゲート電極と
、該ゲート電極及び前記第３の半導体領域との間に前記
半導体基板の前記一主面に設けられた前記他の導電型の
第４の半導体領域と、前記第２の半導体領域に電気的に
接続して設けられた第１の電極と、前記第３の半導体領
域に電気的に接続して設けられた第２の電極とを有する
ことを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26180288A JPH02106973A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26180288A JPH02106973A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106973A true JPH02106973A (ja) | 1990-04-19 |
Family
ID=17366914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26180288A Pending JPH02106973A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106973A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100875A (en) * | 1976-02-19 | 1977-08-24 | Toshiba Corp | Mos transistor |
| JPS5645074A (en) * | 1979-09-20 | 1981-04-24 | Nippon Telegr & Teleph Corp <Ntt> | High-pressure-resistance mos type semiconductor device |
| JPS5727071A (en) * | 1980-06-16 | 1982-02-13 | Philips Corp | Lateral insulated gate field effect transistor |
| JPS60177677A (ja) * | 1984-02-23 | 1985-09-11 | Seiko Epson Corp | 半導体装置 |
-
1988
- 1988-10-17 JP JP26180288A patent/JPH02106973A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100875A (en) * | 1976-02-19 | 1977-08-24 | Toshiba Corp | Mos transistor |
| JPS5645074A (en) * | 1979-09-20 | 1981-04-24 | Nippon Telegr & Teleph Corp <Ntt> | High-pressure-resistance mos type semiconductor device |
| JPS5727071A (en) * | 1980-06-16 | 1982-02-13 | Philips Corp | Lateral insulated gate field effect transistor |
| JPS60177677A (ja) * | 1984-02-23 | 1985-09-11 | Seiko Epson Corp | 半導体装置 |
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