JP4135941B2 - 耐久性を有するスーパージャンクションデバイス - Google Patents

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Description

本発明は、スーパージャンクションデバイス及びその製造方法に関し、より詳しく言うと、耐久性及びウインドウの許容度を大とした、スーパージャンクションデバイス及びその製造方法に関する。
スーパージャンクションデバイスは、従来のＭＯＳＦＥＴと同等の高い降伏電圧（ＢＶ）のために、かなり低いＲdsonを有しているという利点がある。スーパージャンクションは、多層、例えば連続する６つの注入及びエピタキシー層を備え、離れたＰ型コラムを形成している。このコラムは、コラムが形成されるＮ型ドリフト領域のエピタキシャル層において、電荷が平衡となっている。Ｐ型コラムを形成するために、同じレチクルが６層で用いられる。
電荷の平衡は、小さなプロセスウインドウでは重要である。Ｐ型側でこのウインドウを超える（すなわち、Ｐ型コラムが過剰のＰ電荷を有する）と、降伏電圧は定格よりも低くなる。Ｎ型側でウインドウを超えると、降伏電圧は高くなるが、耐久性が低くなる。
デバイスの耐久性は、コラム外部ではなく、コラムに電流を流すようにする構造的な変更により高まる。このような構造は、２００２年１０月８日付けの本発明人による同時係属米国特許出願番号60/417,212号に開示されており、ここに参考として組み込むこととする。
この場合、Ｐ型コラムの最上部のみが、隣接するＮ型領域に対して平衡した密度を有している残りの部分よりも、高い不平衡のＰ密度（電荷）となっている。これにより、コラム上部でアバランシェ電流が発生し、ＭＯＳＦＥＴソース領域（Ｒb’領域）の下方から、Ｐ型コラムへ軸方向に流れる。
本発明は、上述とは異なる変更を提案するものである。同じ設計の全ての層を用いるが、最上部の層（の直径）をやや大きくし、能動領域のみの容量及びＰ電荷を増加させる。そのため、能動領域セルの降伏電圧は選択的に減少し、かつ、Ｐ型コラムの軸方向に流れる電流は減少し、耐久性が増す。下方の５つの層及び電極は、最大降伏電圧のために最適化されている。
６番目の層を異なる設計とすることにより、高い電極降伏電圧、能動領域における比較的低い降伏電圧、及びＰ型コラムでの低電流が実現される。これら３つの効果により、デバイスの降伏電圧のＥＡＳに対する依存度が小となるので、耐久性が改善され、プロセスウインドウの許容度が増す。本発明の説明では、層を６つ設けてあるが、層の数を変更してもよい。
図１〜図３に示すように、シリコンウェハー（ダイまたはチップ）は、順に形成されたＮ型層であるエピタキシャル層（Ｎ6〜Ｎ1）が重畳されたＮ+ウェハー（１０）となっている。各層の形成後、Ｐ型領域（Ｐ6〜Ｐ1）を形成するために、注入及び拡散が行われる。従来は、同一密度の隣接する各層（Ｎ6〜Ｎ1）の電荷と平衡するように、注入及び拡散は、同一寸法及び同一密度でなされている。
各Ｐ型領域（Ｐ6〜Ｐ1）は、互いに整列し、連続するコラムである「パイロン」を形成している。
図１に示すように、ＭＯＳゲート構造が、各Ｐ型コラムの上面に形成され、公知のように、Ｐチャネル領域（２０）（２１）（２２）に、Ｎ+ソース領域（２４）（２５）（２６）が、それぞれ形成されている。ゲート酸化物領域（２７）が各領域（２０）（２１）（２６）と対向して蒸着され、導電性のポリシリコンゲート（２８）が、各ゲート酸化物領域（２７）上に形成されている。ＬＴＯ絶縁層（２９）が、ポリシリコンゲート（２８）上に形成され、ソース電極（３０）が、ＬＴＯ絶縁層（２９）上に形成され、かつ、各Ｎ+ソース領域（２４）（２５）（２６）及びＰチャネル領域（２０）（２１）（２２）の内側領域に接触している。
Ｐチャネル領域（２０）（２１）（２２）は、多角形またはすじ状セルであり、Ｐ型領域（Ｐ6〜Ｐ1）は、対応する円形状またはすじ状となっている。ドレイン電極（４０）は、Ｎ+ウェハー（１０）の底部に設けられている。
本発明によれば、最上部のＰ型領域（Ｐ1）は、下方のＰ型領域（Ｐ2〜Ｐ6）よりも大きな直径を有している。そのため、コラム上部のＰ電荷は、隣接する層（Ｎ1）の電荷よりも大となっている。最上部のＰ型領域の直径は、下方のＰ型領域よりも、数％大きい。例えば、拡散後に、下方のＰ型領域（Ｐ2〜Ｐ6）の直径が５マイクロンとなると、最上部のＰ型領域（Ｐ1）の直径は５．１マイクロン（２％大きい）となり、本発明の利点が得られる。
図３は、最上部のＰ型領域（Ｐ1）の注入及び拡散を示す図である。層（Ｎ1）は、層（Ｎ2）及びＰ型領域（Ｐ2）上に蒸着されている。次いで、Ｐ型領域（Ｐ2）の中央と整列したウインドウ（５１）（５２）を有するマスク（５０）が、層（Ｎ1）上に形成されている。ホウ素、またはその他のＰ型材料による注入及び拡散がなされ、Ｐ型コラムと整列し、最上部となる大きな直径のＰ型領域（Ｐ1）が形成されている。しかし、ウインドウ（５１）（５２）の直径は、Ｐ型領域（Ｐ2〜Ｐ6）のマスク（５０）における注入ウインドウよりも大であり、最上部のＰ型領域（Ｐ1）の直径が大となる。また、拡散処理が長時間行われ、大きなＰ型領域（Ｐ1）が形成される。
ウインドウ（５１）（５２）は円形である（図２）が、各Ｐ型コラムの最上部に大きなＰ型領域を形成するために、細長いすじ状、矩形、楕円形、突出フィンガを有する円形等とすることもできる。また、Ｐ型領域（Ｐ1）をＰ型領域（Ｐ2）上に形成しなくてもよい。Ｐ型領域（Ｐ2）またはその他の領域と同じ寸法であるＰ型領域（Ｐ1）を、コラムに設けてもよい。これらのコラムは、半導体デバイス全体にわたって分散され、それにより、デバイスの特徴が得られる。
また、上述の説明では、Ｐ型領域（Ｐ2〜Ｐ6）は、同一の直径（幅）となっているが、Ｐ型領域（Ｐ2）からＰ型領域（Ｐ6）へかけて、直径を連続的にテーパー状に小さくさせてもよい。さらに、上部のＰ型領域をある程度大きくし、隣接するＮ型材料と電荷を不平衡としてもよい。例えば、上部の２つまたは３つのＰ型領域を、下方のＰ型領域よりも大きくし、隣接するＮ型材料と電荷を不平衡としてもよい。
上述した実施例に則して本発明を説明したが、その変形、変更及びその他の利用については、当業者には明らかであると思う。従って、本発明は、上述した実施例に限定されるものではない。
本発明によるスーパージャンクションデバイスの能動領域の一部断面図である。 図１の2-2線断面図である。 Ｐ型コラムの最上部に大きなＰ型領域を形成するステップを示す図である。
符号の説明
１０ Ｎ+ウェハー
２０、２１、２２ Ｐチャネル領域
２４、２５、２６ Ｎ+ソース領域
２７ ゲート酸化物領域
２８ ポリシリコンゲート
２９ ＬＴＯ絶縁層
３０ ソース電極
４０ ドレイン電極
５０ マスク
５１、５２ ウインドウ
Ｎ1〜Ｎ6 エピタキシャル層
Ｐ1〜Ｐ6 Ｐ型領域

Claims (6)

  1. 順に形成された複数のエピタキシャル層を有する第１の導電性の半導体領域と、
    半導体領域の厚さ方向に延びる複数のパイロンであって、前記複数のパイロンの一つ一つは、厚さ方向に整列する複数の第２の導電性の領域を有し、前記第２の導電性の領域の一つ一つは、その全体が一つ一つの前記エピタキシャル層内に形成される、前記パイロンと、
    各パイロンの最上部よりも上に配置されかつ各パイロンに接触する第２の導電性のチャネル領域を有するＭＯＳゲート構造と、
    を備え、
    各パイロンの複数の前記第２の導電性の領域のうち前記チャネル領域に接する領域は、各パイロンの当該領域以外の部分の領域よりも大きな径を有し、前記部分の領域は、これを包囲する前記第１の導電性の半導体領域と荷電平衡の状態にあり、かつ、前記チャネル領域に接する前記領域はこれを包囲する前記第１の導電性の半導体領域よりも大きな電荷を有する
    スーパージャンクションデバイス。
  2. 前記パイロンは、略円筒状である請求項１記載のデバイス。
  3. パイロンの前記第２の導電性の領域のチャネル領域に接する前記少なくとも一つは、前記包囲する前記第１の導電性の半導体領域と荷電平衡にある前記一部よりも径が２％大きい、請求項１記載のデバイス。
  4. 第１の導電性を有し、複数のエピタキシャル層を有する半導体ウェハーと、
    少なくとも半導体ウェハーの厚さ方向に延びる、複数のパイロンであって、前記複数のパイロンの一つ一つは、厚さ方向に整列する複数の第２の導電性の領域を有し、前記第２導電性領域の一つ一つは、その全体が一つ一つの前記エピタキシャル層内に形成される前記パイロンと、
    を備え、
    各パイロンの前記複数の領域のうち最上部の領域は、各パイロンの当該最上部の領域の下方の領域よりも大きな径を有し、かつ、当該下方の領域は、該ウエハーのこれを包囲する部分と荷電平衡の状態にあり、前記最上部の領域はこれを包囲する部分よりも大きな電荷を有し、
    さらに、各パイロンの該最上部の領域の上面にはそれぞれＭＯＳゲート構造が配置され、
    各ＭＯＳゲート構造は、
    第２の導電性を有しかつ対応する各パイロンの最上部の全体よりも径が大きなチャネル領域と、
    該第１の導電性を有しかつ該チャネル領域内に形成されたソース領域と、
    ゲート構造と、
    該ウエハーの最上部に形成されかつ該ソース領域及び該チャネル領域に接触するソース電極と
    を備えるスーパージャンクションデバイス。
  5. 各パイロンの前記最上部は、前記下部よりも径が２％大きい、請求項４記載のデバイス。
  6. 第１の導電性である基板を設け、
    該第１の導電性を有する半導体材料の複数のエピタキシャル層を、順に重畳して形成し、
    前記エピタキシャル層のそれぞれに、第１の導電性とは別の第２の導電性を有する第１の領域を、縦に整列して形成し、前記第１の領域は、これを包囲する前記エピタキシャル層と荷電平衡の状態にあり、
    該順に重畳して形成されたエピタキシャル層の上に、第１の導電性を有する他のエピタキシャル層を形成し、
    第２の導電性を有する注入物を、該他のエピタキシャル層内に拡散させて、該第１の領域と縦方向に整列する第２の領域を形成し、該第２の領域は、該第１の領域よりも大きな径を有し、かつ、これを包囲する前記他のエピタキシャル層よりも大きな電荷を有し、該第２の導電性の該第２の領域の上に、該第２の導電性を有するチャネル領域を有するＭＯＳゲート構造を形成する
    スーパージャンクションデバイスを形成する方法。
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