KR20020035139A - 감소된 관통 현상을 갖는 트렌치 ｄｍｏｓ 트랜지스터 - Google Patents

감소된 관통 현상을 갖는 트렌치 ｄｍｏｓ 트랜지스터 Download PDF

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Abstract

관통 현상을 감소시키는 트렌치 DMOS 트랜지스터 형성 방법이 제공된다. 상기 방법은 제 1 전도율 유형의 기판을 제공하는 것부터 시작한다. 제 2 전도율 유형의 바디 영역은 상기 기판상에 형성된다. 적어도 하나의 트렌치를 한정하는 마스킹 층이 형성된다. 그 다음에, 트렌치와, 트렌치에 붙어있는 절연 층이 형성된다. 그 다음에, 전도성 전극은 절연 층을 덮는 트렌치에서 형성된다. 제 1 전도율 유형의 소스 영역은 상기 트렌치에 인접한 바디 영역에서 형성된다. 트렌치 형성 단계는, 트렌치를 한정하는 마스킹 층을 제거하기 이전에 트렌치를 에칭하고, 희생 산화물 층으로 상기 트렌치의 측면 벽부를 평탄화하는 단계를 포함한다.

Description

감소된 관통 현상을 갖는 트렌치 ＤＭＯＳ 트랜지스터{TRENCH DMOS TRANSISTOR HAVING REDUCED PUNCH-THROUGH}
DMOS(Double diffused MOS: 이중 확산 MOS) 트랜지스터는 트랜지스터 영역을 형성하기 위해 확산을 사용하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor: 금속 산화막 반도체 전계 효과 트랜지스터)의 유형이다. 일반적으로, DMOS 트랜지스터는 전력 집적 회로 응용을 위한 고전압 회로를 제공하기 위해 전력 트랜지스터(power transistor)로서 사용된다. DMOS 트랜지스터는, 낮은 순방향 전압 강하가 필요할 때 단위 면적당 더 높은 전류를 제공한다.
전형적인 개별 DMOS 회로는 병렬로 제작되는 2개 이상의 각각의 DMOS 트랜지스터 셀을 포함한다. 각각의 DMOS 트랜지스터 셀은 공통 드레인 접점(기판)을 공유하는 한편, 그 소스들은 금속과 함께 모두 단락되고, 그 게이트는 폴리실리콘(polysilicon)에 의해 함께 단락된다. 따라서, 심지어 개별 DMOS 회로가 더 작은 트랜지스터의 매트릭스로부터 구성될지라도, 상기 DMOS 회로는 하나의 대용량 트랜지스터인 것처럼 작동한다. 개별 DMOS 회로에 대해, 트랜지스터 매트릭스가 게이트에 의해 턴 온(turned on)될 때 단위 면적당 전도율을 최대화하는 것이 바람직하다.
DMOS 트랜지스터의 하나의 특정한 유형은 소위 트렌치 DMOS 트랜지스터인데, 여기서 채널은 수직으로 형성되고, 게이트는 소스와 드레인 사이에서 확장하는 트렌치에 형성된다. 얇은 산화물 층(oxide layer)이 붙어있고(lined with) 폴리실리콘으로 채워져 있는 트렌치는 덜 억제된 전류 흐름을 허용하여, 더 낮은 특정한 온-저항(on-resistance) 값을 제공한다. 트렌치 DMOS 트랜지스터의 예는 미국 특허 번호(제 5,072,266호, 제 5,541,425호 및 제 5,866,931호)에 기재되어 있다.
트렌치 DMOS 트랜지스터에 대한 한가지 문제는 관통 현상(punch-through)으로 알려져 있다. 트랜지스터 채널이 공핍되었을 때 발생하는 관통 현상은 일반적으로 애벌란시 항복(avalanche breakdown) 이전에 해를 끼치지 않는 누설 전류의 형태를 취한다. 관통 현상은 특히 더 높은 트랜지스터 셀 밀도에서, 특히 약 18M/in2보다 더 큰 밀도에서 해롭다는 것을 알게 되었다. 관통 현상의 여러 가지 원인 중에, 하나의 중요한 원인은 트렌치 게이트를 형성할 동안 발생한다. 특히, 트렌치가 에칭된 후에, 희생(sacrificial) 산화 단계는 트렌치 측면 벽부(sidewall)를 평탄하게 하기 위해 수행되고, 그 다음에 얇은 산화물 층의 증착이 후속한다. 희생 산화 및 산화물 증착 단계 동안, 불순물(dopant) 물질은 인접한 채널{소위 p-바디(p-body)} 밖으로 걸러지는데, 그 이유는 불순물 물질(일반적으로 붕소)이, 고온으로 수행되는 희생 산화 단계 동안 실리콘으로부터 게이트 산화물로 분리되기 때문이다. 이러한 문제는 더 높은 셀 밀도에서 악화되는데, 그 이유는 채널의 상대적인폭이 트렌치에 의해 둘러싸인 표면 영역에 대해 감소하기 때문이다.
폴리실리콘이 트렌치를 채우도록 증착될 때 관통 현상이 또한 더욱 악화되며, 그 이유는 폴리실리콘에 사용된 불순물(일반적으로 인)이 게이트를 통해 p-바디로 침투될 수 있기 때문인데, 이것은 채널에서의 캐리어(carrier)의 농도를 효과적으로 감소시킨다. 이러한 문제는, 트렌치에 붙어있는 게이트 산화 층의 두께가 감소됨에 따라 더욱 심해진다.
미국 특허 번호(제 5,072,266호)는 트렌치 DMOS 트랜지스터를 제작하는데 사용되는 처리 단계의 종래의 시퀀스를 기재한다. 이러한 공정에서, p-바디의 채널 및 소스 영역은 트렌치 이전에 형성된다. 그러나, 전술한 바와 같이, 트렌치가 형성될 동안 불순물 물질은 p-바디 밖으로 걸러질 수 있는데, 이것은 관통 현상을 증가시킨다. 그 결과, 트렌치 및 p-바디의 깊이는 관통 현상에서의 증가를 보상하도록 증가되어야 한다. 더욱이, 트렌치가 형성될 동안 또한 소스 영역에 불리한 영향이 미칠 수 있는데, 그 이유는 트렌치 게이트 형성시 사용되는 산화 단계 동안 실리콘 결함(defect)이 소스 영역에서 발생되기 때문이다.
미국 특허 번호(제 5,468,982호)에서는, 트렌치 게이트가 에칭되고 채워진 후에 p-바디를 형성함으로써 관통 현상을 감소시키는 시도가 이루어진다. 그러나, 이러한 접근법은 아주 만족스럽지는 않은데, 그 이유는, p-바디의 형성이 고온(일반적으로 1100℃ 내지 1150℃)을 수반하는 확산 단계를 필요로 하기 때문이다. 고온은 폴리실리콘의 불순물 물질을 허용하는데, 상기 폴리실리콘은 더 높은 비율로 게이트 산화물에 침투하기 위해 트렌치를 채워서, 관통 현상에서의 증가에 기여를한다.
따라서, 관통 현상을 실질적으로 감소시키는 트렌치 DMOS 트랜지스터의 제작 공정이 필요하다.
본 발명은 일반적으로 MOSFET 트랜지스터에 관한 것으로, 더 구체적으로 트렌치(trench) 구조를 갖는 DMOS 트랜지스터에 관한 것이다.
도 1은 본 발명에 따라 구성된 트렌치 DMOS 트랜지스터의 일실시예에 대한 개략적인 단면도.
도 2 내지 도 7은 본 발명에 따라 도 1의 DMOS 트랜지스터를 형성하는 공정 단계의 절차를 도시한 도면.
도 8은, 본 발명의 방법에 따라 트렌치 마스크를 제거하기 전에 트렌치가 완전히 형성될 때(실선)와, 종래 방식으로 트렌치가 제작될 때(점선)의 트랜지스터를 통한 불순물 농도를 도시한 도면.
도 9는, 트렌치가 도핑된 폴리실리콘으로만 채워질 때(점선)와, 도핑된 폴리실리콘이 후속하는 도핑되지 않은 폴리실리콘 층이 트렌치에 붙어있을 때(실선)의 트랜치스터를 통한 불순물 농도를 도시한 도면.
본 발명은 트렌치 DMOS 트랜지스터의 형성 방법을 제공한다. 본 방법은 제 1 전도율 유형의 기판을 제공하는 것부터 시작한다. 제 2 전도율 유형을 갖는 바디 영역은 기판 상에서 형성된다. 적어도 하나의 트렌치를 한정하는 마스킹(masking) 층이 형성된다. 그 다음에, 트렌치와, 트렌치에 붙어있는 절연 층이 형성된다. 그 다음에, 전도성 전극이 트렌치에 형성되는데, 상기 트렌치는 절연 층을 덮는다(overlies). 제 1 전도율 유형의 소스 영역은 트렌치에 인접한 바디 영역에서 형성된다. 트렌치 형성 단계는, 트렌치 에칭 단계와, 트렌치를 한정하는 마스킹 층을 제거하기 전에 희생 산화 층으로 트렌치의 측면 벽부를 평탄화하는 단계를 포함한다.
본 발명이 패터닝된(patterned) 트렌치 마스크를 제거하기 전에 트렌치 형성 단계를 완료시키는 것이 유리하기 때문에, 불순물 물질은, 패터닝된 트렌치 마스크가 캡(cap) 또는 배리어(barrier)의 역할을 하는 것으로 인해 p-바디 밖으로 걸러지지 못하게 된다. 따라서, 관통 현상은 감소된다.
본 발명의 다른 양상에 따라, 전도성 전극은 폴리실리콘으로부터 형성된다. 폴리실리콘 전도성 전극의 형성 단계는 도핑된(doped) 폴리실리콘 층이 후속하는 도핑되지 않은 폴리실리콘 층을 증착하는 단계를 포함할 수 있다. 이러한 단계는또한 관통 현상을 감소시키는데, 그 이유는, 도핑되지 않은 폴리실리콘 층이 불순물 물질을 절연 층을 통해 바디 영역으로 침투하지 못하게 하기 위한 버퍼 층의 역할을 하기 때문이다.
도 1은 육각형의 트렌치 DMOS 구조(21) 중 절반을 도시한 본 발명의 일실시예를 도시한다. 이 실시예에서, 상기 구조는 약간 n- 도핑된 에피택셜(epitaxial) 층(104)이 성장하는 n+ 기판(100)을 포함한다. 반전도율의 바디 영역(116)은 도핑된 에피택셜 층(104) 내에 제공된다. 대부분의 바디 영역(116)을 덮는 n- 도핑된 에피택셜 층(104)은 소스의 역할을 한다. 육각형의 트렌치(124)는 구조의 상부 표면에 개방되어 있는 에피택셜 층에 제공된다. 트랜지스터 셀과 연관된 트렌치(124)는, 수평 단면도에서 또한 육각형의 형태를 갖는 셀 영역(31)을 한정한다. 셀 영역(31) 내에서, 바디 영역(116)은 구조의 상부 표면으로 솟아오르고, 셀 영역의 상부면(top surface)에서 수평 단면으로 노광된 패턴(33)을 형성한다.
도 1에 도시된 MOSFET은 수직 방향의 직사각형 트렌치에 위치한 게이트를 갖는다. 이러한 구조는 종종 트렌치 수직 DMOSFET라 칭한다. 이것은 "수직"인데, 그 이유는, 드레인 접점이 기판의 배면(back) 또는 밑면 상에 나타나고, 소스로부터 드레인으로의 채널의 전류 흐름이 대략 수직이기 때문이다. 이것은, 휘어지거나 구부러진 전류 경로 또는 기생 전계 효과 구조와 연관된 더 높은 저항을 최소화시킨다. 디바이스는 또한 2중 확산되는데(접두어 "D"로 표시됨), 그 이유는, 반 전도율 유형의 더 먼저 확산된 바디 영역의 일부분 위에서 소스 영역이 에피택셜 물질로 확산되기 때문이다. 이러한 구조는 게이트에 의한 전류 제어를 위해 트렌치 측면 벽부를 사용하고, 그것과 연관된 실질적으로 수직의 전류 흐름을 갖는다. 전술한 바와 같이, 이러한 디바이스는, 일정한 가로(transverse) 실리콘 영역을 통해 운반된 전류가 최소화될 전력 스위칭 트랜지스터로서 사용하는데 특히 적절하다.
트랜지스터 셀(31)이 기본 트랜지스터 동작을 위해 육각형의 형태를 가질 필요는 없지만, 더 일반적으로 임의의 다각형의 형태를 가질 수 있다는 것을 주의해야 한다. 그러나, 규칙적인 직사각형의 형태 및 규칙적인 육각형의 형태는 설계 목적에 가장 편리하다. 대안적으로, 도면에 도시된 바와 같이 폐쇄된 셀의 기하학적 구조(geometry)를 갖기보다는, 트랜지스터 셀은 개방되거나 줄무늬 형상(stripe)의기하학적 구조를 가질 수 있다. 다양한 트랜지스터 셀의 기하학적 구조의 예는 전술한 인용에 나타난다. 더욱이, 도 1, 및 기판만을 따르는 도면에서, 연관된 도핑된 영역 및 트렌치가 도시되어 있음을 또한 주의해야 한다. 절연층, 게이트 구조, 및 전도성 상호 연결부(interconnects)를 덮는 것과 같은 다른 층은 간략함을 위해 도시되지 않았고, 당업자에게 잘 알려져 있다.
도 2 내지 도 7은 도 1에 도시된 DMOS 디바이스를 형성하도록 수행되는 단계를 도시한다. 도 2에서, n- 도핑된 에피택셜 층(104)은 종래의 n+ 도핑된 기판(100) 위에서 성장한다. 에피택셜 층(104)은 일반적으로 30V의 디바이스에 대해 5.5μ의 두께를 갖는다. 그 다음에, p-바디 영역(116)은 주입(implantation) 및 확산 단계에서 형성된다. p-바디 주입이 기판에 걸쳐 일정하기 때문에, 어떠한 마스크도 필요하지 않다. p-바디 영역은 5.5×1013 /cm3의 선량(dosage)으로 40 내지 60KEV에서 붕소 주입된다.
도 3에서, 마스크 층은, 산화물 층으로 에피택셜 층(104)의 표면을 덮음으로써 형성되는데, 상기 산화물 층은, 그 다음에 마스크 부분(120)을 남기기 위해 종래 방식으로 노광되고 패터닝된다. 마스크 부분(120)은 트렌치의 위치를 한정하기 위해 사용된다. 트렌치(124)는, 반응 이온 에칭에 의해 마스크 개구부를 통해 일반적으로 1.5 내지 2.5μ의 범위의 깊이까지 건식 에칭된다.
도 4에서, 각 트렌치의 측면 벽부는 평탄화된다. 본 발명에 따라, 이러한 공정 단계는 트렌치 마스크 부분(120)이 여전히 제 위치에 있는 동안 수행된다. 먼저, 반응 이온 에칭 공정에 의해 야기되는 손상을 없애기 위해 트렌치 측면 벽부로부터 얇은 산화물 층(일반적으로 약 500 내지 1000Å)을 제거하는데 건식 화학 에칭이 사용될 수 있다. 그 다음에, 희생 실리콘 이산화물 층(150)은 트렌치(124) 및 마스크 부분(120)에 걸쳐 성장된다. 희생 층(150)뿐 아니라 마스크 부분(120)은 버퍼 산화물 에칭 또는 HF 에칭에 의해 제거되어, 그 결과로서 생기는 트렌치 측면 벽부는 가능한 한 평탄화된다.
본 발명이, 패터닝된 트렌치 마스크를 제거하기 이전에 트렌치 형성 단계를 완료하기 때문에, 불순물 물질은, 패터닝된 트렌치 마스크가 캡 또는 배리어의 역할을 하는 것으로 인해 p-바디 밖으로 걸러지지 않는다. 이에 반해, 전술한 미국 특허 번호(제 5,072,266호)에서, 트렌치 마스크는, 희생 산화물 단계를 수행하여, 불순물 물질을 p-바디 밖으로 걸러지게 하기 전에 제거된다. 본 발명이 종래 기술과 마주치게 되는 이러한 문제를 피하기 때문에, 관통 현상은 감소된다.
도 5에 도시된 바와 같이, 게이트 산화물 층(130)은 전체 구조상에 증착되어, 트렌치 벽부 및 p-바디(116)의 표면을 덮는다. 일반적으로, 게이트 산화물 층(130)은 500 내지 800Å의 범위를 갖는 두께를 갖는다. 그 다음에, 트렌치(124)는 폴리실리콘(152), 즉 다결정 실리콘으로 채워진다. 증착 이전에, 일반적으로 폴리실리콘은, 일반적으로 저항율을 20Ω/m의 범위 내로 감소시키기 위해 인 클로라이드(chloride)로 도핑되거나, 비소 또는 인이 주입된다.
도 6에서, 폴리실리콘 층(152)은 두께를 최적화시키고, p-바디(116)의 표면에 걸쳐 확장하는 게이트 산화물 층(130)의 일부를 노광하도록 에칭된다. 그 다음에, 포토레지스트(photoresist) 마스킹 공정은 패터닝된 마스킹 층(160)을 형성하는데 사용된다. 패터닝된 마스킹 층(160)은 소스 영역(140)을 한정한다. 그 다음에, 소스 영역(140)은 주입 및 확산 공정에 의해 형성된다. 예를 들어, 소스 영역은, 일반적으로 8×1015내지 1.2×1016의 범위의 농도까지 80 KEV의 비소로 주입될 수 있다. 주입 이후에, 비소는 대략 0.5μ의 깊이까지 확산된다. 최종적으로, 마스킹 층(160)은 도 7에 도시된 구조를 형성하기 위해 종래 방식으로 제거된다.
트렌치 DMOS 트랜지스터는, 종래 방식으로 게이트 전극과 연관된 BPSG 영역을 한정하기 위해 상기 구조에 걸쳐 BPSG 층을 형성하고 패터닝함으로써 완성된다. 또한, 드레인 접점 층은 기판의 하부 표면상에서 형성된다. 최종적으로, 패드 마스크는 패드 접점을 한정하는데 사용된다.
도 8은, 본 발명의 방법에 따라 트렌치 마스크의 제거 이전에 트렌치가 완전히 형성될 때(실선)와, 트렌치가 종래 방식으로 제작될 때(점선) 트랜지스터를 통하는 불순물 농도의 모델을 도시한다. 다양한 경계면(interfaces)의 위치는 그래프 상에 도시되어 있다. 명백하게, 상기 모델은, 본 발명의 제작 기술이 사용되어 관통 현상이 감소되도록 더 두꺼운 p-바디를 유리하게 제공할 때 훨씬 적은 불순물 물질이 p-바디 밖으로 걸러지는 것을 나타낸다.
도 9는, 트렌치가 도핑된 폴리실리콘으로만 채워질 때(점선)와, 도핑된 폴리실리콘이 후속하는 도핑되지 않은 폴리실리콘 층이 트렌치에 붙어있을 때(실선) 트랜지스터를 통하는 불순물 농도를 도시한다. 도핑된 폴리실리콘 및 도핑되지 않은폴리실리콘의 층이 제공될 때, p-바디에서의 불순물 농도는 더 높아지고, p-바디 영역은 더 두꺼워진다.
본 발명의 다른 양상에 따라, 관통 현상은 2개의 단계 공정에서 트렌치를 폴리실리콘으로 채움으로써 또한 감소될 수 있다. 제 1 단계에서, 도핑되지 않은 폴리실리콘 층은 트렌치의 측면 벽부에 붙어있도록 증착된다. 도핑된 폴리실리콘 층의 증착은 도핑되지 않은 폴리실리콘 층에 후속한다. 일반적으로, 도핑된 폴리실리콘 층의 두께는 도핑되지 않은 폴리실리콘 층의 두께보다 더 두껍다. 예를 들어, 도핑된 폴리실리콘 층과 도핑되지 않은 폴리실리콘 층의 두께 비율은 7:1일 수 있으며, 총 두께는 약 8,000Å이다. 도핑되지 않은 폴리실리콘 층은, 게이트 산화물 층을 통해 p-바디로의 불순물 물질의 침투를 방지하여 관통 현상을 더 감소시키기 위해 버퍼 층으로서 사용되는 것이 유리하다. 이러한 2개의 단계 공정은, 트렌치가 트렌치 마스크의 제거 이전에 형성될 때 사용될 수 있다. 대안적으로, 2개의 층 증착 공정은 관통 현상을 감소시키기 위해 단독으로 사용될 수 있다. 즉, 트렌치 마스크가 트렌치 형성 이전에 제거될 때조차 트렌치는 도핑되지 않은 폴리실리콘 층 및 도핑된 폴리실리콘 층으로 채워질 수 있다.
다양한 실시예가 명확하게 예시되고 본 명세서에 설명될지라도, 본 발명의 변형 및 변경이 상기 가르침에 의해 커버되고, 본 발명의 사상 및 의도된 범주에서 벗어나지 않고도 첨부된 청구항의 범위 내에 있다는 것이 명백할 것이다. 예를 들어, 본 발명의 방법은 트렌치 DMOS를 형성하는 사용될 수 있는데, 여기서 다양한 반도체 영역의 전도율은 본 명세서에 설명된 전도율로부터 역전된다.
상술한 바와 같이, 본 발명은 일반적으로 MOSFET 트랜지스터에 관한 것으로, 더 구체적으로 트렌치 구조를 갖는 DMOS 트랜지스터에 관한 것이다.

Claims (20)

  1. 트렌치 DMOS 트랜지스터 셀(trench DMOS transistor cell)의 형성 방법으로서,
    제 1 전도율 유형의 기판을 제공하는 단계와,
    제 2 전도율 유형을 갖는 바디 영역을 상기 기판 상에 형성하는 단계와,
    적어도 하나의 트렌치를 한정하는 마스킹 층을 형성하는 단계와,
    상기 마스킹 층에 의해 한정되고, 상기 바디 영역 및 상기 기판을 통해 확장하는 상기 트렌치를 형성하는 단계와,
    상기 트렌치에 붙어있는(lines) 절연층을 형성하는 단계와,
    상기 절연층을 덮는(overlying) 상기 트렌치에서 전도성 전극을 형성하는 단계와,
    상기 트렌치에 인접한 상기 바디 영역에서 상기 제 1 전도율 유형의 소스 영역을 형성하는 단계를 포함하며,
    여기서, 상기 트렌치 형성 단계는, 상기 트렌치를 한정하는 상기 마스킹 층을 제거하기 이전에 상기 트렌치를 에칭하고, 희생(sacrificial) 산화물 층으로 상기 트렌치의 측면 벽부(sidewalls)를 평탄화하는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  2. 제 1항에 있어서, 상기 바디 영역의 형성 단계는 불순물(dopant)을 상기 기판으로 주입하고 확산시키는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  3. 제 1항에 있어서, 상기 트렌치 형성 단계는 상기 바디 영역에 걸쳐 패터닝된(patterned) 마스킹 층을 형성하는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  4. 제 3항에 있어서, 상기 트렌치의 형성 이후에 일어나는, 상기 희생 산화물 층 및 상기 패터닝된 마스킹 층의 제거 단계를 더 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  5. 제 1항에 있어서, 상기 트렌치에 붙어있는 상기 절연층의 형성 단계는 상기 트렌치에 산화물 층을 증착하는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  6. 제 1항에 있어서, 상기 전도성 전극의 형성 단계는 상기 절연층에 걸쳐 상기 트렌치에 폴리실리콘을 증착시키는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  7. 제 6항에 있어서, 상기 폴리실리콘은 불순물 물질을 포함하는, 트렌치 DMOS트랜지스터 셀의 형성 방법.
  8. 제 6항에 있어서, 상기 폴리실리콘 증착 단계는, 도핑된 폴리실리콘 층이 후속하는 도핑되지 않은 폴리실리콘 층의 증착 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  9. 제 1항에 있어서, 상기 소스 영역 형성 단계는 패터닝된 마스킹 층을 증착하고, 불순물을 상기 바디 영역에 주입하고 확산시키는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  10. 트렌치 DMOS 트랜지스터 셀의 형성 방법으로서,
    제 1 전도율 유형의 기판을 제공하는 단계와,
    제 2 전도율 유형을 갖는 바디 영역을 상기 기판 상에 형성하는 단계와,
    적어도 하나의 트렌치를 한정하는 마스킹 층을 형성하는 단계와,
    상기 마스킹 층에 의해 한정되고, 상기 바디 영역 및 상기 기판을 통해 확장하는 상기 트렌치를 형성하는 단계와,
    상기 트렌치에 붙어있는 절연층을 형성하는 단계와,
    상기 절연층을 덮는 상기 트렌치에서 폴리실리콘 전도성 전극을 형성하는 단계와,
    상기 트렌치에 인접한 상기 바디 영역에서 상기 제 1 전도율 유형의 소스 영역을 형성하는 단계를 포함하며,
    여기서, 상기 폴리실리콘 전도성 전극의 형성 단계는 도핑된 폴리실리콘 층이 후속하는 도핑되지 않은 폴리실리콘 층의 증착 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  11. 제 10항에 있어서, 상기 바디 영역의 형성 단계는 불순물을 상기 기판으로 주입하고 확산시키는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  12. 제 10항에 있어서, 상기 트렌치 형성 단계는 상기 바디 영역 위에 패터닝된 마스킹 층의 형성 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  13. 제 12항에 있어서, 상기 트렌치의 형성 이후에 일어나는 희생 산화물 층 및 상기 패터닝된 마스킹 층의 제거 단계를 더 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  14. 제 10항에 있어서, 상기 트렌치에 붙어있는 상기 절연 층의 형성 단계는 상기 트렌치에서 산화물 층을 증착하는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  15. 제 10항에 있어서, 상기 트렌치 형성 단계는, 상기 트렌치를 한정하는 상기마스킹 층을 제거하기 이전에 상기 트렌치를 에칭하고, 희생 산화물 층으로 상기 트렌치의 측면 벽부를 평탄화하는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  16. 제 10항에 있어서, 상기 소스 영역 형성 단계는 패터닝된 마스킹 층을 증착하고, 불순물을 상기 바디 영역으로 주입하고 확산시키는 단계를 포함하는, 트렌치 DMOS 트랜지스터 셀의 형성 방법.
  17. 트렌치 DMOS 트랜지스터 셀로서,
    제 1 전도율 유형의 기판과,
    제 2 전도율 유형을 갖는, 상기 기판 상의 바디 영역과,
    상기 바디 영역 및 상기 기판을 통해 확장하는 적어도 하나의 트렌치와,
    상기 트렌치에 붙어있는 절연 층과,
    도핑된 층 및 도핑되지 않은 층을 포함하고, 상기 절연 층을 덮는 상기 트렌치에 있는 전도성 전극과,
    상기 트렌치에 인접한 상기 바디 영역에 있는 상기 제 1 전도율 유형의 소스 영역을 포함하는, 트렌치 DMOS 트랜지스터 셀.
  18. 제 17항에 있어서, 상기 전도성 전극은 도핑된 폴리실리콘 층 및 도핑되지 않은 폴리실리콘 층을 포함하는, 트렌치 DMOS 트랜지스터 셀.
  19. 제 17항에 있어서, 상기 바디 영역에 마주보는 상기 기판의 표면상에 배치된 드레인 전극을 추가로 포함하는, 트렌치 DMOS 트랜지스터 셀.
  20. 제 17항에 있어서, 상기 절연 층은 산화물 층인, 트렌치 DMOS 트랜지스터 셀.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518621B1 (en) * 1999-09-14 2003-02-11 General Semiconductor, Inc. Trench DMOS transistor having reduced punch-through
US6376315B1 (en) * 2000-03-31 2002-04-23 General Semiconductor, Inc. Method of forming a trench DMOS having reduced threshold voltage
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US6657256B2 (en) * 2001-05-22 2003-12-02 General Semiconductor, Inc. Trench DMOS transistor having a zener diode for protection from electro-static discharge
US6781196B2 (en) * 2002-03-11 2004-08-24 General Semiconductor, Inc. Trench DMOS transistor having improved trench structure
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
DE10239312B4 (de) * 2002-08-27 2006-08-17 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Driftzone und einer Feldstoppzone und Halbleiterbauelement mit einer Driftzone und einer Feldstoppzone
AU2003283750A1 (en) * 2002-12-10 2004-06-30 Koninklijke Philips Electronics N.V. Integrated half-bridge power circuit
JP3703816B2 (ja) * 2003-06-18 2005-10-05 株式会社東芝 半導体装置
CN100334740C (zh) * 2003-08-26 2007-08-29 茂德科技股份有限公司 功率金属氧化物半导体场效应晶体管的制造方法
JP4913336B2 (ja) * 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US20060071270A1 (en) * 2004-09-29 2006-04-06 Shibib Muhammed A Metal-oxide-semiconductor device having trenched diffusion region and method of forming same
KR101142104B1 (ko) 2006-02-23 2012-05-03 비쉐이-실리코닉스 단채널 트렌치 ｍｏｓｆｅｔ 및 디바이스를 형성하는 공정
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US9577089B2 (en) 2010-03-02 2017-02-21 Vishay-Siliconix Structures and methods of fabricating dual gate devices
JP5462251B2 (ja) * 2010-08-06 2014-04-02 パナソニック株式会社 有機ｅｌ表示パネル、表示装置、及び有機ｅｌ表示パネルの製造方法
JP5462257B2 (ja) * 2010-08-06 2014-04-02 パナソニック株式会社 有機ｅｌ表示パネル、表示装置、及び有機ｅｌ表示パネルの製造方法
US20120080748A1 (en) * 2010-09-30 2012-04-05 Force Mos Technology Co., Ltd. Trench mosfet with super pinch-off regions
JP5738653B2 (ja) * 2011-03-31 2015-06-24 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
WO2012158977A2 (en) 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
US9293376B2 (en) 2012-07-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
CN104733524A (zh) * 2013-12-19 2015-06-24 比亚迪股份有限公司 Mosfet功率器件及其形成方法
CN115483211A (zh) 2014-08-19 2022-12-16 维西埃-硅化物公司 电子电路
CN105702736B (zh) * 2016-01-29 2019-10-11 上海华虹宏力半导体制造有限公司 屏蔽栅-深沟槽mosfet的屏蔽栅氧化层及其形成方法
US10573722B2 (en) 2016-02-17 2020-02-25 General Electric Company Systems and methods for in-situ doped semiconductor gate electrodes for wide bandgap semiconductor power devices
DE102018107568B4 (de) 2018-03-29 2021-01-07 Infineon Technologies Ag Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4583105A (en) * 1982-12-30 1986-04-15 International Business Machines Corporation Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage
JPS61190981A (ja) 1985-02-20 1986-08-25 Casio Comput Co Ltd 半導体装置
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH05335585A (ja) * 1992-06-03 1993-12-17 Fuji Electric Co Ltd 絶縁ゲート型電力用半導体素子の製造方法
US5410170A (en) 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
US5468982A (en) 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
JP3531291B2 (ja) * 1994-06-23 2004-05-24 株式会社デンソー 炭化珪素半導体装置の製造方法
US5810417A (en) * 1995-09-28 1998-09-22 Mongkol Jesadanont Automatic safety car seats and sheet-type safety-belt
US5854501A (en) * 1995-11-20 1998-12-29 Micron Technology, Inc. Floating gate semiconductor device having a portion formed with a recess
JPH09260650A (ja) * 1996-03-22 1997-10-03 Fuji Electric Co Ltd 炭化ケイ素トレンチｆｅｔおよびその製造方法
JP3150064B2 (ja) * 1996-06-27 2001-03-26 日本電気株式会社 縦型電界効果トランジスタの製法
KR100218260B1 (ko) * 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
US5885877A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
US6518621B1 (en) * 1999-09-14 2003-02-11 General Semiconductor, Inc. Trench DMOS transistor having reduced punch-through
US6312993B1 (en) * 2000-02-29 2001-11-06 General Semiconductor, Inc. High speed trench DMOS

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US20010008788A1 (en) 2001-07-19
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