CN104733524A - Mosfet功率器件及其形成方法 - Google Patents

Mosfet功率器件及其形成方法 Download PDF

Info

Publication number
CN104733524A
CN104733524A CN201310703164.6A CN201310703164A CN104733524A CN 104733524 A CN104733524 A CN 104733524A CN 201310703164 A CN201310703164 A CN 201310703164A CN 104733524 A CN104733524 A CN 104733524A
Authority
CN
China
Prior art keywords
well region
mosfet
power device
mosfet power
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310703164.6A
Other languages
English (en)
Inventor
朱超群
陈宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BYD Co Ltd
Original Assignee
BYD Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BYD Co Ltd filed Critical BYD Co Ltd
Priority to CN201310703164.6A priority Critical patent/CN104733524A/zh
Publication of CN104733524A publication Critical patent/CN104733524A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种MOSFET功率器件及其形成方法，其中该MOSFET功率器件包括：衬底；外延层；形成在外延层中的多个条形的MOSFET元胞，多个MOSFET元胞沿第一方向相互平行，每个MOSFET元胞包括源区、栅结构和第一阱区，第一阱区位于源区的下方；形成在外延层中的多个第二阱区，多个第二阱区沿第二方向相互平行，第一方向与第二方向在与衬底平行的平面上相互成预设角度，第一阱区和第二阱区掺杂的类型相同，通过多个第二阱区连通多个第一阱区。本发明的MOSFET功率器件通过相交叉的、掺杂类型相同的第一阱区和第二阱区，将所有的MOSFET元胞连接成一个整体，增强了发生击穿时阱区泄放电流的能力，雪崩能力得到改善，并且不受尺寸缩小的限制，还具有结构简单的优点。

Description

MOSFET功率器件及其形成方法
技术领域
本发明属于半导体技术领域，具体涉及一种MOSFET功率器件及其形成方法。
背景技术
近年来，节能和减排成为电子信息技术领域的重要发展方向，引领了对高能效和高可靠性的MOSFET（Metal-Oxide Semiconductor Field Effective Transistor，金属-氧化物半导体场效应管）功率器件的大量需求。现代典型的MOSFET功率器件通常包括数百万个并联的MOSFET元胞，主要分为封闭性和条形两种拓扑结构。
当MOSFET芯片处于雪崩极限时，必将出现局部区域的MOSFET元胞承受更多的泄放电流，当该泄放的能量超过器件承受的极限或者芯片必然存在的局部差异化会引起局部温度的上升甚至于永久破坏器件。其中，封闭型MOSFET元胞结构的阱区为“孤岛”状结构，不利于雪崩电流的泄放；而条形型MOSFET元胞结构的阱区由于呈条形方向，其局部发热区域的泄放电流具有沿着条形阱区方向扩散趋势，具有更好的雪崩特性。但是，MOSFET元胞尺寸越小，而MOSFET器件的抗雪崩能力随之变差，这与半导体器件微型化的趋势相违背。
发明内容
本发明旨在至少解决现有技术中存在的器件雪崩能力有限、开关速度慢的技术问题之一。
为此，本发明的一个目的在于提出一种雪崩能力良好的MOSFET功率器件。
本发明的另一目的在于提出一种改善雪崩能力的MOSFET功率器件的形成方法。
为了实现上述目的，根据本发明一个方面的实施例的MOSFET功率器件，包括:衬底和形成在所述衬底上的外延层；形成在所述外延层中的多个条形的MOSFET元胞，所述多个MOSFET元胞沿第一方向相互平行，每个所述MOSFET元胞包括源区、栅结构和第一阱区，所述第一阱区位于所述源区的下方；形成在所述外延层中的多个第二阱区，所述多个第二阱区沿第二方向相互平行，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成预设角度，所述第一阱区和所述第二阱区掺杂的类型相同，通过所述多个第二阱区连通所述多个第一阱区。
根据本发明实施例的MOSFET功率器件，至少具有如下优点：（1）通过相交叉的、掺杂类型相同的第一阱区和第二阱区，将所有的MOSFET元胞连接成一个整体，当功率器件发生击穿而导致局部MOSFET元胞过热时，雪崩电流能通过相互连接的阱区发散到周围的元胞，增强了发生击穿时阱区泄放电流的能力，该MOSFET功率器件雪崩能力得到改善。（2）不受MOSFET元胞尺寸缩小的限制，结构简单。
另外，根据本发明实施例的MOSFET功率器件还具有如下附加技术特征：
在本发明的一个实施例中，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成垂直。
在本发明的一个实施例中，所述第二阱区的深度大于所述第一阱区的深度。
在本发明的一个实施例中，所述多个第二阱区中相邻两个所述第二阱区的间隔为两个所述栅结构之间栅中心间距的5-10倍。
在本发明的一个实施例中，所述栅结构为沟槽型。
在本发明的一个实施例中，所述栅结构的深度大于等于所述第一阱区的深度，并且小于等于所述第二阱区的深度。
在本发明的一个实施例中，所述栅结构为平面型。
为了实现上述目的，根据本发明另一方面的实施例的MOSFET功率器件的形成方法，包括：提供衬底并在所述衬底上形成外延层；在所述外延层中形成多个第二阱区，所述多个第二阱区沿第二方向相互平行；形成多个条形的栅结构，多个所述栅结构沿第一方向相互平行，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成预设角度；在多个所述条形的栅结构之间形成多个条形的第一阱区，所述第一阱区和所述第二阱区掺杂的类型相同，多个所述条形的第一阱区连通多个所述第二阱区；在多个所述第一阱区上形成多个源区，以使多个所述源区与多个所述第一阱区和多个栅结构形成多个条状的MOSFET元胞。
根据本发明实施例的MOSFET功率器件的形成方法，至少具有如下优点：（1）通过相交叉的、掺杂类型相同的第一阱区和第二阱区，将所有的MOSFET元胞连接成一个整体，当功率器件MOSFET发生击穿而导致局部MOSFET元胞过热时，雪崩电流能通过相互连接的阱区发散到周围的元胞，增强了发生击穿时阱区泄放电流的能力，该MOSFET功率器件雪崩能力得到改善。（2）不受MOSFET元胞尺寸缩小的限制，工艺简单。
另外，根据本发明实施例的MOSFET功率器件的形成方法还具有如下附加技术特征：
在本发明的一个实施例中，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成垂直。
在本发明的一个实施例中，所述第二阱区的深度大于所述第一阱区的深度。
在本发明的一个实施例中，所述多个第二阱区中相邻两个第二阱区的间隔为两个栅结构之间栅中心间距的5-10倍。
在本发明的一个实施例中，所述栅结构为沟槽型。
在本发明的一个实施例中，所述栅结构的深度大于等于所述第一阱区的深度，并且小于等于所述第二阱区的深度。
在本发明的一个实施例中，所述栅结构为平面型。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明第一实施例的MOSFET功率器件的立体结构示意图；
图2是本发明第二实施例的MOSFET功率器件的立体结构示意图；
图3A至图3D是本发明第一实施例的MOSFET功率器件的形成方法的示意图；
图4A至图4D是本发明第二实施例的MOSFET功率器件的形成方法的示意图；
图5A是MOSFET功率器件UIS测试等效电路；
图5B是MOSFET功率器件UIS测试未失效波形；和
图5C是MOSFET功率器件UIS测试失效波形。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
本发明第一方面提出了一种MOSFET功率器件。该MOSFET功率器件可以包括：衬底1、形成在衬底1之上的外延层2、形成外延层2中的多个条形的MOSFET元胞3、形成外延层2中的多个第二阱区4。其中：多个MOSFET元胞3沿第一方向相互平行。每个MOSFET元胞3包括源区31、栅结构32和第一阱区33。第一阱区33位于源区31的下方。多个第二阱区4沿第二方向相互平行。第一方向与第二方向在与衬底1平行的平面上相互成预设角度。第一阱区33和第二阱区4掺杂的类型相同。通过多个第二阱区4连通多个第一阱区33。
需要说明的是，每个MOSFET元胞3中还可以包括漏区、漂移区、沟道区等结构。功率器件中漏区、漂移区、沟道区这几部分是本领域技术人员的公共知识，本文不做具体限定。例如，某个形成在第一掺杂类型的外延层上的垂直结构的MOSFET元胞中，可以包括：漏区，具有第一掺杂类型，可以位于靠近器件底部的位置；源区31，通过扩散形成，具有第一掺杂类型，可以位于靠近器件顶部的位置；第一阱区33，通过扩散形成，具有与第一掺杂类型不同的第二掺杂类型，形成于源区之下；沟道区，上述扩散形成的第一阱区33减去源区31的区域的表面即为MOSFET沟道区域；栅结构32，覆盖于沟道区上，可以包括栅氧层和栅极层；漂移区，用于将阱区和漏区垂直隔开。
根据本发明实施例的MOSFET功率器件，至少具有如下优点：
（1）通过相交叉的、掺杂类型相同的第一阱区和第二阱区，将所有的MOSFET元胞连接成一个整体，当功率器件发生击穿而导致局部MOSFET元胞过热时，雪崩电流能通过相互连接的阱区发散到周围的元胞，增强了发生击穿时阱区泄放电流的能力，该MOSFET功率器件雪崩能力得到改善。
（2）不受MOSFET元胞尺寸缩小的限制，结构简单。
在本发明的一个实施例中，第一方向与第二方向在与衬底1平行的平面上相互成垂直。互成垂直时比互成其他角度夹角时，电场分布更加均匀。此外，互成垂直时相邻两个第一阱区33之间的第二阱区4的长度最短，能够在制备第二阱区4时的节约掺杂源材料，以及制备栅连接件5时节约栅极材料。
在本发明的一个实施例中，第二阱区4的深度大于第一阱区33的深度。当第二阱区4的深度大于第一阱区33的深度时，能够确保通过第二阱区4将多个第一阱区33有效连接起来。
在本发明的一个实施例中，多个第二阱区4中相邻两个第二阱区4的间隔为两个栅结构32之间栅中心间距的5-10倍。当相邻两个第二阱区4的间隔过短时会导致芯片导通电阻增加，间隔过长则会影响本发明的效果。
在本发明的一个实施例中，源区31中还具有源极接触311。该实施例中，第一阱区33和源区31经过源极接触311短接，并且通过源极接触与源极金属建立电接触。
在本发明的一个实施例中，栅结构32可以为沟槽型，如图1所示。即栅结构32形成在外延层2中且位于相邻两个第一阱区33之间，呈U型槽状。该栅结构32具体包括：形成在U型槽底部和侧壁的栅极氧化物层321，和形成在栅极氧化物层321之中的栅极层322。
优选地，在本发明实施例的具有沟槽型栅结构的MOSFET功率器件中，栅结构32的深度大于等于第一阱区33的深度，并且小于等于第二阱区4的深度。栅结构32的深度大于等于第一阱区33的深度，这是由于垂直沟道MOSFET器件的结构要求，否则MOSFET器件没有沟道区。而栅结构32的深度小于第二阱区4的深度，一方面是为了利用更深的第二阱区4来保护栅结构32的底部，更重要的另一方面是为了通过第二阱区4来将所有第一阱区33连成一个整体阱区。
在本发明的一个实施例中，栅结构32可以为平面型，如图2所示。即栅结构32形成在相邻两个第一阱区33之间的外延层2的上方，呈平面条状。该栅结构32具体包括：形成在外延层2之上且位于第一阱区33之间的栅极氧化物层321，和形成在栅极氧化物层321之上的栅极层322。
本发明第二方面提出了一种MOSFET功率器件的形成方法。该MOSFET功率器件的形成方法可以包括以下步骤：
A.提供衬底并在衬底上形成外延层。
B.在外延层中形成多个第二阱区，多个第二阱区沿第二方向相互平行。参照图3A和图4A。
C.形成多个条形的栅结构，多个栅结构沿第一方向相互平行，第一方向与第二方向在与衬底平行的平面上相互成预设角度。参照图3B和图4B。
D.在多个条形的栅结构之间形成多个条形的第一阱区，第一阱区和第二阱区掺杂的类型相同，多个条形的第一阱区连通多个第二阱区。参照图3C和图4C。
E.在多个第一阱区上形成多个源区，以使多个源区与多个第一阱区和多个栅结构形成多个条状的MOSFET元胞。参照图3D和图4D。
需要说明的是上述各个步骤的顺序可以适应性调整，后先、先后或同时地执行，并不影响本发明的实质。例如，可以首先形成第一阱区和第二阱区，然后形成栅结构。又例如，第一阱区和第二阱区可以同时掺杂和扩散形成，也可以先后或后先的顺序进行。
以及，需要说明的是，为了形成完整的MOSFET功率器件，形成每个MOSFET元胞时还可以包括形成漏区、形成漂移区、形成源漏电极等步骤，此为本领域技术人员的已知技术，本文不赘述。
根据本发明实施例的MOSFET功率器件的形成方法，至少具有如下优点：
（1）通过相交叉的、掺杂类型相同的第一阱区和第二阱区，将所有的MOSFET元胞连接成一个整体，当功率器件MOSFET发生击穿而导致局部MOSFET元胞过热时，雪崩电流能通过相互连接的阱区发散到周围的元胞，增强了发生击穿时阱区泄放电流的能力，该MOSFET功率器件雪崩能力得到改善。
（2）不受MOSFET元胞尺寸缩小的限制，工艺简单。
在本发明的一个实施例中，第一方向与第二方向在与衬底平行的平面上相互成垂直。互成垂直时比互成其他角度夹角时，电场分布更加均匀。此外，互成垂直时相邻两个第一阱区之间的第二阱区的长度最短，能够在制备第二阱区时的节约掺杂源材料，以及制备栅连接件时节约栅极材料。
在本发明的一个实施例中，第二阱区的深度大于第一阱区的深度。当第二阱区的深度大于第一阱区的深度时，能够确保通过第二阱区将多个第一阱区有效连接起来。
在本发明的一个实施例中，多个第二阱区中相邻两个第二阱区的间隔为两个栅结构之间栅中心间距的5-10倍。当相邻两个第二阱区的间隔过短时会导致芯片导通电阻增加，间隔过长则会影响本发明的效果。
在本发明的一个实施例中，源区中还具有源极接触。该实施例中，第一阱区和源区经过源极接触短接，并且通过源极接触与源极金属建立电接触。
在本发明的一个实施例中，参照图3A至图3D，栅结构可以为沟槽型。即栅结构形成在外延层中且位于相邻两个第一阱区之间，呈U型槽状。该栅结构具体包括：形成在U型槽底部和侧壁的栅极氧化物层，和形成在栅极氧化物层之中的栅极层。
优选地，在本发明实施例的具有沟槽型栅结构的MOSFET功率器件中，栅结构的深度大于等于第一阱区的深度，并且小于等于第二阱区的深度。栅结构的深度大于等于第一阱区的深度，这是由于垂直沟道MOSFET器件的结构要求，否则MOSFET器件没有沟道区。而栅结构的深度小于第二阱区的深度，一方面是为了利用更深的第二阱区来保护栅结构的底部，更重要的另一方面是为了通过第二阱区来将所有第一阱区连成一个整体阱区。
在本发明的一个实施例中，参照图4A至图4D，栅结构可以为平面型。即栅结构形成在相邻两个第一阱区之间的外延层的上方，呈平面条状。该栅结构具体包括：形成在外延层之上且位于第一阱区之间的栅极氧化物层，和形成在栅极氧化物层之上的栅极层。
为使本领域技术人员更好地理解本发明的MOSFET功率器件及其形成方法。下面详细叙述一个MOSFET功率器件的制备过程及其性能测试实验结果。
首先，提供N+型衬底1并形成N-型外延层2。该N+型衬底1是典型的硅衬底，其厚度在20到25mils的范围，电阻率为0.005-0.01Ω·cm。该N-型外延层2也是典型的硅，厚度在4～9微米的范围，电阻率为0.2～2Ω·cm。
其次，参照图3A所示，通过掺杂和扩散工艺形成横向延伸的、相互平行的、彼此间隔5a-10a的多个第二阱区4，其中a表示相邻两个MOSFET元胞的中心距。具体地，可以注入具有40-60keV的2×1014cm-2剂量的硼，然后在1150℃下扩散，形成深度约2.0-3.0微米的第二阱区4。第二阱区4在后面将起到连接每个MOSFET元胞为一个整体阱区的作用。
然后，形成多个栅结构32。具体地，先在外延层2中刻蚀形成多个纵向延伸、彼此平行的沟槽。沟槽深度为1.0-1.6微米。纵向沟槽彼此间隔为a，用于形成MOSFET元胞上起开关作用的栅结构32。然后向沟槽内沉积60-100nm厚的栅极氧化物（例如SiO2）作为栅氧层321，以及填充多晶硅作为栅极层322。该多晶硅通常为N型掺杂（例如注入砷或磷）以将电阻率降低到20Ω/□的标准。该多晶硅层随后被蚀刻，例如通过反应离子蚀刻，以优化它在沟槽中的厚度。由于蚀刻均匀，多晶硅层被轻微过蚀刻，而且因此形成的栅极322的底表面高度通常低于外延层附近表面0.1～0.2微米。随后继续沉积栅极氧化物将多晶硅的栅极埋设在栅氧层321中。最终结构在图3B中示意出。
接着，在多个栅结构32之间形成p-型第一阱区33。例如，在相应区域注入30-40keV、3×1013-4×1014cm-2剂量的硼，然后在1150℃下扩散，可以到约1.2-1.5微米深的第一阱区33，以提供理想的器件阈值电压。最终结构在图3C中示意出。
器件最后以常规方式完成。例如，可以通过注入和扩散过程形成在第一阱区33的顶部形成N+源区。N+源区可以通过注入100-150kev，5×1014cm-2剂量的砷、随后在900-950℃下扩散到0.3-0.45微米的深度得到。器件的沟道区可以沿着栅结构32两侧侧壁，由P-第一阱区33和N+源区31的扩散之差形成。然后在整个结构之上形成BPSG（boro-phospho-silicate-glass，硼磷硅玻璃）层（图中未示意出）。硼磷硅玻璃工艺是常用功率器件中常用金属和栅极材料之间的介质层，而这里的金属即为源极，通过蚀刻接触区域连接到源极。最后通过蚀刻形成接触区311，接触区311深度大于N+源区31的扩散深度，从而将N+源区31和P-第一阱区33短接。最终结构如图4D中示意出。
申请人采用如图5A所示的MOSFET器件UIS测试电路进行测试。当N沟道MOSFET器件处于开启状态时（即正向电压超过开启电压时），源区的电子通过衬底的表面(沟道)流向漏极区，所形成的电流为漏极到源极的电流。如图5A所示，电路中电感L（非嵌位）储存能量，当开启的方波P关断时，电感L中储存的能量及电流并不会直接降为0，必将冲击MOSFET，使之击穿，电感中的能量得到释放，功率MOSFET未失效，测试波形图如图5B所示。随着MOSFET开启的时间增加，电感中出现线性增加的更大的电流，储存的能量更大，当能量超过器件承受的界限，器件出现失效，测试波形图如图5C所示。
而通过本发明的方法制备的MOSFET功率器件由于多个元胞各自的阱区被连成一个整体，有利于雪崩电流在整个阱区中的流通性，测试结果表明具有优异的雪崩性能。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (14)

1.一种MOSFET功率器件，其特征在于，包括：
衬底和形成在所述衬底上的外延层；
形成在所述外延层中的多个条形的MOSFET元胞，所述多个MOSFET元胞沿第一方向相互平行，每个所述MOSFET元胞包括源区、栅结构和第一阱区，所述第一阱区位于所述源区的下方；
形成在所述外延层中的多个第二阱区，所述多个第二阱区沿第二方向相互平行，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成预设角度，所述第一阱区和所述第二阱区掺杂的类型相同，通过所述多个第二阱区连通所述多个第一阱区。
2.如权利要求1所述的MOSFET功率器件，其特征在于，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成垂直。
3.如权利要求1所述的MOSFET功率器件，其特征在于，所述第二阱区的深度大于所述第一阱区的深度。
4.如权利要求1所述的MOSFET功率器件，其特征在于，所述多个第二阱区中相邻两个所述第二阱区的间隔为两个所述栅结构之间栅中心间距的5-10倍。
5.如权利要求1所述的MOSFET功率器件，其特征在于，所述栅结构为沟槽型。
6.如权利要求5所述的MOSFET功率器件，其特征在于，所述栅结构的深度大于等于所述第一阱区的深度，并且小于等于所述第二阱区的深度。
7.如权利要求1所述的MOSFET功率器件，其特征在于，所述栅结构为平面型。
8.一种MOSFET功率器件的形成方法，其特征在于，包括以下步骤：
提供衬底并在所述衬底上形成外延层；
在所述外延层中形成多个第二阱区，所述多个第二阱区沿第二方向相互平行；
形成多个条形的栅结构，多个所述栅结构沿第一方向相互平行，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成预设角度；
在多个所述条形的栅结构之间形成多个条形的第一阱区，所述第一阱区和所述第二阱区掺杂的类型相同，多个所述条形的第一阱区连通多个所述第二阱区；
在多个所述第一阱区上形成多个源区，以使多个所述源区与多个所述第一阱区和多个栅结构形成多个条状的MOSFET元胞。
9.如权利要求8所述的MOSFET功率器件的形成方法，其特征在于，所述第一方向与所述第二方向在与所述衬底平行的平面上相互成垂直。
10.如权利要求8所述的MOSFET功率器件，其特征在于，所述第二阱区的深度大于所述第一阱区的深度。
11.如权利要求8所述的MOSFET功率器件的形成方法，其特征在于，所述多个第二阱区中相邻两个第二阱区的间隔为两个栅结构之间栅中心间距的5-10倍。
12.如权利要求8所述的MOSFET功率器件的形成方法，其特征在于，所述栅结构为沟槽型。
13.如权利要求12所述的MOSFET功率器件的形成方法，其特征在于，所述栅结构的深度大于等于所述第一阱区的深度，并且小于等于所述第二阱区的深度。
14.如权利要求8所述的MOSFET功率器件的形成方法，其特征在于，所述栅结构为平面型。
CN201310703164.6A 2013-12-19 2013-12-19 Mosfet功率器件及其形成方法 Pending CN104733524A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310703164.6A CN104733524A (zh) 2013-12-19 2013-12-19 Mosfet功率器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310703164.6A CN104733524A (zh) 2013-12-19 2013-12-19 Mosfet功率器件及其形成方法

Publications (1)

Publication Number Publication Date
CN104733524A true CN104733524A (zh) 2015-06-24

Family

ID=53457234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310703164.6A Pending CN104733524A (zh) 2013-12-19 2013-12-19 Mosfet功率器件及其形成方法

Country Status (1)

Country Link
CN (1) CN104733524A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020038887A1 (en) * 2000-10-02 2002-04-04 Kabushiki Kaisha Toshiba Power semiconductor device
CN1384973A (zh) * 1999-09-14 2002-12-11 通用半导体公司 具有减轻的击穿现象的沟道型双扩散金属氧化物半导体晶体管
US20040256668A1 (en) * 2003-06-18 2004-12-23 Kabushiki Kaisha Toshiba Semiconductor device
CN102403356A (zh) * 2010-09-09 2012-04-04 株式会社东芝 半导体装置
CN203013733U (zh) * 2012-12-03 2013-06-19 上海联星电子有限公司 一种igbt

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1384973A (zh) * 1999-09-14 2002-12-11 通用半导体公司 具有减轻的击穿现象的沟道型双扩散金属氧化物半导体晶体管
US20020038887A1 (en) * 2000-10-02 2002-04-04 Kabushiki Kaisha Toshiba Power semiconductor device
US20040256668A1 (en) * 2003-06-18 2004-12-23 Kabushiki Kaisha Toshiba Semiconductor device
CN102403356A (zh) * 2010-09-09 2012-04-04 株式会社东芝 半导体装置
CN203013733U (zh) * 2012-12-03 2013-06-19 上海联星电子有限公司 一种igbt

Similar Documents

Publication Publication Date Title
CN107204372B (zh) 一种优化终端结构的沟槽型半导体器件及制造方法
CN103247681B (zh) 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
CN102468334B (zh) Vdmos器件及其制造方法
CN102569298B (zh) 包括二极管的半导体器件
CN108682624B (zh) 一种具有复合栅的igbt芯片制作方法
CN103474466A (zh) 一种高压器件及其制造方法
CN105679816A (zh) 一种沟槽栅电荷存储型igbt及其制造方法
CN104319287A (zh) 一种沟槽栅型半导体器件结构及其制作方法
CN106158755A (zh) 半导体结构及其形成方法
CN102593178A (zh) 具有超结结构的半导体器件及其制作方法
CN105810755A (zh) 一种沟槽栅结构半导体整流器及其制造方法
CN205488135U (zh) 具有载流子存储结构的igbt器件
CN102569363A (zh) 一种耐高压隧穿晶体管及其制备方法
CN206976353U (zh) 一种优化终端结构的沟槽型半导体器件
CN105514166A (zh) Nldmos器件及其制造方法
CN111106043B (zh) 功率半导体器件元胞结构、其制备方法及功率半导体器件
CN102544104A (zh) 一种耐高压的隧穿晶体管及其制备方法
CN102157550B (zh) 一种具有p埋层的纵向沟道SOI LIGBT器件单元
CN204102905U (zh) 一种rf-ldmos漏端场板结构
CN104733523A (zh) Mosfet功率器件及其形成方法
CN203013733U (zh) 一种igbt
CN104733524A (zh) Mosfet功率器件及其形成方法
CN102544083B (zh) 一种mos型功率器件及其制造方法
CN104183632A (zh) Rf-ldmos自对准的漏端场板结构及制作方法
CN103824884A (zh) 一种超级结mosfet、该超级结mosfet的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20150624