TW466646B - Trench DMOS transistor having reduced punch-through - Google Patents
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Description
Ki 4 6 664 6 ___B7__ 五、發明說明（1) ua領域_ ----------裝--------訂 <請先閱讀背面之注意事項再填寫本頁) 大致地，本發明有關Μ 0 s F E T電晶體，且更特別 地有關具有溝道結構之D Μ ◦ S電晶體。 g明背景一 D Μ 〇 S (雙擴散之Μ 0 S )電晶體係Μ ◦ S F Ε Τ' (金屬在半導體上之場效電晶體）之一種形式，其利用擴 散來形成電晶體區。典型地，D Μ 0 s電晶體係使用爲功 率電晶體而提供高壓電路供功率積體電路應用’ DM0S 電晶體會提供單位面積更高的電流而只需低的順向壓降。 典型分立之DM 0 S電路含有並聯製造之兩個或多個 個別之D Μ 0 S電晶體單元，該等個別之D Μ 0 S電晶體 單元共用著共同之汲極接點（基板）’而其 '源極均以金屬 短路在一起，所以即使該分立之D Μ 〇 S電路係由—矩陣 之較小電晶體所建構的’但其行爲彷若一單一之大電晶體 。對於分立之D Μ 0 s電路而言’所企望的是當電晶體矩 陣由閘極導通時能使單位面積之導電率最大。 經濟部智慧財產局員工消費合作社印製 一特定形式之D Μ 0 S電晶體係所諝溝道D Μ 0 S電 晶體，其中通道係垂直地形成以及閘極係形成於延伸在源 極與汲極間之溝道中，以薄氧化物層襯裡且充塡有多晶矽 之溝道允許較少的集中電流流動且藉此提供更低的特定導 通電阻。溝道D Μ 〇 S電晶體之實例係揭示於美國專利第 5072266 ’ 5541425 及 5866931 號之 中。 本 尺度適用中賴家標準（CNS)A4規格<2Ϊΰ X 297公爱） 4 6 664 6 A7 _____B7___ 五、發明說明（2 ) 溝道D Μ 0 S電晶體之一問題係熟知爲，當電晶 體通道空乏時所產生之穿通典型地取雪崩崩潰（a va 1 anche breakdown )前之非破壞性漏電流之形式，已發現到穿通在 較高電晶體單元密度時特別地有害，明顯地在大於約1 8 η 2之密度。在穿通之種種原因中，一主要原因發生 於溝道閘極之形成期間，尤其在已蝕刻溝道之後，執行犧 牲氧化步驟使溝道側壁平滑然後緊接著沈積薄氧化物層時 。在犧牲氧化及氧化物沈積步驟之期間，因爲摻雜物材料 (典型地，硼）會在執行於高溫處之犧牲氧化步驟期間分 離於矽而進入閘極氧化物之內，故摻雜物材料會浸出在毗 鄰通道（即所謂之ρ摻雜體）之外。此問題會加劇於高單 元密度時，因爲通道之相對寬度會相對於溝道所包圍之表 面面積而降低。 同時，當沈積多晶矽以充塡溝道時，會使穿通惡化， 因爲使用於多晶矽中之摻雜物（典型地，磷）可穿過閘極 到Ρ摻雜體之內而有效地降低通道中載子的濃度|當襯裡 該溝道之閘極氧化.物層的厚度減少時此問題會呈更嚴重。 經濟部智慧財產局員工消費合作杜印製 ---.-------- 1^--------訂‘ (請先閱讀背面之注意事項再填寫本頁) 美國專利第5 0 7 2 2 6 6號揭示一種習知順序之處 理步驟，其係使用於製造溝道D Μ 0 S電晶體。在此過程 中，Ρ摻雜體通道及源極區係形成於溝道之前，然而，如 先前所述地，在溝道之形成期間，摻雜物材料可溶解於Ρ 摻雜體之外而增加了穿通，結果，溝道之深度及Ρ摻雜體 必須增加以補償穿通中之增加：此外，亦會在溝道之形成 期間不利地實現源極區，因爲在使用於形成溝道閘極中之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 664 6 a? __B7____ 五、發明說明（3) 氧化步驟期間在源極區中所產生之政缺陷。 美國專利第5 4 6 8 9 8 2號意圖在已触刻及充塡溝 道閘極之後藉形成P摻雜體來降低穿通’然而此方式並未 完全地令人滿意’因爲P摻雜體之形成需要涉及高溫（典 型地，1 1 0 0〜1 1 5 CTC )之擴散步驟’此高溫會使 充塡該溝道之多晶矽中之摻雜物材料以更大的速率而穿過 閘極氧化物，因而助成了穿通上之增加。 因此，維持需要有一種實質降低穿通之溝道D Μ 0 S 電晶體之製造方法。 發明槪述 ' 經濟部智慧財產局員工消費合作社印製 ---1'--^------ -^---------訂· (請先閱讀背面之注意事項爯填寫本頁) 本發明提供一種溝道D Μ 0 S電晶體之形成方法’該 方法藉提供第一導電型之基板而開始’具有第二導電型之 本體區形成於基板之上，遮罩層似形成界定至少一溝道； 接著形成溝道及襯裡溝道之絕緣層；接著’形成導電電極 於溝道中，該導電電極係覆於絕緣層之上’第一導電型之 源極區形成毗鄰該溝道之本體區之中。形成該溝道之步驟 含有下列步驟：蝕刻該溝道；以及在去除界定該溝道之遮 罩層之前，以犧牲氧化物層使該溝道之側壁平滑化。 因爲本發明在去除製作圖案之溝道遮罩之前有利地完 成溝道形成之步驟，故會防止摻雜物材料浸出於Ρ摻雜體 之外，因爲該製作圖案之溝道遮罩作用爲帽蓋或障壁，所 以會降低穿通。 根據本發明之另一觀點，導電電極係由多晶矽所形成 本紙張尺度適用_國國家標準（CNS)A4規格（210x297公釐）
46664 6 五、發明說明（4) ^ ^ ，而形成多晶矽導電電極之步驟則可含有沈板未^雜〃 ' 晶矽層及接著沈積摻雜之多晶矽層的步驟。該等歩^亦Ρ 低了穿通，因爲未摻雜之多晶矽層作用爲緩衝層而抑制慘 雜物材料穿過絕緣層且進入本體區= 圖式簡單說明 第1圖顯示根據本發明所建構之溝道D Μ 0 s電晶體 之一實施例的槪略橫剖面視圖； 第2至7圖描繪形成根據本發明第1圖0-0 S電晶 體之過程步驟順序； 第8圖顯示當溝道係根據本發明方法（實線）完全地 形成於去除溝道遮罩之前及當溝道係以習知方式（點虛線 )製造時之穿過電晶體的摻雜物濃度；以及 第9圖顯示當溝道僅充塡有摻雜之多晶矽（點虛線） 及當溝道係襯裡有未摻雜之多晶矽層接著襯裡有摻雜之多 晶矽（實線）時之穿過電晶體的摻雜物濃度。 主要元件對照表 21 溝道DMOS結構 10 0 η +基板 104 微η 智雑嘉晶層 116 本體區 14 0 η 摻雜磊晶層 12 4 六角形溝道 (請先閱讀背面之注意事項再填寫本頁)
I a n -un n I 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） :7 - 經濟部智慧財產局員工消費合作社印製 46664 6 Α7 ___Β7 五、發明說明（5) 3 1 單元區 3 3 暴露之圖案 12 0 遮罩部分 150 犧牲層 13 0 閘極氧化物層 15 2 多晶石夕 160 製作圖案之遮罩層 發明詳細說明 第1圖描繪本發明一實施例，顯示六角形溝道 D Μ 0 S結構2 1之半部。在此實施例中’該.結構含有· n ( 基板1 0 0，其上成長一微η —摻雜磊晶層1 〇 4，在摻雜 之磊晶層1 0 4之內，提供一相反導電性之本體區1 1 6 ’覆於大部分本體區1 1 6之上的η —摻雜嘉晶層1 〇 4作 爲源極’六角形溝道1 2 4則提供於磊晶層中而開口於該 結構之上方表面’與電晶體單元相結合之溝道1 2 4會界 定單元區3 1 ，該單元區3 1在水平橫剖面中亦係六角形 的，在單元區3 1之內’本體會升高至該結構之上方表面 且在水平橫剖面中，形成暴露之圖案3 3於該單元區之頂 部表面。 第1圖中所示之MO S F Ε Τ具有其閘極定位於垂直 定向之矩形溝道中，此結構常稱爲溝道D Μ 0 S F Ε Τ ’ 其''垂直〃係因爲汲極接點出現在基板之背面或下方_ 因爲從源極至汲極之電流的通道流動幾乎係垂直的$ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I n n I n -i I n I I · n .^1 )：leJ I I If ti n t— 1 ) (請先閱讀背面之注意事項再填寫本頁) Δ7 4 6 66 4 6 B7__ 五、發明說明（6 ) <請先閲讀背面之沒意事項再填寫本頁) 得與彎曲或弧狀電流路徑或與寄生場效應結構相結合之較 高電阻最小化。同時，該裝置亦雙重擴散（以字首'' D 〃 來表示），因爲源極區係擴散於稍早所擴散之相反導電型 本體區之一部分頂部之磊晶材料內。此結構使用溝道側壁 區域以用於藉閘極之電流控制且具有實質垂直之電流流動 與其相結合。如先前所述，此裝置係特別地適合使用爲其 中將使通過所給定之橫向矽區域所承載電流最大化之功率 切換電晶體。 應注意的是，電晶體單元3 1無需具有六邊形形狀以 用於基本電晶體操作，但更通常地可具有任何多邊形形狀 ，然而|規則之矩形形狀及規則之六邊形形狀對於佈局之 目的會更方便。替代性地，除了該等圖中所描繪之具有封 閉單元幾何形狀之外，記憶體單元可具有開放或條狀之形 狀，種種電晶體單元之幾何形狀的實例顯示於先前所述之 參考例中。此外，應同時注意的是，在第1圖及隨後之該 等圖僅顯示基板，其相關之摻雜區及溝道，其他諸如上方 絕緣層1閘極結構及導電性互連並未顯示以用於淸楚起見 且將熟知於該等熟練於本項技術之人士。 經濟部智慧財產局員工消費合作社印數 第2至7圖顯示形成第1圖中所描繪之D Μ 0 S裝置 所執行之步驟。在第2圖中，Ν 摻雜之磊晶層1 0 4係成 於習知之Ν ’摻雜之基板1 〇 〇之上，典型地幕晶層1 0 4 .係厚度5 . 5微米以用於3 0伏特裝置，接著，Ρ-摻雜體 區1 1 6係以佈植及擴散步驟形成，因爲ρ _摻雜體佈植物 在基板上係均勻的，故無遮罩，該ρ __摻雜體區係以5 _ 5 本紙張尺度適用中國國家標準（CNSM4規樁（210 X 297公爱Ί ~ 4 6 664 6 Α7 Β7 五、發明說明（7) X 1 〇 1 3 / c m 3之劑量硼佈植於4 0至6 Ο K E V (千 電子伏特）a 在第3圖中’遮罩層係以氧化物層覆蓋磊晶層1 〇 4 之表面而形成，其接著曝射及製作圖案而留下遮罩部分 1 2 0，遮罩部分1 20係使用來界定溝道之位置，溝道 1 2 4透過遮罩開口藉反應性離子蝕刻法予以乾蝕刻至典 型地範圍從1 5至2 . 5微米的深度。 在第4圖中，使各溝道之側壁平滑化。根據本發明， 此過程步驟係執行於當溝道遮罩部分仍在該處時。首先， 可使用乾式化學蝕刻法去除薄氧化物層（典型地約5 0 0 至1 0 0 0埃）自該等溝道側壁以排除反應性離子蝕刻過 程所造成之損壞；接著’成長犧牲二氧化矽層1 5 0於溝 道1 2 4及遮罩部分1 2 0之上，犧牲層1 5 0及遮罩部 分1 2 0係藉緩衝氧化物蝕刻或H F蝕刻予以去除，使得 所產生之溝道側壁會儘量地平滑。 經濟部智慧財產局貝工消費合作社印製 II——,-------裝----------訂. (請先閱讀背面之注意事項再填寫本頁) 因爲本發明在去除製作圖案之溝道遮罩之前完成溝道 形成之步驟，故摻雜物材料並不會浸出於Ρ —摻雜體之外， 因爲製作圖案之溝道遮罩作用爲帽蓋或障壁。相對地，在 先前所述之美國專利第5 0 7 2 2 6 6號中’溝道遮罩係 去除於執行犧牲氧化物步驟之前，所以使摻雜物材料會浸 出於該Ρ摻雜體之外’因爲本發明避免了習知技術所遭遇 之此問題，會降低穿通。 如第5圖中所示’接著沈積閘極氧化物層1 3 〇於整 個結構之上，使其覆蓋溝道側壁及Ρ _摻雜體1 1 6之表面 本紙張尺度適用_國國家標準（CNS)A4規格（210 χ 297公楚） -10 - 經濟部智慧財產局員工消費合作社印製 46664 6 Α7 Β7 玉、發明說明（8) 。典型地1閘極氧化物層1 3 0具有5 0 0至8 0 0埃範 圍之厚度。接著，以多晶矽1 5 2來充塡溝道1 2 4。在 沈積之前’該多晶矽係典型地摻雜有氯化磷或佈植有砷或 磷以降低其電阻係數於大致地2 Ο Ω /m之範圍內。 在第6圖中，蝕刻多晶矽層1 5 2以使其厚度最適化 且曝露部分延伸在P 摻雜體1 1 6之表面上之閘極氧化物 層1 3 0 ;接著1使用光阻遮罩過程以形成製作圖案之遮 罩層1 6 0，該製作圖案之遮罩層1 6 0會界定源極區 1 4 0 ;接著，藉佈植及擴散過程形成源極區1 4 0，例 如該等源極區可以在8 Ο K E V以砷佈植至一大致地在8 X1015至1 . 2xlOI6/cm3之範圍的濃度。在佈 植之後，擴散砷至大約0 . 5微米之深度：最後，以習知 方式去除遮罩層而形成第7圖中所描繪之結構。 溝道D Μ 0 S電晶體係以習知方式藉形成b p s G層 及製作B P S G層圖案於結構上以界定相結合於閘極電極 之B P S G區而完成；同時，汲極接觸層係形成於基板之 底部表面上；最後，使用襯墊遮罩來界定襯墊接點。 第8圖顯示當溝道根據本發明在去除溝道遮罩之前整 個地形成（實線）及當溝道係以習知方式製造（點虛線） 時穿過電晶體之摻雜物濃度的模型，不同界面之位置係顯 示於圖形上。淸楚地，該圖形顯示當採用本發明之製造技 術時，較少摻雜物材料會浸出於該ρ摻雜體之外，所以有 利地會提供較厚之Ρ摻雜體，使得穿通減少。 第9圖顯示當溝道僅充塡有摻雜之多晶矽（點虛線） 本紙張尺度ΐΐϊ用中國國家標準（CNS)A4規格（210 >： 297公复） <請先M讀背面之注意事項再填寫本頁) 1 1 1 n n u n Hi 一OJt i n . n n 1 A7 4 6 664 6 B7 五、發明說明（9 ) 及當溝道襯裡有未摻雜之多晶矽層緊接著襯裡有摻雜之多 (請先閱讀背面之注意事項再填寫本頁〕 晶矽〔實線）時穿過電晶體之摻雜物濃度。當提供摻雜及 未摻雜之多晶矽兩者之層時，P摻雜體中之摻雜物濃度較 大且P摻雜區較厚3 根據本發明之另一觀點，穿通亦可在兩步驟過程中藉 充塡溝道有多晶矽而減少，在第一步驟中，沈積未摻雜之 多晶矽層以襯裡溝道之側壁，該未摻雜之多晶矽層緊隨著 摻雜之多晶矽層的沈積1典型地該摻雜之多晶矽層的厚度 係大於未摻雜之多晶矽層的厚度，例如該摻雜之多晶矽層 相對於未摻雜之多晶矽層的厚度比可爲7:1，而具有大 約8 0 0 0埃之總厚度，未摻雜之多晶矽層係有利地使用 爲緩衝層以抑制摻雜物材料穿過閘極氧化物層及進入P摻 雜體之內，所以會進一步地減少穿通，此兩步驟過程可使 用於當溝道係形成於溝道遮罩去除之前。替代地，該兩層 沈積過程可獨立地使用以減少穿通，也就是說，溝道可充 塡有未摻雜及摻雜之多晶矽層，即使當溝道遮罩在溝道形 成之前去除。 經濟部智慧財產局員工消費合作杜印製 雖然在本文中特定地描繪及說明種種實施例，但將理 解的是本發明之修飾及變化係藉上述教示所涵蓋，且在附 錄申請專利範圍之範圍內而不會背離本發明之精神及所企 望之範疇之內，例如本發明之方法可使用未形成溝道 DMOS，其中不同之半導體區之導電性係反轉於該等在 本文中所描繪者。 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公釐〉
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 4 6 664 6 § D8 六、申請專利範圍 1 · 一種溝道D Μ 0 S電晶體單元之形成方法，包含 下列歩驟： 提供第一導電型之基皮板； 形成本體區於該基板上，該本體區具有第二導電型： 形成界定至少一溝道之遮罩層； 形成該遮罩層所界定之溝道，該溝道延伸穿過該本體 區及該基板； 形成絕緣層以襯裡該溝道： 形成導電電極於該溝道中而覆於該絕緣層之上； 形成該第一導電型之源極區於該本體區之中毗鄰於該 溝道；以及 ’ 其中形成該溝道之步驟含有在去除界定該溝道之該遮 罩層之前蝕刻該溝道及以犧牲氧化物層來平滑該溝道之側 壁之步驟。 2 .如申請專利範圍第1項之方法，其中形成該本體 區之步驟含有佈植及擴散摻雜物於該基板內之步驟。 3 .如申請專利範圍第1項之方法，其中形成該溝道 之步驟含有形成製作圖案之遮罩層於該本體區之上的步驟 〇 4 .如申請專利範圍第3項之方法，尙包含在該溝道 形成之後去除該犧牲氧化物層及該製作圖案之遮罩層之步 驟° 5 .如申請專利範圍第1項之方法，其中形成襯裡該 溝道之絕緣層之步驟含有沈積氧化物層於該溝道中之步驟 (請先閱讀背面之注意事項再填寫本頁) 裝----：----訂---------镇 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公釐） -13- 6 4 6 6 6 4 ος80οφ ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 6 .如申請專利範圍第1項之方法’其中形成該導電 電極之步驟含有沈積多晶矽於該溝道中於該絕緣層上之步 驟。 7 .如申請專利範圍第6項之方法，其中該多晶矽含 有摻雜物材料。 8 _如申請專利範圍第6項之方法，其中沈積多晶砂 之步驟含有沈積未摻雜之多晶矽層緊接著沈積摻雜之多晶 矽層之步驟。 9 .如申請專利範圍第1項之方法，其中形成該源極 區之步驟含有沈積製作圖案之遮罩層以及佈植及擴散摻雜 物於該本體區之內的步驟。 1 0 .—種溝道DMO S電晶體單元之形成方法，包 含下列步驟： 提供第一導電型之基板； 形成本體區於該基板上，該本體區具有第二導電型； 形成界定至少一溝道之遮罩層； 形成該遮罩層所界定之溝道，該溝道延伸穿過該本體 區及該基板； 形成絕緣層以襯裡該溝道； 形成多晶矽導電電極於該溝道中而覆於該絕緣層之上 形成該第一導電型之源極區於該本體區之中毗鄰於該 溝道；以及 (請先閱讀背面之注意事項再填寫本頁> 裝i 11-----訂---------^ 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14 - 鐘08 466646 六、申請專利对圍 其中形成該多晶矽導電電極之步驟含有沈積未摻雜之 多晶矽層緊接著沈積摻雜之多晶矽層之步驟。 1 1 .如申請專利範圍第1 0項之方法I其中形成該 本體區之步驟含有佈植及擴散摻雜物於該基板內之步驟。 1 2 .如申請專利範圍第1 0項之方法，其中形成該 溝道之步驟含有形成製作圖案之遮罩層於該本體區之上的 步驟。 1 3 .如申請專利範圍第1 2項之方法，尙包含在該 溝道形成之後去除該犧牲氧化物層及該製作圖案之遮罩層 之步驟。— 1 4 .如申請專利範圍第1 0項之方法，·其中形成襯 裡該溝道之絕緣層之步驟含有沈積氧化物層於該溝道中之 步驟。 1 5 .如申請專利範圍第1 〇項之方法，其中形成該 溝道之步驟含有蝕刻該溝道及在去除界定該溝道之遮罩層 之前以犧牲氧化物層使該溝道之側壁平滑之步驟。 1 6 .如申請專利範圍第1 0項之方法，其中形成該 源極區之步驟含有沈積製作圖案之遮罩層以及佈植及擴散 摻雜物於該本體區之內的步驟。 17. —種溝道DMO S電晶體單兀’包含· 第一導電型之基板； 本體區，在該基板上，該本體區具有第二導電型； 至少一溝道’延伸穿過該本體區及該基板： 絕緣層，襯裡該溝道； ----------- ------------— — — — — — ^ . (諳先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- 4 6 664 6 Α8 Β8 C8 D8 六、申請專利範圍 導電電極，在該溝道中而覆於該絕緣層之上1該導電 電極含有慘雜層及未摻雜層；以及 第一導電型之源極區，在該本體區中毗鄰於該溝道。 1 8 .如申請專利範圍第1 7項之D Μ 0 S電晶體單 元 > 其中該導電電極含有未摻雜之多晶矽層及摻雜之多晶 砂層。 1 9 .如申請專利範圍第1 7項之D Μ 0 S電晶體單 元，尙包含汲極電極，沈積於相對該本體區之基板的表面 上。 2 0 _如申請專利範圍第1 7項之D Μ 0 S電晶體單 元，其中該絕緣層係氧化物層。 _ (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------^ 經濟部智慧財產局員工消f合作社印製 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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