JP5122711B2 - トレンチdmosトランジスタセルの製造方法 - Google Patents
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Description
発明の属する技術分野
本発明は、一般的にはMOSFETトランジスタに関し、特に、トレンチ構造をもつDMOSトランジスタに関する。
【0002】
発明の背景
二重拡散金属酸化膜半導体(Double diffused metal-oxide-semiconductor:以下、DMOSという。)トランジスタは、不純物拡散を利用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor:以下、MOSFETという。)の一種である。DMOSトランジスタは、一般的に、電力集積回路に高電圧回路を提供するパワートランジスタとして採用されている。DMOSトランジスタは、低い順方向電圧降下が要求される場合には、単位面積当り電流を大きくする必要がある。
【0003】
一般的なディスクリートDMOS回路は、並列して形成された2個以上の個々のDMOSトランジスタセルを備える。個々のDMOSトランジスタセルは、共通のドレインコンタクト(基板)を有するが、各ソースは、金属によって互いに短絡され、各ゲートは、ポリシリコンによって互いに短絡されている。したがって、ディスクリートDMOS回路は、小さなトランジスタがマトリクス状に形成されたものであっても、1つの大きなトランジスタと同じように機能する。ディスクリートDMOS回路においては、トランジスタマトリックスがゲートによってオンになったとき、単位面積当りの導電率を最大にすることが好ましい。
【0004】
特別な種類のDMOSトランジスタとして、チャネルが縦方向に形成され、ゲートがソースとドレインとの間に延びて形成される所謂トレンチDMOSトランジスタがある。内壁が薄い酸化物層で覆われ、ポリシリコンで充填されているトレンチは、電流の制限を受け難いので、固有のオン抵抗の値をより低くすることができる。トレンチDMOSトランジスタに関する具体例は、米国特許第5,072,266号、第5,541,425号、第5,866,931号に開示されている。
【0005】
トレンチDMOSトランジスタに関する問題点の1つにパンチスルー現象(punch-through)がある。パンチスルー現象は、トランジスタのチャネルが消滅したときに発生し、一般的には、アバランシェ降伏(avalanche breakdown)の前に非破壊(non-destructive)でのリーク電流として現れる。パンチスルー現象は、トランジスタセル密度が大きい場合、特にトランジスタセル密度が約18M/平方インチ以上の場合に有害であることがわかっている。パンチスルー現象の発生の様々な原因の中で、特に重大な原因の1つは、ゲートトレンチの形成中に発生する。そこで、特に、ゲートトレンチをエッチングした後、ゲートトレンチの側壁を平坦化するために、ゲートトレンチに薄い酸化物層を堆積する犠牲酸化処理を行う。犠牲酸化工程及び酸化物層堆積工程の間に、不純物材料は、隣接したチャネル(いわゆるpボディ領域)からにじみ出てしまう。これは、犠牲酸化処理が高温で行われ、このとき不純物材料(一般的にはホウ素)がシリコンからゲート酸化物の中に偏析するからである。トレンチによって取り囲まれる表面領域にしたがって、チャネルの相対幅が減少するので、この問題は、セル密度が高い場合にさらに大きくなる。
【0006】
ポリシリコンに用いられる不純物(一般的にはリン)がゲートを通ってpボディ領域内に侵入してしまい、不純物がチャネル内のキャリア濃度を事実上減少させてしまうので、ポリシリコンを堆積してトレンチを充填する場合にも、パンチスルー現象の問題は大きくなる。この問題は、トレンチの内側を覆うゲート酸化物層の厚さが減少するにつれて、さらに大きくなる。
【0007】
米国特許第5,072,266号には、トレンチDMOSトランジスタの製造方法が開示されており、一連の製造工程が記載されている。ここに記載されている製造工程では、pボディ領域のチャネル部及びソース領域は、トレンチを形成する前に形成される。しかしながら、前述したように、不純物材料は、トレンチの形成中にpボディ領域からにじみ出てしまうので、パンチスルー現象を増大させてしまう。したがって、パンチスルー現象を補償するために、トレンチ及びpボディ領域を深く形成しなければならない。さらに、ゲートトレンチを形成するのに用いられる酸化工程中にソース領域で発生するシリコンの結晶欠陥のために、ソース領域もトレンチ形成工程の悪影響を受ける。
【0008】
また、米国特許第5,468,982号には、ゲートトレンチをエッチングして充填した後にpボディ領域を形成することによってパンチスルー現象を低減する方法が開示されている。しかしながら、この方法は、pボディ領域を形成するときに高温(一般的には1100〜1150℃)での拡散工程を経る必要があるので、完全に満足できるものとはいえない。このような高温処理では、トレンチを充填しているポリシリコン中の不純物材料が大きな割合でゲート酸化物を通ってpボディ領域に侵入するので、パンチスルー現象を増大させる。
【0009】
したがって、本質的にパンチスルーの影響を低減させることのできるトレンチDMOSトランジスタの製造方法が必要とされている。
【0010】
発明の概要
本発明は、トレンチDMOSトランジスタの製造方法を提供する。本発明によれば、最初に第1の伝導型の基板を準備する。第2の伝導型のボディ領域が基板上に形成される。少なくとも一つのトレンチを画定するマスク層が形成される。次に、トレンチ及びトレンチの内壁を覆う絶縁層が形成される。絶縁層を覆う導電性電極がトレンチ内に形成される。第1の伝導型のソース領域がトレンチに隣接してボディ領域に形成される。トレンチを形成するステップは、トレンチを画定するマスク層を除去する前に、トレンチをエッチングするステップと、トレンチの側壁を犠牲酸化層で平坦化するステップとを含む。トレンチの内壁を覆う絶縁層を形成するステップは、CVDによりトレンチ内に酸化層を堆積するステップを含む。また、導電性電極を形成するステップは、トレンチ内に、絶縁層を覆うポリシリコンを堆積するステップを含み、ポリシリコンを堆積するステップは、非ドープトポリシリコン層を堆積するステップと、その後にドープトポリシリコン層を堆積するステップとを含む。
【0011】
本発明は、パターン成形されたトレンチマスクを除去する前に、トレンチを形成するステップを完了させるので、パターン成形されたトレンチマスクがキャップ、すなわちバリアとして機能し、不純物材料がpボディ領域からにじみ出すことを防止することができる。したがって、パンチスルー現象は、減少する。
【0012】
本発明の他の実施の形態にしたがって、導電性電極は、ポリシリコンから形成される。ポリシリコンの導電性電極を形成するステップは、非ドープトポリシリコン層を堆積するステップと、その後にドープトポリシリコン層を堆積するステップとを含む。これらのステップを実行することによって、非ドープトポリシリコン層がバッファ層として機能し、不純物材料が絶縁層を通ってpボディ領域内ににじみ出すことを防止するので、パンチスルー現象を低減することができる。
【0013】
発明の詳細な説明
図1は、本発明の一実施の形態にしたがって、六角形状に形成されたトレンチDMOSトランジスタ21の半分を表す断面図である。このトレンチDMOSトランジスタ21は、低濃度にドープされたnエピタキシャル層104を成長させたn+基板100を備える。nエピタキシャル層104内には、逆極性の伝導型のpボディ領域116が形成されている。pボディ領域116の上部で、かなりの部分に形成されているn型層は、ソース領域140として機能する。エピタキシャル層104に形成された六角形のトレンチ124は、この構造体の上面で開口している。トランジスタセルに関連したトレンチ124は、水平断面が六角形のセル領域31を画定する。セル領域31内で、pボディ領域116は、構造体の上面に延びており、セル領域31の表面で露出パターン33を形成している。
【0014】
図1に示すトレンチDMOSトランジスタ21のゲートは、縦方向に形成された方形のトレンチに配置される。このトレンチDMOSトランジスタ21の構造は、トレンチ縦型DMOSFETとも呼ばれる。ドレインコンタクトは、基板100の裏、すなわち下面にあり、ソースからドレインへのチャネル電流がほぼ縦方向に流れるので、「縦型」と呼ばれる。これによって、従来のDMOSトランジスタにおける湾曲させられた電流経路、あるいは寄生的な電界効果を生ずる構造のために発生していた高い抵抗値を減少させることができる。トレンチDMOSトランジスタ21の場合には、ソース領域140は、既に拡散された逆極性の伝導型のpボディ領域116の上に形成されたエピタキシャル層104内に拡散により形成されるので、二重拡散型と呼ばれる(MOSの前に「D」を付けてDMOSと表される)。このトレンチDMOSトランジスタ21では、ゲートによる電流制御にトレンチの側壁領域が用いられ、電流は、このトレンチの側壁領域に沿って略縦方向に流れる。前述したように、このトレンチDMOSトランジスタ21は、所定の最短の(transverse)シリコン領域を通って流れる電流が最大になるようなパワースイッチングトランジスタとしての使用に適している。
【0015】
セル領域31は、基本的なトランジスタ動作を行うために必ずしも六角形である必要はなく、任意の多角形で良い。しかしながら、レイアウトの観点からすると、正方形又は正六角形が最も理想的である。また、トランジスタセルは、図面に示すような閉じた形状以外に、開いた、すなわちストライプ形状であってもよい。種々のトランジスタセルの形状の例は、上述した文献に開示されている。さらに、図1及び基板100に関連するその他の図には、ドープされた領域及びトレンチが形成されていることにも注意する必要がある。他の層、たとえば絶縁層上を覆う層、ゲート構造及び導電性電極の相互接続部については、説明を簡単にするために省略するが、これらは、当業者にとって周知の技術である。
【0016】
図2乃至図7は、図1に示すトレンチDMOSトランジスタ21を形成するのに実行される各工程を示す図である。まず、図2に示すように、従来通りにn+にドープした基板100上に、n−にドープしたエピタキシャル層104を成長させる。エピタキシャル層104の厚さは、30Vデバイスの場合には、一般的に5.5ミクロンである。次に、イオン注入工程及び拡散工程において、pボディ領域116が形成される。pボディ領域116のイオン注入は、基板100全体に一様にされるので、マスクを用いる必要はない。pボディ領域116は、40〜60keV、5.5×1013/cm3のドーズ量で、ホウ素が注入されて形成される。
【0017】
次に、図3に示すように、酸化物層でエピタキシャル層104の表面を覆うことによってマスク層が形成され、このマスク層には、周知の露光工程及びパターン成形工程が施されて、マスク部120が残される。マスク部120は、トレンチ124の位置を画定するのに用いられる。トレンチ124は、反応性イオンエッチング工程によって、マスク開口部を通して、一般的には、1.5〜2.5ミクロンに及ぶ深さにドライエッチングされる。
【0018】
次に、図4に示すように、各トレンチの側壁は、平坦化される。本発明に基づいて、この平坦化工程は、トレンチのマスク部120が残っている間に行われる。まず、反応性イオンエッチング工程で生じたダメージを取り除くために、ケミカルドライエッチング工程によって、トレンチ側壁から薄い酸化膜(一般的には約500〜1000オングストローム)を除去する。次に、トレンチ124及びマスク部120上に犠牲酸化層150である二酸化シリコン膜を成長させる。犠牲酸化層150及びマスク部120は、トレンチ側壁ができる限り平坦になるように、バッファ酸化物、すなわちバッファードフッ酸(HF)によるウェットエッチング工程によって除去される。
【0019】
本発明に基づいて、パターン成形されたトレンチのマスク部120を除去する前に、トレンチの形成工程を完了させるので、パターン成形されたトレンチのマスク部120がキャップ、すなわちバリアとして機能するため、不純物材料は、pボディ領域からにじみ出すことはない。これに対して、前述した米国特許第5,072,266号に開示された方法では、トレンチマスクが犠牲酸化層成長工程を実施する前に除去されてしまうので、不純物材料は、pボディ領域からにじみ出してしまう。したがって、本発明によれば、従来技術における不純物材料のにじみ出しを防止できるので、パンチスルー現象は、低減される。
【0020】
次に、図5に示すように、ゲート酸化物層130は、トレンチ124の内壁及びpボディ領域116の表面を覆うように全体的に堆積(deposited)される。ゲート酸化物層130の厚さは、一般的には500〜800オングストロームである。次に、トレンチ124は、ポリシリコン152(すなわち多結晶シリコン)で充填される。ポリシリコン152の堆積工程の前に、ポリシリコンは、一般的にはリン塩化物でドープされ、又はヒ素若しくはリンがイオン注入されて、抵抗率が20Ω/mに低減される。
【0021】
次に、図6に示すように、ポリシリコン層152をエッチングして、ポリシリコン層152の厚さを最適化し、pボディ領域116の上方を覆う酸化物層130を露出させる。次に、フォトレジストマスク工程によって、パターン成形されたマスク層160を形成する。パターン成形されたマスク層160は、ソース領域140を画定する。次に、ソース領域140は、イオン注入工程及び拡散工程によって形成される。例えば、ソース領域140には、80keVで、一般的には8×1015〜1.2×1016の範囲の濃度までヒ素がイオン注入される。イオン注入の後、ヒ素は、約0.5ミクロンの深さまで拡散される。最後に、マスク層160は周知の方法によって除去され、図7に示すような構造体が形成される。
【0022】
トレンチDMOSトランジスタでは、その構造体をBPSG層で覆い、パターン成形することにより周知の方法で工程が完了し、ゲート電極と関連するBPSG領域を画定する。基板100の底面にはドレインコンタクト層も形成される。最後にパッドマスクを用いてパッドコンタクトを画定する。
【0023】
図8は、トランジスタの基板の深さ方向における不純物濃度のモデルを示す図であり、本発明の方法に基づいて、トレンチのマスクを除去する前に、トレンチが完全に形成される場合(実線)と、従来技術に基づいて、トレンチが形成される場合(点線)を示している。グラフには、種々の界面の位置が示されている。図8から明らかなように、このモデルは、本発明の製造方法を用いた場合の方がpボディ領域からの不純物材料のにじみ出しが少ないことを示しており、したがって、パンチスルー現象を低減できるような厚いpボディ領域を形成することができるという効果を有する。
【0024】
図9は、トランジスタの基板の深さ方向における不純物濃度を示しており、トレンチをドープトポリシリコンだけで充填した場合(点線)と、トレンチを非ドープトポリシリコンで覆い、続いてドープトポリシリコンで充填した場合(実線)を示す。トレンチを充填した層がドープしたポリシリコンとドープしていないポリシリコンの両方から形成されている方がpボディ領域116の不純物濃度は高く、pボディ領域も厚い。
【0025】
本発明の他の実施の形態に基づいて、2つの工程でトレンチにポリシリコンを充填することによってもパンチスルー現象を低減することができる。第1の工程において、ドープしていないポリシリコンの層がトレンチの側壁を覆うように堆積される。ドープしていないポリシリコン層の後にドープしたポリシリコン層が堆積される。一般的には、ドープトポリシリコン層の厚さは、非ドープトポリシリコン層の厚さより厚い。例えば、ドープトポリシリコン層の厚さと非ドープトポリシリコン層の厚さの比率は、全体の厚さが約8000オングストロームの場合、7:1である。非ドープトポリシリコン層は、不純物材料がゲート酸化物層を通ってpボディ領域へにじみ出すことを防止するバッファ層として用いることができるという効果があり、したがってパンチスルー現象をさらに低減できるという効果がある。この2つの工程は、トレンチのマスクを除去する前にトレンチを形成する場合に適用することができる。また、このような2層堆積工程を用いることができて、パンチスルー現象を低減することができる。すなわち、トレンチの形成前にトレンチマスクが除去される場合でも、トレンチは、ポリシリコンのドープしていない層及びドープした層で充填される。
【0026】
以上、種々の実施の形態によって詳細に説明してきたが本発明はこの実施例に限定されることはない。すなわち、本発明の特許請求の範囲の主旨及び意図から逸脱しない範囲で本発明を変更することができる。例えば、本発明の方法は、種々の半導体領域の導電率が上述したものと逆であるトレンチDMOSを形成するときにも適用することができる。
【図面の簡単な説明】
【図1】本発明の方法に従って構成されたトレンチDMOSトランジスタの一実施の形態の断面図である。
【図2】本発明の方法に従って、図1のトレンチDMOSトランジスタを形成する工程を示す図である。
【図3】本発明の方法に従って、図1のトレンチDMOSトランジスタを形成する工程を示す図である。
【図4】本発明の方法に従って、図1のトレンチDMOSトランジスタを形成する工程を示す図である。
【図5】本発明の方法に従って、図1のトレンチDMOSトランジスタを形成する工程を示す図である。
【図6】本発明の方法に従って、図1のトレンチDMOSトランジスタを形成する工程を示す図である。
【図7】本発明の方法に従って、図1のトレンチDMOSトランジスタを形成する工程を示す図である。
【図8】トランジスタの基板の深さ方向における不純物濃度のモデルを示す図であり、本発明の方法に基づいて、トレンチのマスクを除去する前に、トレンチが完全に形成される場合(実線)と、従来技術の方法に基づいて、トレンチが形成される場合(点線)を示す図である。
【図9】トランジスタの基板の深さ方向における不純物濃度を示す図であり、トレンチをドープトポリシリコンだけで充填した場合(点線)と、トレンチを非ドープトポリシリコンで覆い、続いてドープトポリシリコンで充填した場合(実線)を示す図である。
Claims (12)
- 第1の伝導型の基板を準備するステップと、
上記基板上に第2の伝導型のボディ領域を形成するステップと、
少なくとも1つのトレンチを画定するマスク層を形成するステップと、
上記マスク層によって画定され、上記ボディ領域及び上記基板を通して延びるトレンチを形成するステップと、
上記トレンチの内壁を覆う絶縁層を形成するステップと、
上記トレンチ内に、上記絶縁層を覆う導電性電極を形成するステップと、
上記ボディ領域に、上記トレンチに隣接する第1の伝導型のソース領域を形成するステップとを有し、
上記トレンチを形成するステップは、該トレンチをエッチングするステップと、該トレンチを画定する上記マスク層を除去する前に該トレンチの側壁を犠牲酸化層によって平坦化するステップとを含み、
上記トレンチの内壁を覆う絶縁層を形成するステップは、CVDにより該トレンチ内に酸化層を堆積するステップを含み、
上記導電性電極を形成するステップは、上記トレンチ内に、上記絶縁層を覆うポリシリコンを堆積するステップを含み、
上記ポリシリコンを堆積するステップは、非ドープトポリシリコン層を堆積するステップと、その後にドープトポリシリコン層を堆積するステップとを含むことを特徴とするトレンチDMOSトランジスタセルの製造方法。 - 上記ボディ領域を形成するステップは、上記基板に不純物をイオン注入するステップと、該不純物を拡散するステップとを含むことを特徴とする請求項1に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記トレンチを形成するステップは、上記ボディ領域上に、パターン成形された上記マスク層を形成するステップを含むことを特徴とする請求項1に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記トレンチを形成するステップの後に、上記犠牲酸化層及びパターン成形された上記マスク層を除去するステップをさらに有することを特徴とする請求項3に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記ポリシリコンは、不純物材料を含むことを特徴とする請求項1に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記ソース領域を形成するステップは、パターン成形された上記マスク層を堆積するステップと、上記ボディ領域に不純物をイオン注入するステップと、該不純物を拡散するステップとを含むことを特徴とする請求項1に記載のトレンチDMOSトランジスタセルの製造方法。
- 第1の伝導型の基板を準備するステップと、
上記基板上に第2の伝導型のボディ領域を形成するステップと、
少なくとも1つのトレンチを画定するマスク層を形成するステップと、
上記マスク層によって画定され、上記ボディ領域及び上記基板を通して延びるトレンチを形成するステップと、
上記トレンチの内壁を覆う絶縁層を形成するステップと、
上記トレンチ内に、上記絶縁層を覆うポリシリコンの導電性電極を形成するステップと、
上記ボディ領域に、上記トレンチに隣接する第1の伝導型のソース領域を形成するステップとを有し、
上記トレンチの内壁を覆う絶縁層を形成するステップは、CVDにより該トレンチ内に酸化層を堆積するステップを含み、
上記ポリシリコンの導電性電極を形成するステップは、非ドープトポリシリコン層を堆積するステップと、その後にドープトポリシリコン層を堆積するステップとを含むことを特徴とするトレンチDMOSトランジスタセルの製造方法。 - 上記ボディ領域を形成するステップは、上記基板に不純物をイオン注入するステップと、該不純物を拡散するステップとを含むことを特徴とする請求項7に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記トレンチを形成するステップは、上記ボディ領域上にパターン成形された上記マスク層を形成するステップを含むことを特徴とする請求項7に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記トレンチを形成するステップの後に、上記犠牲酸化層及びパターン成形された上記マスク層を除去するステップをさらに有することを特徴とする請求項9に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記トレンチを形成するステップは、該トレンチをエッチングするステップと、該トレンチを画定する上記マスク層を除去する前に該トレンチの側壁を犠牲酸化層で平坦化するステップとを含むことを特徴とする請求項7に記載のトレンチDMOSトランジスタセルの製造方法。
- 上記ソース領域を形成するステップは、パターン成形された上記マスク層を堆積するステップと、上記ボディ領域に不純物をイオン注入するステップと、該不純物を拡散するステップとを含むことを特徴とする請求項7に記載のトレンチDMOSトランジスタセルの製造方法。
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