KR20050085461A - 다운 컨버터 및 전기 부하 스위칭 방법 - Google Patents

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아드리아누스 더블유 루디쿠이제
데르 폴 야콥 반
레이몬드 제이 그로버
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

다운 컨버터는 제어 FET(CF) 및 동기식 정류기 FET(SF)를 포함하는 집적된 회로를 포함한다. 상기 제어 FET는 수평의 이중 확산형(LDMOS) FET이며, 상기 LDMOS FET의 도전성 타입 및 기판의 도전성 타입은 동일한 타입으로 이루어진다.

Description

다운 컨버터 및 전기 부하 스위칭 방법{INTEGRATED HALF-BRIDGE POWER CIRCUIT}
본 발명은 하프 브리지(half bridge)를 사용한 집적된 전력 변환 회로에 관한 것으로, 특히 개선된 스위칭 특성을 갖는 다운 컨버터 전력 공급장치에 대한 집적된 전력 트랜지스터에 관한 것이다.
전력 컨버터는 종종 전력 공급장치, 전력 증폭기 및 모터 드라이브에서 사용된다. 벅 컨버터((Buck convert)를 포함하는 다운 컨버터는 종종 입력 전압을 마이크로프로세서와 같은 부하에 전력을 공급하기 위한 보다 낮은 전압으로 변환하는데 사용된다. 이러한 마이크로프로세서는 퍼스날 컴퓨터(PC)뿐 아니라 다른 전자 장치에서 적용가능하다. PC 애플리케이션에서, 상기 컨버터에 대한 입력 전압은 12볼트 정도이며, 요구되는 출력은 대략 1.4 볼트 정도이거나 대략 10배 정도 스텝 다운된다. 게다가, 이러한 컨버터의 요구되는 출력 전류는 50A를 초과하게 증가하며, 또한 이러한 회로 및 장치의 설계 고려사항에 부가된다.
다운 컨버터 회로는 종종 제어 트랜지스터(control transistor) 및 동기식 정류기(synchronous rectifier)를 포함한다. 이러한 장치는 종종 금속 산화물 반도체(MOS) 트랜지스터이며, 이는 실리콘 계 전계 효과 트랜지스터(FET)이다. 제어 FET (CF) 및 동기식 정류기 FET (SF)를 사용하게 되면 소정의 이점을 가진다. 그러나, 공지의 회로에서, 이러한 장치들은 이산 소자(discret element)이거나 모듈로 배치된다. 그러한 회로는 소정의 결점을 갖는다. 가령, 보다 고속의 스위칭 주파수에 대한 요구가 증가함에 따라, 그러한 장치에서의 기생 효과는 이러한 요구사항을 충족시키기 위한 CF 및 SF의 능력에 심각한 영향을 미칠 수 있다.
다운 컨버터의 온 앤드 오프 스위칭(on-and-off switching)과 관련한 손실은 이롭게도 가능한 한 상당량으로 감소된다. 이러한 것은 PC 내의 배터리의 수명을 개선시키는 것과 열 소비의 감소와 같은 소정의 이점을 갖는다. MOSFET의 변환 손실은 일부는 저항값에 의해 그리고 일부는 그 장치의 장점에 의해 결정되는데, 이는 저항값 Ron과 게이트 드레인 간 전하량 Qgd에 비례한다.
도 1은 본 발명의 실시예에 따른 다운 컨버터의 개략적인 도면을 도시한다.
도 2a는 본 발명의 실시예에 따른 다운 컨버터에 사용되는 집적된 CF 및 SF의 단면도이다.
도 2b는 본 발명의 실시예에 따른 다운 컨버터의 CF 스위치의 셀(소스/드레인 핑거) 내의 다수의 도전성 플러그를 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 다운 컨버터에 사용되는 집적된 CF 및 SF의 단면도이다.
도 4는 본 발명의 실시예에 따른 다운 컨버터에 사용되는 집적된 CF 및 SF의 단면도이다.
도 5는 본 발명의 실시예에 따른 다운 컨버터에 사용되는 집적된 CF 및 SF의 단면도이다.
본 발명의 실시예에 따라, 다운 컨버터는 제어 FET (CF) 및 동기식 정류기 FET (SF)를 갖는 집적된 회로를 포함하는데, 상기 제어 FET는 수평의 이중 확산형(LDMOS) FET이며, LDMOS FET의 도전성 타입과 기판의 도전성 타입은 동일하다.
본 발명의 설명이 계속됨에 따라 더욱더 명백하듯이, 온 저항 및 게이트 드레인 간 전하량은 본 발명의 실시예를 통해 개선된다. 본 실시예의 다른 이점은 기생 효과가 감소되며, (전력 장치 스위칭의 보다 다은 제어를 위한)인터페이스 회로의 집적을 위한 옵션이 감소하며, 그리고 제조 비용이 감소된다는 것이다.
본 발명은 첨부하는 도면을 참조하여 판독될 때 아래의 상세한 설명을 통해 최상으로 이해된다. 강조되는 것은 다양한 특징들이 실척으로 도시될 필요는 없다는 것이다. 사실, 치수들은 논의의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
제한이 아닌 설명의 목적의 아래의 상세한 설명에서, 특정의 세부사항을 개시하는 본 발명의 실시예는 본 발명의 완전한 이해를 제공하도록 기술된다. 그러나, 당업자라면 본 발명이 본 명세서에서 개시된 특정의 세부사항을 벗어나는 다른 실시예에서 실시될 수 있다는 본 발명의 개시물의 이점을 명백히 알 수 있을 것이다. 게다가, 잘 공지된 장치, 방법 및 재료는 본 발명의 설명을 모호하게 하지 않도록 생략될 수가 있다.
도 1은 본 발명의 실시예에 따른 다운 컨버터 회로(100)를 도시한다. 회로(100)는 예시적으로 CF(101) 및 SF(102)를 갖는 벅 컨버터(Buck-converter) 회로이다. 예시적으로 대략 12볼트 정도인 입력 전압은 전압 소스 혹은 전력 공급장치(도시안됨)로부터 나오며, 입력 단자(103, 104)를 통해 제공된다. 출력 단자(105 및 106)는 제각기 인덕터(107) 및 접지에 연결된다. 부하는 용량이 큰 저장 캐패시터(108) 및 저항(109)이다. 저항(109)은 다운 컨버터(100)에 연결된 다양한 전자 장치 중의 하나를 나타낸다. 가령, 저항(109)은 마이크로프로세서일 수 있다. 그러나 주목할 것은 본 실시예의 다운 컨버터 회로(100)는 마이크로프로세서 기반 애플리케이션에 제한되지는 않는다. 가령, 컨버터 회로(100)는 스위치 모드 (오디오) 증폭기에 사용될 수 있다. 당업자에게는 컨버터 회로(100)의 또다른 애플리케이션도 명백하다.
일반적으로, 회로(100)와 같은 다운 컨버터에 관한 요건은 부하에 증가하는 전류를 제공하면서 부하에서 증가하는 낮은 출력 전압을 제공하도록 하는 것이다. 이러한 요건은 매우 낮은 오믹 스위치(ohmic switch)에 대한 요건과 결합된다. 또한, 인덕터(107)의 물리적 사이즈 및 값과 캐패시터의 물리적 사이즈와 값의 감소(전형적으로 수 mF 정도)는 컴팩트 고속 다운 컨버터 애플리케이션(가령, 대략 300kHz 내지 대략 2MHz의 정도)에서 요구되며, 부하로의 전류의 보다 고속의 온/오프 스위칭 시간을 필요로 한다. 부하로의 전력의 효율적이고 고속의 공급의 필요성에도 불구하고, 다운 컨버터(100)는 전자 기생 효과를 유용하게 감소시켰다.
알려진 바와 같이, 효율적이고 고속의 전력 장치 및 회로에서, 기생 효과의 가장 큰 소스는 기생 저항 및 인덕턴스로서, 이는 장치의 효율성과 스위칭 속도에 악영향을 미친다. 따라서, 모든 스위칭 경로(가령, 트랜지스터, 전송 라인, 패키징 등)에서 모든 기생(저항성 및 유도성)을 감소시키는 것이 유용하다. 본 발명의 설명이 진행됨에 따라 더욱 더 명백해지 듯이, 이러한 기생은 본 실시예의 집적 회로를 통해 감소된다.
본 실시예는 다양한 방법 및 구조물에 의해 원하지 않는 전자적 기생을 감소시키는 CF(101) 및 SF(102)의 집적을 포함한다. 게다가, 이러한 실시예는 집적된 패키지 내의 혹은 최소 개수의 프로세싱 단계를 사용한 부하의 회로 보드 상에서 직접적으로 CF(101) 및 SF(102)의 제조를 촉진하여, 전체의 장치 비용은 프로세싱 복잡도의 감소를 통해 상당하게 감소된다. 최종적으로, 트랜지스터 선택 및 설계를 통한 기생 저항 및 인덕턴스의 감소에 부가하여 본 실시예는 트랜지스터들 간의 공간을 감소시켜 기생 효과의 감소를 구현한다.
도 2a는 본 발명의 실시예에 따른 집적 회로(IC)(200)를 도시한다. 주목할 것은 다양한 재료 및 도핑 극성들이 실시예를 예시하는데 사용될 수 있다는 것이다. 분명하게는, 다른 재로, 소자 및 도핑 극성들이 본 실시예를 구현하는데 사용될 수도 있다. 게다가, 주목할 것은 공지된 재로 및 반도체 처리 기법은 IC(200)를 구현하는데 사용될 수도 있다. 본 발명의 실시예의 설명을 간결하고 명료하게 하기 위해 이러한 공지의 재료 및 기법은 일반적으로 생략된다.
IC(200)는 예시적인 하프 브리지 회로이며, 예시적으로 n 도핑 실리콘이 되는 공통 n+ 기판(201) 상에 제조되는 장치를 포함한다. 수직의 이중 확산형 MOS(VDMOS) 트랜지스터(202)는 게이트 컨택트(205)를 갖는 게이트(219), 드레인 컨택트(223), n+ 소스(216) 및 소스 컨택트(203)를 통해 소스(216)에 쇼트된 p 바디(218)를 포함한다. VDMOS는 n 도핑된 에피택셜(epi) 웰(206)에 형성된다. VDMOS 구조물의 드레인은 강하게 도핑된 (n+) 드레인(204) 및 n-epi 웰(206)로 구성된다. 이후 상기 VDMOS 드레인은 드레인(204)으로 지칭될 것이다.
본 발명의 실시예에서, VDMOS 트랜지스터(202)는 다운 컨버터(100)의 SF 정류기(102)로서 구성된다. 바람직하게도, VDMOS FET(202)는 트렌치 게이트 구조물이며, 이는 일반적으로 다른 FET 장치와 비교할 때 낮은 온 상태 저항값(가령, 대략 25볼트의 동작 전압을 갖는 장치에 대해 10mOhm*mm2의 정도)을 제공한다.
LDMOS 트랜지스터(207)는 매립형 p 웰(221) 내에 포함되며, 게이트(211), p 바디(217)에 쇼트된 n+ 소스(214), n 타입 웰(220) 내에 형성된 n 드레인(215)을 포함한다. 게이트 컨택트(205,211)는 각각 게이트(219, 211)를 구동하여 FET(202,207)를 온 및 오프로 스위칭시키는 제어부(도시안됨)에 연결된다. 본 실시예에서, LDMOS FET는 다운 컨버터 회로(100)의 CF로서 기능한다.
IC(200)는 또한 IC의 다양한 애플리케이션에서 사용될 수 있는 NMOS FET(226) 및 PMOS FET(227)를 포함할 수 있다. FET는 게이트 구동 회로에서 스위칭의 보다 나은 제어와 감소된 인덕턴스를 위해 인터페이스 회로(도시안됨)와 연계하여 사용될 수 있다. 이러한 장치들은 본 실시예와 조화를 이루는 IC 상에 포함될 수도 있다.
예시적으로, 게이트(219)는 접지와 대략 5볼트 내지 대략 12볼트 사이에서 구동된다. 게이트(211)는 LDMOS FET(207)의 게이트 전압과 소스 전압 사이에서 구동된다. 소스 컨택트(208)는 소스(214)를 출력(208) 및 드레인에 연결하며, 상기 드레인은 입력 전압(대략 12볼트)과 플라이백 전압(전형적으로 대략 -0.2볼트) 사이에서 사이클된다. 그러므로, 게이트(211)는 외부 캐패시터에 의해 공급되는 제어 블럭에 의해 구동되며, 상기 외부 캐패시터는 예시적으로 부트스트랩 회로 및 전하 펌프 회로(도시안됨)에 의해 충전된다.
전술한 바와 같이, 공지된 장치와 비교할 때 감소된 기생 인덕턴스 및 온저항을 갖는 전력 트랜지스터(FET)를 포함한 회로(100)를 제공하는 것이 유용하다. 예시적으로, IC(200)에 의해, 본 실시예의 하프 브리지 IC(200)를 포함하는 회로(100)의 기생 인덕턴스는 대략 1.0nH 정도이지만, 온 저항은 대략 5mOhms 내지 대략 10mOhms 정도가 된다. 감소된 기생 인덕턴스는 부하(가령, 캐패시터(108) 및 저항(109)에 대한 개선된 스위칭 속도(온/오프 시간)를 제공하지만, 감소된 온 저항은 IC의 도전성 손실을 감소시킨다.
IC(200)의 반도체 장치 구조 및 설계는 일부 IC(200)를 포함하는 장치의 감소된 기생 효과로 인해 감소된 기생 효과의 이점을 구현한다. 예시의 목적으로, VDMOS FET(202)는 비교적 낮은 온 상태 저항값, 가령 25볼트 장치에 대해 10mOhm*mm2정도의 값과 합리적인 Qgd를 제공한다. LDMOS FET(207)는 또한 합리적인 낮은 온 저항값(가령, 25볼트 장치에 대해 25mOhm*mm2정도의 값)과 낮은 Qgd를 제공하며, 곱(Ron*Qgd)은 예시적으로 LDMOS FET(207)에 대해 대략 12mOhm*nC 정도이다. 물론, 이는 단지 예시적이며, 다른 유사한 개선된 값들이 애플리케이션에 따라 일예를 통해 구현될 수 있다.
도 2a에 도시된 실시예에서, 드레인 컨택트(209)는 다운 컨버터 회로(100)의 전압 입력단(가령, 전술한 바와 같은 12볼트)에 접속되지만, 소스 컨택트(208)는 VDMOS FET의 드레인 컨택트(223)에 연결되며, 상기 VDMOS FET의 드레인 컨택트는 본 실시예의 SF(102)의 드레인이 된다. 소스 컨택트(208)는 예시적으로 기판(201) 내의 도전성 n+ 플러그(210)(혹은 강도핑 싱커(sinker))와 같은 디프 커넥션(deep connection)을 통해 접속된다. 대안으로서, n+ 플러그(210)는 에칭된 트렌치 혹은 딥(dip) 내에 배치될 수 있거나 금속 쇼트(metal short)(혹은 비아)는 이러한 목적 달성을 위해 에칭된 트렌치 내에 배치될 수 있다. 여하튼, 이것은 작은 수평 치수를 갖는 낮은 오믹 커넥션을 제공한다. 도전성 플러그(210) 혹은 유사한 장치는 LDMOS 장치의 셀 내의 다수의 위치에 제공되고, 비교적 박막의 제 1 금속만을 갖는 컨택트를 사용하여 강도핑 드레인(204)에 낮은 저항값을 갖는 소스 컨택트(208)를 접속함으로써 셀 내에 미세한 패턴을 가능케한다. 이러한 것은 거친 패턴을 갖는 IC의 상부 상의 203 및 209에 대한 두꺼운(제 2) 전력 금속과, 하부 측(즉, 기판 아래)에서 출력에 대한 두꺼운 전력 금속(드레인 컨택트(223))을 가능케 하는 이점이 된다.
이해되는 바와 같이, LDMOS FET(202)의 소스 컨택트(208) 및 VDMOS FET(207)의 드레인 컨택트(223)는 칩(IC) 상에서 낮은 오믹 커넥션을 가지며, 도 1의 인덕터(107)와 같은 다운 컨버터의 인덕터에 접속된다. 유익하게도, 이는 다른 구조와 비교할 때 기생 효과의 감소를 촉진한다. 최종적으로, 다른 커넥션이 비교적 직접적인 방식으로 수행되어, IC(200)가 다운 컨버터 회로(100)의 다른 소자에 접속된다.
IC(200)는 잘 알려진 반도체 프로세싱 기법을 사용하여 아래와 같이 예시적으로 제조된다. n+ 실리콘층은 n 웰(206)을 형성하는 대략 3-4 ㎛ 두께의 n 에피택시를 갖는 기판(201)을 형성한다. 이러한 에피층은 처리의 종료시에 대략 2-3㎛ 두께로 된다. 이러한 단계 다음에는 p 웰 주입 및 확산이 수행되어, NMOS FET(226) 및 PMOS FET(227)의 각각의 p 웰(221)과 p 웰(224,225)을 형성한다. N 웰 주입이 수행되어 LDMOS 드리프트 영역의 n 웰(220)과 PMOS FET n 웰(228)을 형성한다. 이 후에 도펀트 확산이 행해진다. 디프 n+ 플러그(210)가 원한다면 주입되고 다음에 확산이 행해진다. 그 후, 트렌치가 VDMOS FET(202)를 위해 에칭된다.
대안으로서, n+ 웨이퍼에 대한 표면 컨택트를 위한 기저부에서의 추가적인 n+ 주입부를 갖는 트렌치를 사용하여 디프 N 타입 플러그(210)를 제조함으로써 드레인 컨택트(204)를 형성한다. 다음, 선택적인 필드 산화물 단계가 실리콘의 국부 산화(LOCOS)를 통해 수행된다. 이러한 필드 산화물(도시안됨)은 또한 성장되거나 증착되어 에칭될 수 있다. 그 후, 게이트 산화물 형성단계(가령, 산화물 성장 단계)가 수행되어 VDMOS FET(202) 및 LDMOS FET(207)의 게이트 산화물을 형성한다. 이러한 게이트 산화물은 요구되는 게이트 소스 전압(Vgs)에 따라 대략 15 내지 대략 40㎚의 두께를 갖는데, 상기 게이트 소스 전압은 예시적으로 대략 5볼트 내지 12볼트가 된다.
그 후, 폴리 실리콘 증착 및 n+ 도핑이 수행되고, 이후 폴리의 패터닝이 수행된다. 폴리 증착 시퀀스가 완료된 이후, 샐로우 p 타입 DMOS 바디 주입이 수행되어 바디(218)(가령, 비소 링크를 갖는 라티드 보론(Latid-Boron)을 구비한 바디)를 형성한다. 다음에, (산화물)스페이서(도시안됨)는 표준 프로세싱 기법을 통해 형성된다. 이러한 프로세싱 시퀀스는 쇼트 채널(short-channel) 및 소스에 대한 우수한 링크를 형성하는데, 이는 LDMOS FET(207)에 대한 로우 Ron을 촉진한다. 다음, 샐로우 n+ 영역 및 샐로우 p+ 영역이 주입되고 활성화되며, 그 후, 필드 산화물(FOX) 증착부, 컨택트 윈도우(도시안됨), 제 1 금속, 산화물 혹은 질화물 증착부, 비아(도시안됨), 시드층을 갖는 두꺼운 제 2 금속(도시안됨) 및 갈바닉 구리 10-15㎛가 보호층에 의해 피복되고 개방되어 본딩 패드(도시안됨)가 된다.
동작시, 만약 LDMOS FET(207)(CF)가 온인 경우, 그것은 n+ 기판을 입력 전압(가령, 12볼트)으로 충전시켜, 부하 인덕턴스(107)에 전류를 제공한다. 만약 CF가 폐쇄되면, 부하 인덕턴스(107)는 VDMOS FET(202)의 턴온 타이밍에 따라 n+ 기판을 12볼트에서 대략 -0.1볼트 혹은 대략 -0.7볼트로 끌어내린다. 다운 컨버터에서의 전류는 통상 소스(214)로부터 부하 인덕턴스(107)를 통해 부하에까지 흐르게 된다. 그러므로, n+ 기판 상의 전위는 12볼트를 초과하지는 않을 것이며, 209 상의 전위는 인덕턴스에 따라 이 값을 초과하여 상승할 것이다. 최종적으로, 본 실시예에서 인덕턴스는 표면 솔더 범프 및 플립칩 패키징을 사용하여 더욱 감소될 수 있다는 것에 주목해야 한다.
도 3은 본 발명의 다른 실시예에 따른 IC(300)를 도시한다. 이 IC(300)는 전술한 IC(200)와 공통의 피처(feature) 및 재료를 공유한다. 차이는 부각될 것이고 통상적인 것은 생략될 것이다. IC(300)는 예시적으로 두개의 LDMOS FET(302, 303)를 각각 갖는 n 타입 기판(301)을 포함한다. LDMOS FET(302)는 유용하게도 도 1의 SF(102)가 되지만, LDMOS FET(303)는 CF(101)가 된다. LDMOS FET(303)는 실질적으로 도 2a에 기술된 것과 동일하다. 한가지 차이는 소스 커넥션에 있는데, 그는 LDMOS FET(302)의 드레인 컨택트(304)에 접속된 금속을 관통하고 있다. 이는 물론 도 1의 출력(105)에 대응한다.
LDMOS FET(302)는 SF(102)로서 기능을 하며, 소스(306) 및 소스 컨택트(308)를 통해 접지에 연결된 바디(307)를 갖는다. 게이트(309)는 전술한 게이트(211)의 제어 기능부에 매우 유사한 제어 기능부(도시안됨)에 접속된다. 드레인(215)은 n 웰(220) 내에 배치되며 비아(305)를 통해 출력(304)에 접속된다. 장치는 n 에피 웰(206) 내에 배치된다. 유리하게도, IC(300)는 낮은 온 저항을 갖는데, 각각의 LDMOS 트랜지스터는 단위 면적당의 온 저항값(Ron)을 대략 20볼트에 대해 10m옴*mm2의 정도로 갖는다. 게다가, IC에 대한 모든 전력 커넥션은 칩의 공통의 측에 존재하여, 백사이드 컨택트의 형성이나 디프 도전성 플러그 혹은 유사한 장치에 대한 요구를 제거한다. 이 실시예는 기생저항을 감소시키기 위해 기판이 처리 동안 얇아져야할 필요가 없거나 슈퍼 도핑을 통해 매우 낮은 저항율을 가질 필요가 없기 때문에 유리하다. 이 실시예는 그러나 모든 LDMOS 장치의 금속화에 대해 보다 높은 요구사항을 가지며, 추가의(제 3) 금속층 및 비아 패턴을 요구할 수 있다.
도 4는 본 발명의 또다른 실시예를 도시한다. 이 실시예는 도 2a, 2b 및 3의 것과 공통의 피처 및 재료를 가지며, 도 1에 도시한 회로에 사용될 수도 있다. 도 4의 IC(400)는 필수적으로 n+ 플러그(401)(확산되고, 사전 에칭되거나 트렌치됨)와 금속화(223)를 통한 기저부에서 도 1의 회로의 출력(105)을 갖는 n+ 기판(201)을 갖는 IC(300)이다. 플러그(401)는 모든 LDMOS FET의 금속화에 대한 요구를 경감시키는데 유용하며 제조 동안 효과가 되는 두개의 층의 금속 시스템을 가능케 한다.
도 5는 본 발명의 또다른 실시예이다. 다시, IC(500)는 도 2 내지 4의 실시예와 공통의 피처 및 구조를 공유한다. 즉, IC(500)는 필수적으로, p 에피택셜 층(501)이 n+ 기판(201) 상에서 배치되거나 블랭킷 p 웰 주입 및 확산부를 갖는 n+ 기판(202) 상의 n 에피 층일 수 있다는 것을 제외하고는 IC(400)가 된다. 여기서 장치(309)는 p 웰(501) 내에 배치된다. 플러그(401)는 또한 이 실시예에서 웰 분리부용으로 작용한다. 이는 적어도 하나의 마스크 단계를 절약한다.
지금까지 기술된 본 발명은 당업자에 의해 여러가지 방식으로 변화될 수 있다는 것이 분명하다. 이러한 변화는 본 발명의 영역을 벗어나지 않는 것으로 간주되며, 그러한 변화는 첨부한 청구범위 및 그의 등가의 영역 내에 포함된다는 것이 당업자라면 분명할 것이다.

Claims (20)

  1. 다운 컨버터에 있어서,
    제어 FET(CF) 및 동기식 정류기 FET(SF)를 갖는 집적된 회로를 포함하며,
    상기 제어 FET는 LDMOS FET이며 LDMOS FET의 도전성 타입 및 기판의 도전성 타입은 동일한 타입으로 이루어진
    다운 컨버터.
  2. 제 1 항에 있어서,
    상기 동기식 정류기 FET는 VDMOS FET인 다운 컨버터.
  3. 제 1 항에 있어서,
    상기 동기식 정류기 FET는 수직의 트렌치 DMOS FET인 다운 컨버터.
  4. 제 1 항에 있어서,
    상기 동기식 정류기 FET는 다른 LDMOS FET인 다운 컨버터.
  5. 제 2 항에 있어서,
    전기적으로 병렬로 접속된 다수의 도전성 플러그를 더 포함하되, 상기 도전성 플러그는 상기 제어 FET의 소스로부터 기판의 표면 상의 출력으로 수 밀리옴의 오믹 커넥션(ohmic connection)을 제공하는 다운 컨버터.
  6. 제 3 항에 있어서,
    전기적으로 병렬로 접속된 다수의 도전성 플러그를 더 포함하되, 상기 도전성 플러그는 상기 제어 FET의 소스로부터 기판의 표면 상의 출력으로 수 밀리옴의 오믹 커넥션(ohmic connection)을 제공하는 다운 컨버터.
  7. 제 4 항에 있어서,
    전기적으로 병렬로 접속된 다수의 도전성 플러그를 더 포함하되, 상기 도전성 플러그는 상기 제어 FET의 소스 및 상기 동기식 정류기 FET의 드레인으로부터 기판의 표면 상의 출력으로 수 밀리옴의 오믹 커넥션(ohmic connection)을 제공하는 다운 컨버터.
  8. 제 2 항에 있어서,
    상기 VDMOS FET 및 상기 LDMOS FET는 대향하는 극성을 갖는 각각의 웰 내에 배치되는 다운 컨버터.
  9. 제 3 항에 있어서,
    상기 수직의 트렌치 DMOS FET 및 상기 LDMOS FET는 대향하는 극성을 갖는 각각의 웰 내에 배치되는 다운 컨버터.
  10. 제 1 항에 있어서,
    상기 집적된 회로는 상기 CF 및 SF 간의 분리 영역을 포함하지 않는 다운 컨버터.
  11. 제 1 항에 있어서,
    상기 도전성 타입은 n 타입인 다운 컨버터.
  12. 다운 컨버터에 있어서,
    제어 FET(CF) 및 동기식 정류기 FET(SF)를 갖는 집적된 회로를 포함하며,
    상기 제어 FET 및 상기 동기식 정류기 FET는 각각 LDMOS FET이며 LDMOS FET 및 기판의 도전성 타입은 동일한 도전성 타입으로 이루어진
    다운 컨버터.
  13. 전기 부하 스위칭 방법에 있어서,
    하이 측 스위치(high-side switch) 및 로우 측 스위치(low-side switch)를 갖는 집적된 회로를 구비한 전력 컨버터를 제공하는 단계를 포함하되,
    상기 하이 측 스위치는 LDMOS FET이며, 상기 LDMOS FET의 도전성 타입 및 기판의 도전성 타입은 동일한 타입으로 이루어진
    전기 부하 스위칭 방법.
  14. 제 13 항에 있어서,
    상기 로우 측 스위치는 VDMOS FET인 전기 부하 스위칭 방법.
  15. 제 13 항에 있어서,
    상기 로우 측 스위치는 수직의 트렌치 DMOS FET인 전기 부하 스위칭 방법.
  16. 제 13 항에 있어서,
    상기 로우 측 스위치는 또다른 LDMOS FET인 전기 부하 스위칭 방법.
  17. 제 14 항에 있어서,
    상기 전력 컨버터는 다수의 도전성 플러그를 더 포함하되, 상기 도전성 플러그는 기판의 표면 상의 출력으로 수 밀리옴의 오믹 커넥션(ohmic connection)을 제공하는 전기 부하 스위칭 방법.
  18. 제 15 항에 있어서,
    상기 전력 컨버터는 다수의 도전성 플러그를 더 포함하되, 상기 도전성 플러그는 기판의 표면 상의 출력으로 수 밀리옴의 오믹 커넥션(ohmic connection)을 제공하는 전기 부하 스위칭 방법.
  19. 제 16 항에 있어서,
    상기 전력 컨버터는 다수의 도전성 플러그를 더 포함하되, 상기 도전성 플러그는 기판의 표면 상의 출력으로 수 밀리옴의 오믹 커넥션(ohmic connection)을 제공하는 전기 부하 스위칭 방법.
  20. 제 13 항에 있어서,
    상기 하이 측 스위치는 CF이며, 상기 로우 측 스위치는 SF인 전기 부하 스위칭 방법.
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