JP5610565B2 - 降圧型スイッチングレギュレータ及びそれに用いる半導体集積回路装置 - Google Patents

Description

本発明は降圧型スイッチングレギュレータ及びそれに用いる半導体集積回路装置に関する。

従来、スイッチングレギュレータには、いわゆる、過電圧保護回路や破壊防止回路を備えたものが知られている。

特許文献１（特開平１０−１３６６４１号公報）は、同期整流型のＤＣ−ＤＣコンバータ装置を開示する。図４は特許文献１、図１に示されたＤＣ−ＤＣコンバータ回路図である。ＤＣ−ＤＣコンバータは、第１のスイッチング手段１と、第１のスイッチング手段１に接続され、第１のスイッチング手段に同期してスイッチングする第２のスイッチング手段２を備える。第２のスイッチング手段２は、ＭＯＳＦＥＴ素子２３、内蔵ダイオード２Ａ、及びショットキーバリアダイオード素子２４を備え、内蔵ダイオード素子２Ａとショットキーバリアダイオード素子２４とは並列に接続される。第１のスイッチング手段１がオフのとき、第２のスイッチング手段２がオンし、電流経路に接続されるリアクタ３の回生電流は、キャパシタ４、内蔵ダイオード素子２Ａ、リアクタ３というループで流れ、ＭＯＳＦＥＴ素子２内部に形成された内蔵ダイオード素子２Ａにキャリア（電子）が蓄積される。

内蔵ダイオード素子２Ａと並列にショットキーバリアダイオード（ＳＢＤ）２４を接続する。ＳＢＤ２４の順方向立ち上がり電圧ＶＦがＰＮダイオードのそれよりも低いことを利用して、回路全体のスイッチング速度を向上させてＤＣ−ＤＣコンバータの高効率化を図る。

特許文献２（特開平８−８００３４号公報）は、負荷開放を検知できるスイッチング電源装置を提供する。負荷であるランプのランプ切れなどを検知するために、スイッチング素子に与える駆動パルス幅や主回路を流れる電流を検知することで負荷が開放状態になったことを検知し、負荷開放が検知されるとスイッチング電源装置の動作を停止させるとしている。

特許文献３（特開２００３−２７４６４４号公報）に開示されたスイッチング電源制御用半導体装置は、スイッチング素子のスイッチング制御用の帰還信号を制御端子に与える外部接続部品の劣化や破壊などの異常により、制御端子と外部接続部品とがオープン状態になり、制御端子への帰還信号が切断され、制御端子からの電流の流出がなくなった場合に、スイッチング動作を停止させ、この停止状態を保持し、スイッチング電源装置の破壊を防止するというものである。

特許文献４（特開平１０−２２９６３８号公報）は、負荷開放と電源装置の故障を検出し、いずれの障害であるかを判断する機能を備えたスイッチング電源装置を提供するものである。

特許文献５（特開２００１−２８６１２７）はスイッチングレギュレータにおいて、何らかのトラブルによって負荷が開放されると負荷に接続された所定端子の電圧が降下し、この所定端子の電圧と基準電圧との差分が０ＶとなるようＰＷＭ制御回路が作動しスイッチング素子を含む各種の素子が劣化又は破壊されることを防止するものである。

特開平１０−１３６６４１号公報 特開平８−８００３４号公報 特開２００３−２７４６４４号公報 特開平１０−２２９６３８号公報 特開２００１−２８６１２７号公報

特許文献１はＤＣ−ＤＣコンバータに関し、順方向立ち上がり電圧ＶＦがＰＮダイオードのそれよりも低いショットキーバリアダイオードを用いてスイッチング速度の向上及び消費電力の高効率化を図るものである。特許文献２乃至特許文献５は、負荷又は半導体集積回路装置の外部接続部品がオープン状態になったときに生じうる不具合を排除するものに関する。

本発明は特許文献１乃至特許文献５の技術分野に関わるものであって、フライホイールダイオードとしてのショットキーバリアダイオードが何らかの原因でオープン状態に陥ったときにスイッチングレギュレータが劣化又は破壊されないように破壊防止機能を備えたスイッチングレギュレータを提供するものである。また、そのスイッチングレギュレータに用いる半導体集積回路装置を提供するものである。

本発明の降圧型スイッチングレギュレータは、
（ａ）第１主電極、第２主電極、及び制御電極を有し該制御電極に供給されるパルス駆動信号に応動してオン、オフ動作するスイッチングトランジスタと、
（ｂ）前記スイッチングトランジスタの第１主電極に接続される電源電圧入力端子と、
（ｃ）前記スイッチングトランジスタの第２主電極が接続される出力端子と、
（ｄ）前記出力端子に一端が接続されるインダクタと、
（ｅ）前記インダクタの他端に一端が接続され、他端が接地電位端子に接続されるキャパシタと、
（ｆ）前記インダクタの他端と前記キャパシタの一端との共通接続点に接続される電源電圧出力端子と、
（ｇ）前記出力端子にカソードが接続され、前記接地電位端子にアノードが接続される第１のダイオード素子と、
（ｈ）前記出力端子にカソードが接続され、前記接地電位端子にアノードが接続され前記第１のダイオード素子と並列に接続される第２のダイオード素子と、
（ｉ）検知信号が取り出される第１主電極、前記出力端子に接続される第２主電極、及び前記接地電位端子に接続される制御電極とを有する検知トランジスタを備え、
（ｊ）前記検知トランジスタは前記接地電位端子と前記出力端子との間の電位が前記第１のダイオード素子のアノード・カソード間の順方向立ち上がり電圧よりも高くなったときにオンして前記スイッチングトランジスタの動作をオフさせるものである。

また、本発明にかかる降圧型スイッチングレギュレータは、出力端子の電位が接地電位端子の電位よりも第１のダイオード素子の順方向立ち上がり電圧を超えて低くなったとき、検知トランジスタがオフからオンに遷移する。

また、本発明にかかる降圧型スイッチングレギュレータが有する検知トランジスタがオフからオンに遷移するのは、第２のダイオード素子が出力端子と接地電位端子との間の導電路から電気的にオープン状態に陥ったときである。

また、本発明にかかる降圧型スイッチングレギュレータが有する第１のダイオード素子はＰＮ接合ダイオードであり、前記第２のダイオード素子は、ショットキーバリアダイオードである。

また、本発明にかかる降圧型スイッチングレギュレータが有する第１のダイオード素子の順方向立ち上がり電圧は、第２のダイオード素子のそれよりも大きい。

本発明にかかる別の発明である半導体集積回路装置は、
（ａ）第１主電極、第２主電極、及び制御電極が半導体基板上に作り込まれ第１主電極に所定の直流電源電圧が制御電極にパルス駆動信号が各別に供給されるスイッチングトランジスタと、
（ｂ）スイッチングトランジスタの第２主電極が接続される出力端子と、
（ｃ）出力端子にカソードが接続され、接地電位端子にアノードが接続されスイッチングトランジスタと共に半導体基板上に作り込まれた第１のダイオード素子と、
（ｄ）出力端子にカソードが接続され、接地電位端子にアノードが接続されると共に前記半導体基板とは分離して用意され、かつ第１のダイオード素子と並列に接続される第２のダイオード素子と、
（ｅ）半導体基板上に作りこまれ、検知信号が取り出される第１主電極、前記出力端子に接続される第２主電極、及び前記接地電位端子に接続される制御電極とを有する検知トランジスタと、
を備え、
（ｆ）検知トランジスタは、出力端子の電位が接地電位端子の電位よりも第１のダイオード素子の順方向立ち上がり電圧を超えて低くなったとき、オフからオンに遷移し、スイッチングトランジスタの動作をオフさせる半導体集積回路装置である。

本発明の降圧型スイッチングレギュレータは出力端子に接続されるフライホイールダイオードが何らかの原因によりオープン状態に陥るとなると検知トランジスタがオンしてスイッチングトランジスタにＰＷＭ駆動信号が供給されるのを停止させ、スイッチングトランジスタ及びその他の回路素子が劣化又は破壊されるのを防止することができる。

また、本発明のスイッチングレギュレータを半導体集積回路装置で構成するならば、静電気放電のために設けた第１のダイオード素子の一部を検知トランジスタの一部と兼用させることができるので、比較的簡便な回路構成でかつ、集積回路素子を増加させずに構成することができる。

また、本発明のスイッチングレギュレータが作り込まれた半導体集積回路装置は、半導体基板と第１のダイオード素子との間に形成される寄生トランジスタを積極的に利用するので、集積回路数を増加させずにスイッチングレギュレータを半導体集積回路装置として構成することができる。

本発明の実施形態にかかるスイッチングレギュレータの回路を示す。 本発明の第１の実施形態にかかるスイッチングレギュレータのフライホイールダイオードがオープン状態に陥ったときの動作状態を示す。 図１Ａに示した本発明の第１の実施形態にかかるタイミングチャートを示す。 図１Ｂに示したフライホイールダイオードがオープン状態に陥ったときのタイミングチャートを示す。 本発明にかかる半導体集積回路装置を示す。 従来のスイッチングレギュレータの一例を示す。

（第１の実施形態）
図１Ａ及び図１Ｂは、本発明にかかる降圧型スイッチングレギュレータを示す。降圧型スイッチングレギュレータは入力電源電圧ＶＩＮよりも低い出力電源電圧ＶＯＵＴを出力する。図１Ａは正常動作時のスイッチングレギュレータ１００Ａを、図１Ｂは後述の第２のダイオード素子Ｄｓ、すなわち、ショットキーバリアダイオードがオープン状態に陥ったときのいわゆる異常時のスイッチングレギュレータ１００Ｂをそれぞれ示す。

図１Ａに示す降圧型スイッチングレギュレータ１００Ａは、大きく分けると集積回路部１００ａ、平滑回路１００ｂ、及び制御回路１００ｃとで構成される。

集積回路部１００ａには電源電圧入力端子１１０、出力端子１２０、及び接地電位端子１３０が用意される。電源電圧入力端子１１０には入力電源電圧ＶＩＮが供給される。入力電源電圧ＶＩＮの大きさはたとえば直流電圧の４２Ｖである。出力端子１２０は集積回路部１００ａから出力される出力電圧を取り出す。出力端子１２０には平滑回路１００ｂが接続されノードＮ２として表示される。接地電位端子１３０は０電位すなわち電位ＧＮＤに維持される。

集積回路部１００ａにはスイッチングトランジスタＴｓｗ、検知トランジスタＴｃ、第１のダイオード素子Ｄ、及び抵抗Ｒが作り込まれている。トランジスタＴｐは、スイッチングトランジスタＴｓｗをＰ型半導体基板上に形成したときに形成されるいわゆる寄生トランジスタである。検知トランジスタＴｃは平滑回路１００ｂに用いられフライホイールダイオード（第２のダイオード素子Ｄｓ）が正常に接続されているか、それとも電気的にオープン状態に陥っているかを検知するための役目を有する。

第１のダイオード素子Ｄは本来、静電気放電（ＥＳＤ）のために用意される。すなわち、出力端子１２０にマイナス０．７Ｖ以下のたとえばパルス状の電圧が到来したときに、第１のダイオード素子Ｄがオンし、出力端子１２０に接続される各種の半導体素子が劣化又は破壊されるのを防止する役目を有する。ここで、０．７Ｖという大きさは第１のダイオード素子Ｄの順方向の立ち上がり電圧を示す。また、第１のダイオード素子Ｄは、第２のダイオード素子Ｄｓが電気的にオープン状態に陥ったときの代替動作も行う。なお、第１のダイオード素子Ｄは、静電気放電（ＥＳＤ）の目的だけではなく、図４に示すようにＭＯＳＦＥＴ素子２３に内蔵される内蔵ダイオード２Ａのように構成されることもある。すなわち、図１Ａ及び図１Ｂには非同期型の降圧型スイッチングレギュレータを示すが、同期型の降圧型スイッチングレギュレータを構成した場合には、電源電圧入力端子１２０と接地電位端子１３０との導電路間にスイッチングトランジスタＴｓｗと直列に同期用トランジスタ（図示せず）を接続することになるので、該同期用トランジスタのソース又はドレインと、Ｐ型の半導体基板との間に第１のダイオード素子Ｄと等価なダイオードが形成される。

集積回路部１００ａが半導体基板上に形成されるときの具体的な構成は後述の図３及びその説明によって明らかにされるが、ここではまず図１Ａを参照し、スイッチングレギュレータ１００Ａの回路構成とその動作について説明する。

スイッチングトランジスタＴｓｗは、第１主電極１０１、第２主電極１０２、及び制御電極１０３を有する。スイッチングトランジスタＴｓｗはＭＯＳトランジスタ又はバイポーラトランジスタのいずれであってもよい。スイッチングトランジスタＴｓｗがＮチャンネル型ＭＯＳトランジスタであるとき、その第１主電極１０１はドレイン、第２主電極１０２はソース、制御電極１０３はゲートにそれぞれ対応する。また、スイッチングトランジスタＴｓｗがＰチャンネル型であるとき、制御電極１０３はゲートであることには変わらないが、第１主電極１０１はソース、第２主電極１０２はドレインにそれぞれ対応し、第１主電極と第２主電極の関係が逆転する。Ｎチャンネル型ＭＯＳトランジスタはＮＰＮ型バイポーラトランジスタに、Ｐチャンネル型ＭＯＳトランジスタはＰＮＰ型バイポーラトランジスタに、それぞれ置き替えることができる。この場合、ドレイン、ソース、及びゲートはそれぞれコレクタ、エミッタ、及びベースにそれぞれ置き換えられる。

スイッチングトランジスタＴｓｗがオンすると、誘導性負荷であるインダクタＬには出力電流ｉａ１が入力電源電圧端子１１０から供給される。スイッチングトランジスタＴｓｗがオフするとインダクタＬの性質上すぐには０にはならず、第２のダイオード素子Ｄｓを介して接地電位端子１３０から回生電流ｉａ２が流れる。こうした作用をする第２のダイオード素子Ｄｓは通常フライホイールダイオードと称される。

検知トランジスタＴｃは本発明にかかる破壊防止のための検知の役目を果たす。すなわち、本発明にかかるスイッチングレギュレータ１００ａが正常状態であるのか、それとも異常状態であるかは検知トランジスタＴｃがオフ状態であるかオン状態であるかによって決まる。検知トランジスタＴｃが所定の時間を超えてオフ状態であるときは、スイッチングレギュレータ１００Ａは正常に作動して状態であり、オン状態であるときは異常状態であると判断される。異常状態は後述の図１Ｂ及び図２Ｂによって説明される。

スイッチングトランジスタＴｓｗの第１主電極１０１は、電源電圧入力端子１１０に接続され、入力電源電圧ＶＩＮが供給される。入力電源電圧ＶＩＮの大きさはたとえば４２Ｖである。スイッチングトランジスタＴｓｗの第２主電極１０２はノードＮ２、すなわち出力端子１２０に接続される。出力端子１２０には平滑回路１００ｂを構成するインダクタＬの一端、第１のダイオード素子Ｄのカソード、及び第２のダイオード素子Ｄｓのカソードが共通接続される。インダクタＬの他端には電源電圧出力端子１４０、キャパシタＣの一端、及び帰還抵抗Ｒａの一端が共通接続される。第２のダイオード素子Ｄｓはショットキーバリア構造を有し、フライホイールダイオードとして作用する。すなわち、第２のダイオード素子Ｄｓは、スイッチングトランジスタＴｓｗがオフのときにインダクタＬに回生電流ｉａ２を供給するために用意される。

電源電圧出力端子１４０と接地端子１３０との間には帰還抵抗Ｒａ、Ｒｂが直列に接続される。これら２つの帰還抵抗の共通接続点には抵抗分割比及び出力電圧ＶＯＵＴに応じた帰還電圧１６２が生じる。帰還電圧１６２は後述するＰＷＭ回路１６０に帰還され、電源電圧出力端子１４０に出力される出力電圧ＶＯＵＴは所定の大きさに制御される。

スイッチングトランジスタＴｓｗの制御電極１０３は、ノードＮ１として表示され、そこには信号Ｓ１すなわちＰＷＭ駆動信号が供給される。ＰＷＭ駆動信号はパルス幅が時間の経過と共に変化するいわゆるＰＷＭ（Pulse Width Modulation）信号である。スイッチングトランジスタＴｓｗのオン又はオフ動作はＰＷＭ駆動信号に応動する。スイッチングトランジスタＴｓｗの第２主電極１０２、すなわち、出力端子１２０には制御電極１０３に供給されるＰＷＭ駆動信号（信号Ｓ１）とほぼ等しい大きさの信号Ｓ２が出力される。信号Ｓ２は本書ではスイッチング信号として称し、信号Ｓ１すなわちＰＷＭ駆動信号と便宜上区別している。

スイッチングトランジスタＴｓｗの制御電極１０３には制御回路１００ｃから信号Ｓ１が供給されるが、元々はＰＷＭ回路１６０から供給されるＰＷＭ入力信号１６０ａ、ロジック回路１７０から出力されるＰＷＭ出力信号１７０ａと同じ信号である。なお、本発明にかかるスイッチングレギュレータにはパルス幅変調（ＰＷＭ（Pulse Width Modulation））のほかにパルス周波数変調（ＰＦＭ（Pulse Frequency Modulation））やパルス振幅変調（ＰＡＭ（Pulse Amplitude Modulation））などのいわゆるパルス駆動信号を適用することができる。

平滑回路１００ｂは、インダクタＬとキャパシタＣの直列接続体と第２のダイオード素子Ｄｓで構成される。インダクタＬのインダクタンスはたとえば６８ｍＨであり、キャパシタＣの容量はたとえば２２０μＦに選ばれている。この直列接続体は、出力端子１２０を介してスイッチングトランジスタＴｓｗと直列に接続され、電源電圧入力端子１１０と接地電位端子１３０との間に設けられる。第２のダイオード素子Ｄｓのカソードは、出力端子１２０に、そのアノードは、接地電位端子１３０にそれぞれ接続される。インダクタＬとキャパシタＣとの共通接続点は電源電圧出力端子１４０に接続され、電源電圧出力端子１４０には入力電源電圧ＶＩＮよりも低いたとえば１２Ｖの直流の出力電源電圧ＶＯＵＴが出力される。降圧型スイッチングレギュレータは入力電源電圧ＶＩＮよりも小さな出力電源電圧ＶＯＵＴを出力する。

集積回路部１００ａにおいて、検知トランジスタＴｃの第１主電極（コレクタ）１１１はノードＮ３に接続される。ノードＮ３と電源電圧Ｖｃｃとの間には抵抗Ｒが接続される。すなわち、検知トランジスタＴｃのコレクタ負荷として抵抗Ｒが用意されている。電源電圧Ｖｃｃの大きさは入力電源電圧ＶＩＮの大きさに比べてはるかに小さく、たとえば３．３Ｖ又は５Ｖである。抵抗Ｒはたとえばポリシリコンで形成され、その抵抗値はたとえば１００ＫΩ程度である。なお、検知トランジスタＴｃの負荷としては抵抗Ｒに直列又は並列にトランジスタやダイオードを接続してもよい。検知トランジスタＴｃの第２主電極（エミッタ）１１２は出力端子１２０に接続され、その制御電極（ベース）１１３は接地電位端子１３０すなわち接地電位ＧＮＤに接続されている。

通常、制御電極１１３（ベース）の電位は接地電位、すなわち０Ｖであるから、検知トランジスタＴｃはオフ状態に置かれている。検知トランジスタＴｃがオンするのは、第２主電極１１２、すなわち、出力端子１２０の電位がマイナス０．７Ｖ以下に置かれたときである。しかし、スイッチングレギュレータ１００Ａが正規に作動している場合は、出力端子１２０の電位がマイナス０．７Ｖ以下に置かれることはない。なぜならば、出力端子１２０と接地電位端子１３０との間には第２のダイオード素子Ｄｓが接続され、第２のダイオード素子Ｄｓの順方向立ち上がり電圧は第１のダイオード素子Ｄの順方向立ち上がり電圧０．７Ｖよりも低い０．２Ｖ〜０．３Ｖであり、出力端子１２０の電位がマイナス０．２〜０．３Ｖに置かれると検知トランジスタＴｃが作動するよりも先に第２のダイオード素子Ｄｓに電流が流れるからである。

ノイズマスク回路１５０は、ノードＮ３に出力される信号Ｓ３をフィルタリング又はマスキングするために用意される。出力端子１２０に、たとえばスパイク状のパルス幅の極めて小さなマイナスの静電気が到来すると、検知トランジスタＴｃがオンするために、ノードＮ３には信号Ｓ３が比較的短い時間内に現われる。こうした状態は、第２のダイオード素子Ｄｓがオープン状態、すなわち、ノードＮ３に信号Ｓ３が常時現れるのとは異なるために、両者の状態を区別しなければならない。ノイズマスク回路１５０はこうした状態を区別するために用意される。すなわち、信号Ｓ３が有するパルス幅が所定の時間の範囲内であるときは、後段のロジック回路１７０を制御しないようにしている。

ノイズマスク回路１５０を構成するに比較的簡便な回路構成は抵抗とキャパシタから成る積分回路を採用することである。抵抗とキャパシタの時定数を適宜設定すれば所定のパルス幅よりも小さなパルス信号成分は減衰させることができる。また、該積分回路とコンパレータを組み合わせ、該コンパレータの一方の入力端子に所定の基準電位を与え、他方の入力端子に上記積分回路から出力された信号を与えて、コンパレータの出力端子から出力された信号に基づきロジック回路１７０の回路動作を制御するようにしてもよい。また、ノイズマスク回路１５０は、たとえば、Ｄフリップフロップ、論理積回路、否定論理積回路、論理和回路、及び否定論理和回路等の少なくとも１つを含ませることができる。たとえば、Ｄフリップフロップを用いる場合には、Ｄフリップフロップに入力されるクロック信号の周期より短いノイズが出力された場合にノイズマスク回路１５０でマスクされノードＮ４には信号が現れないようにすることができる。いずれにしても、ノイズマスク回路１５０を用意する目的は、ノードＮ３に出力される信号Ｓ３の時間幅が所定の時間の範囲内であるときには、それらはノイズとみなして、後段の回路を制御しないようにするためである。

制御回路１００ｃは、ＰＷＭ回路１６０、ロジック回路１７０、及びレベルシフト回路１８０を備える。ＰＷＭ回路１６０は、たとえば周波数が２００ＫＨｚ〜１ＭＨｚのＰＷＭ入力信号１６０ａを生成する。ロジック回路１７０はたとえば論理積（ＡＮＤ）回路で構成される。ロジック回路１７０にはＰＷＭ入力信号１６０ａ及びノイズマスク信号としての信号Ｓ４が供給される。正常動作状態すなわち正規の動作状態では信号Ｓ４はハイレベルとなり、ＰＷＭ入力信号１６０ａと同じ信号がロジック回路１７０からＰＷＭ出力信号１７０ａとして出力される。したがって、正常動作状態、すなわち、ノイズマスク回路１５０が作動していないときには、ロジック回路１７０から供給されるＰＷＭ出力信号１７０ａはＰＷＭ入力信号１６０ａに等しい。レベルシフト回路１８０は、スイッチングトランジスタＴｓｗを駆動するに充分な電圧レベルに設定された信号Ｓ１、すなわちＰＷＭ駆動信号を生成するために用意される。

図１Ｂは集積回路部１００ａの外部に取り付けられた第２のダイオード素子Ｄｓ、すなわちショットキーバリアダイオードが何らかの原因により電気的にオープン状態に陥ったときの回路動作状態を模式的に示す。参照符号Ｘがオープン状態の箇所を示す。なお、説明の便宜上、参照符号Ｘは第２のダイオード素子Ｄｓのカソードがオープン状態であるものとしているが、アノードがオープン状態に陥ることもある。また、カソード及びアノードの両方がオープン状態に陥ることも起こり得る。

第２のダイオード素子Ｄｓが出力端子１２０と接地電位端子１３０との間の導電路から外れ電気的にオープン状態に陥ると、第１のダイオード素子Ｄが第２のダイオード素子の替わりの機能を果たす。すなわち、第１のダイオード素子Ｄがフライホイールダイオードとして作用する。第１のダイオード素子Ｄがシリコン系のＰＮ接合ダイオードであるので順方向立ち上がり電圧ＶＦは約０．７Ｖである。しかし、第１のダイオード素子Ｄと第２のダイオード素子Ｄｓの働きは全く同等というわけではない。これは、第１のダイオード素子Ｄはシリコン系のＰＮ接合ダイオードであるので順方向立ち上がり電圧ＶＦはショットキーバリア構造の第２のダイオード素子Ｄｓのそれよりも大きいことに起因する。第２のダイオード素子Ｄｓが正常に作動している間は、出力端子１２０の電位は接地電位端子１３０の電位ＧＮＤよりも第２のダイオード素子Ｄｓの順方向立ち上がり電圧以下に下がることはない。たとえば、第２のダイオード素子Ｄｓの順方向立ち上がり電圧が０．２Ｖとすると、出力端子１２０の電位はマイナス０．２Ｖ以下には下がらない。しかし、第２のダイオード素子Ｄｓがオープン状態になり、第１のダイオード素子Ｄが替わりに作動すると、出力端子１２０の電位はマイナス０．７Ｖに置かれる。出力端子１２０の電位がマイナス０．７Ｖになると半導体基板上に形成される各領域間に寄生トランジスタ効果が生じる。

出力端子１２０の電位がマイナス０．７Ｖに至ると、スイッチングトランジスタＴｓｗの第１主電極１０１、第２主電極１０２、及び接地電位端子１３０（ＧＮＤ）との間に形成されるＮＰＮ型の寄生トランジスタＴｐが作動する。寄生トランジスタＴｐが作動すると、寄生電流ｉｂ３が電源電圧入力端子１１０から寄生トランジスタＴｐの第１主電極と第２主電極との間の導電路すなわち、コレクタ・エミッタ間、及び出力端子１２０を介してインダクタＬに向かって寄生電流ｉｂ３が流れる。こうした寄生電流ｉｂ３は集積回路部１００ａ自体の発熱を加速する。これによって寄生トランジスタＴｐに流れる寄生電流ｉｂ３がさらに増加し、半導体集積回路装置１００Ｂの劣化又は破壊を加速することにつながる。

出力端子１２０の電位がマイナス０．７Ｖに至ると、検知トランジスタＴｃがオンする。検知トランジスタＴｃがオンすると、ノードＮ３の電位Ｖｎ３はノードＮ２の電位Ｖｎ２に等しくなる。すなわちＶｎ３＝−０．７Ｖとなる。

図１Ｂに用いるノイズマスク回路１５０は図１Ａに示したものとまったく同じである。したがってノイズマスク回路１５０は信号Ｓ３に応動する。すなわち、信号Ｓ３がハイレベルからローレベルに遷移したとき、ノイズマスク回路１５０が作動する。但し、信号Ｓ３のローレベルが所定の時間持続されたときに初めて、ノイズマスク回路１５０の出力すなわちノードＮ４に現れる信号Ｓ４の電位はローレベルに遷移するようにしている。信号Ｓ４は一度ローレベルに維持されるとその後はたとえばローレベルにラッチされる。すなわち、ノイズマスク回路１５０にはラッチ機能が含まれている。

ノイズマスク回路１５０の出力信号すなわち信号Ｓ４がローレベルに維持されると、ロジック回路１７０から出力されるＰＷＭ出力信号１７０ａはローレベルに維持される。ＰＷＭ出力信号１７０ａはＰＷＭ回路１６０から供給されるＰＷＭ入力信号１６０ａがロジック回路１７０を介して取り出されるものではあるが、信号Ｓ４がローレベルに置かれると、正規の動作時にはハイレベルとローレベルが交互に遷移するＰＷＭ出力信号１７０ａはローレベルのみに維持される。

ＰＷＭ出力信号１７０ａがローレベルに維持されると、レベルシフト回路１８０から出力される信号Ｓ１すなわちＰＷＭ駆動信号はラッチが解除されるまでの間、ローレベルに維持される。これによりスイッチングトランジスタＴｓｗはオフからオンにならないようにオフ状態が維持されたままとなる。なお、このときノードＮ２、すなわち出力端子１２０の電位は徐々に接地電位ＧＮＤに遷移されるので寄生トランジスタＴｐはオンからにオフに遷移する。これに伴い、寄生電流ｉｂ３の流れは遮断されるので、各回路素子が劣化や破壊するという不具合を排除することができる。

なお図１Ｂには説明の便宜上、制御回路１００ｃは、集積回路部１００ａとは別のものとして示したが、制御回路１００ｃは、集積回路部１００ａと同じ半導体基板上に作り込むことができる。

図２Ａは図１Ａに示したスイッチングレギュレータ１００Ａが正規に作動しているときの各ノードの信号を模式的に示す。信号Ｓ１はノードＮ１、すなわち、スイッチングトランジスタＴｓｗの制御電極１０３に供給されるＰＷＭ駆動信号を示す。信号Ｓ１は、時間ｔの経過と共にパルス幅が変化するいわゆるＰＷＭ信号ではあるが、作図の便宜上簡易に示している。信号Ｓ１は、図１Ａに示したＰＷＭ回路１６０からロジック回路１７０及びレベルシフト回路１８０を介してノードＮ１に供給される。

信号Ｓ２は、スイッチングトランジスタＴｓｗの第２主電極１０２、すなわち、ノードＮ２（出力端子１２０）に出力されるスイッチング信号を示す。信号Ｓ２は、信号Ｓ１すなわちＰＷＭ駆動信号とほぼ同じ信号ではあるが、ローレベルが０電位よりも低いマイナスの電位Ｖｎ２Ｌで示される信号として表される。これは出力端子１２０すなわちノードＮ２にインダクタＬが接続されているためであり、スイッチングトランジスタＴｓｗがオンからオフに切り替わっても、インダクタＬにエネルギーを供給するために第２のダイオード素子Ｄｓ（フライホイールダイオード）を介していわゆる回生電流ｉａ２がインダクタＬに流れ続けるためである。

信号Ｓ３は、ノードＮ３、すなわち、検知トランジスタＴｃの第１主電極１１１に出力される検知信号を示す。信号Ｓ３はいわば、第２のダイオード素子Ｄｓのオープン状態の有無を知らせる信号としての役目を有する。信号Ｓ３がハイレベルであるときは第２のダイオード素子Ｄｓは正常状態、すなわち、オープン状態ではないことを示す。もちろん第２のダイオード素子Ｄｓがオープン状態に陥ったときに信号Ｓ３がローレベルになるよう取り出してもよい。

信号Ｓ４は、ノードＮ４に取り出された、ノイズマスク信号を示す。ノイズマスク信号は、ノードＮ３から取り出される信号Ｓ３に応動し、信号Ｓ３がたとえばハイレベルのとき信号Ｓ４がハイレベルになるように設定されている。信号Ｓ３と信号Ｓ４において両者のハイレベルとローレベルの関係は随時設定することができる。たとえば、信号Ｓ３がハイレベルのときに信号Ｓ４はローレベルになるように設定してもよい。もちろんこの逆であってもかまわない。すなわち、信号Ｓ３がローレベルのときに信号Ｓ４はハイレベルになるように設定してもよい。

図２Ｂは、図１Ｂに示したスイッチングレギュレータ１００Ｂ、すなわち、第２のダイオード素子Ｄｓが電気的にオープン状態に陥ったときの各ノードに現れる各信号を模式的に示す。

信号Ｓ１はノードＮ１、すなわち、スイッチングトランジスタＴｓｗの制御電極１０３に供給されるＰＷＭ駆動信号を示す。ＰＷＭ駆動信号（信号Ｓ１）は、時間ｔの経過と共にパルス幅が変化するが、作図の便宜上簡易に示している。信号Ｓ１は、図１Ｂに示したＰＷＭ回路１６０からロジック回路１７０及びレベルシフト回路１８０を介してノードＮ１に供給される。

信号Ｓ１に着目すると、時刻ｔ１からｔ２まではハイレベルが出力され正規の作動状態を呈していることがわかる。時刻ｔ２以降はローレベルに固定されたままで正規のＰＷＭ駆動信号が出力されていない状態を示す。すなわち第２のダイオード素子Ｄｓが電気的にオープンに陥った状態を示す。

信号Ｓ２は、スイッチングトランジスタＴｓｗの第２主電極１０２、すなわち、ノードＮ２（出力端子１２０）に出力されるスイッチング信号を示す。該スイッチング信号は、ノードＮ１に表れる信号Ｓ１、すなわちＰＷＭ駆動信号とほぼ同じではあるが、時刻ｔ０から時刻ｔ１まではローレベルが０電位よりも低いマイナスの電位Ｖｎ２Ｌｂを呈し、時刻ｔ２以降はローレベルが０電位よりも低いマイナスの電位Ｖｎ２０Ｌを呈する。先ず、時刻ｔ０から時刻ｔ１までは第２のダイオード素子Ｄｓはオープンに陥っておらず、正常動作している。したがって、スイッチングトランジスタＴｓｗがオンからオフに切り替わったときにも、インダクタＬの性質上エネルギーを供給しなければならない。このエネルギーを供給するために第２のダイオード素子Ｄｓ（フライホイールダイオード）を介していわゆる回生電流ｉａ２がインダクタＬに流れる。これにより、時刻ｔ０から時刻ｔ１まではローレベルが０電位よりも低いマイナスの電位Ｖｎ２Ｌｂを呈する。電位Ｖｎ２Ｌｂは第２のダイオード素子Ｄｓのアノード・カソード間の順方向立ち上がり電圧で決まる。第２のダイオード素子Ｄｓの順方向の立ち上がり電圧がたとえば０．２Ｖとすると電位Ｖｎ２Ｌｂはほぼマイナス０．２Ｖを示す。

時刻ｔ２以降は第２のダイオード素子Ｄｓがオープン状態に陥っている状態、すなわち異常動作状態である。したがって、スイッチングトランジスタＴｓｗがオンからオフに切り替わったときには、時刻ｔ０〜ｔ１と同様にインダクタＬの性質上エネルギーを供給しなければならないので、第２のダイオード素子Ｄｓ（フライホイールダイオード）の替わりに第１のダイオード素子Ｄを介していわゆる回生電流ｉｂ２がインダクタＬに供給される。このため、時刻ｔ２以降はローレベルが０電位よりも低いマイナスの電位Ｖｎ２０Ｌを呈する。電位Ｖｎ２０Ｌは第１のダイオード素子Ｄのアノード・カソード間の順方向立ち上がり電圧によって決まり、その大きさはたとえばマイナス０．７Ｖとなり、第２のダイオード素子Ｄｓが作動しているときに比べると、０．５Ｖ程度小さくなる。なお、電位Ｖｎ２０Ｌは時刻ｔ４を過ぎると徐々に接地電位０Ｖに近づく。

信号Ｓ３は、ノードＮ３、すなわち、検知トランジスタＴｃの第１主電極１１１に出力される検知信号を示す。検知信号はいわば、第２のダイオード素子Ｄｓのオープン状態の有無を知らせる信号としての役目を有する。信号Ｓ３は時刻ｔ０〜ｔ２まではハイレベルを呈し、時刻ｔ２において、ハイレベルからローレベルに遷移する。時刻ｔ３が経過し、時刻ｔ４に達すると信号Ｓ３は再びハイレベルに遷移する。これは、出力端子１２０の電位が再び接地電位すなわち０Ｖに復帰したためであり、検知トランジスタＴｃがオフ状態に置かれたためである。

信号Ｓ４はノードＮ４に取り出されたノイズマスク信号を示す。信号Ｓ３がハイレベルのとき信号Ｓ４がハイレベルになるように設定されている。信号Ｓ３と信号Ｓ４との間において両者のレベル関係は随時設定することができる。たとえば、信号Ｓ３がハイレベルのときに信号Ｓ４はローレベルになるように設定してもよい。もちろんこの逆でもよい。すなわち、信号Ｓ３がローレベルのときに信号Ｓ４はハイレベルになるように設定してもよい。

なお信号Ｓ４は、時刻ｔ０から時刻ｔ２までは信号Ｓ３に応動する。すなわち、信号Ｓ３とＳ４は同じ挙動を示す。しかし、時刻ｔ２を経過し、時刻ｔ３及び時刻ｔ４では信号Ｓ３に応動していないことがわかる。検知トランジスタＴｃが時刻ｔ２においてオン状態に遷移するとき信号Ｓ３はハイレベルからローレベルに遷移する。検知トランジスタＴｃがオン状態に入ったということは、本来ならば第２のダイオード素子Ｄｓがオープン状態に陥ったことを示唆する。したがって、ノイズマスク回路１５０は検知トランジスタＴｃに応動し、直ちに動作状態を遷移させるべきである。しかし、信号Ｓ４（ノイズマスク信号）は依然として時刻ｔ２〜ｔ３までの間、ハイレベルを維持したままに置かれている。すなわち、検知トランジスタＴｃの動作とノイズマスク回路１５０との動作との間に所定の時間だけ動作状態が反転しない、すなわちタイムラグを持たせている。こうしたタイムラグを設ける理由は、第２のダイオード素子Ｄｓが真にオープン状態であるのか、それとも、擬似的なオープン状態のいずれであるかを的確に区別するためである。たとえば、パルス状のノイズ信号によって検知トランジスタＴｃがオンした場合には、その状態は擬似的なオープン状態を知らせる信号であると判断し、ノイズマスク回路１５０の制御を行わないようにしている。

信号Ｓ４を参照すると、時刻ｔ２とｔ３との間にノイズマスク時間ｔ２３を設けている。ノイズマスク時間ｔ２３の大きさは、たとえばＰＷＭ駆動信号の周波数により定める。又はスイッチングレギュレータに施される耐ノイズ対策やスイッチングレギュレータの実装状態、及びスイッチングレギュレータが使用される周囲の環境などを配慮して定める。ここで周囲の環境とはノイズが発生しやすい場所であるのか否かということである。こうしたことを考慮し一般的にノイズマスク時間ｔ２３は、たとえば、数ｎｓから数百ｍｓの間に選ばれる。しかしノイズマスク時間ｔ２３を大きくするにつれて第１のダイオード素子Ｄによって消費される電力も増加し集積回路部１００ａの発熱も増加するので好ましいことではない。したがって、ノイズマスク時間ｔ２３は集積回路部１００ａの消費電力も勘案して決めるとよい。

（第２の実施形態）
図３は本発明にかかるスイッチングレギュレータを半導体集積回路装置で構成した一例を模式的に表す。半導体集積回路装置３００は、スイッチングトランジスタＴｓｗ、検知トランジスタＴｃ、及び第１のダイオード素子Ｄが半導体集積回路装置で構成される。第２のダイオード素子Ｄｓ、すなわちショットキーバリアダイオードは半導体集積回路装置３００の外部に用意される。

半導体集積回路装置３００の共通の基板としてＰ型の半導体基板５０が用意され、半導体基板の一主面５２にはＮ型の埋め込み層５４、５６、及び５８が選択的に形成される。これらの埋め込み層は例えばバイポーラトランジスタのコレクタ・エミッタ間に介在される抵抗成分を小さくするために用意される。埋め込み層はＭＯＳトランジスタを構成するには必須の構成要件ではないが本発明においては、バイポーラトランジスタがいつでも形成できるようにしておくためにも埋め込み層をあらかじめ用意している。

半導体基板５０の一主面５２上、及び埋め込み層５４、５６、及び５８上には、Ｎ型のエピタキシャル層６０が形成される。エピタキシャル層６０はＰ型分離領域６２によって島状領域６４、６６、及び６８の３つの島状領域に分離されている。島状領域６４にはスイッチングトランジスタＴｓｗが、島状領域６６には第１のダイオード素子Ｄが、島状領域６８には検知トランジスタＴｃがそれぞれ形成される。なお、エピタキシャル層６０を設けずに、Ｎ型ウエル又はＰ型ウエル内にこれとは同導電型又は異なる導電型の各種領域を形成してもよい。本書ではエピタキシャル層及びウエルを半導体領域として総称する。

スイッチングトランジスタＴｓｗが形成される島状領域６４の所定の位置には第１のＰ型領域７２が形成され、第１のＰ型領域７２の中には第１のＮ型領域７４が形成される。第１のＰ型領域７２及び第１のＮ型領域７４の一部には各別に電極１２０ａ及び１０２ａが各別に被着され、これら電極１２０ａと１０２ａは共通接続され、ノードＮ２すなわち出力端子１２０に接続される。第２のＮ型領域７６は島状領域６４内に第１のＰ型領域７２をはさみ第１のＮ型領域７４と対向しかつ同じ深さで形成される。

島状領域６４に形成されるスイッチングトランジスタＴｓｗは、一般的によく知られたＬＤ（Lateral Double Diffused）ＭＯＳトランジスタ構造をなす。第１のＮ型領域７４はスイッチングトランジスタＴｓｗのソースに、第２のＮ型領域７６はそのドレインにそれぞれ相当する。第２のＮ型領域７６には電極１０１ａが被着される。電極１０１ａは図１に示すスイッチングトランジスタＴｓｗの第１主電極１０１に相当する。第１のＮ型領域７４と第２のＮ型領域７６との間の第１のＰ型領域７２はスイッチングトランジスタＴｓｗのチャンネル領域に相当する。第１のＰ型領域７２の上にはゲート酸化膜７８が形成され、ゲート酸化膜７８上には制御電極１０３ａが形成される。制御電極１０３ａは図１に示すスイッチングトランジスタＴｓｗの制御電極１０３に相当する。なお、島状領域６４にはＬＤＭＯＳトランジスタではなく、他の種類のトランジスタたとえば一般的なＭＯＳトランジスタやＩＧＢＴなどを形成してもよい。

島状領域６６は第１のダイオード素子Ｄの形成領域として用意される。すなわち、島状領域６６には第２のＰ型領域８２及び第３のＮ型領域８４が形成される。第２のＰ型領域８２は第１のＰ型領域７２と同時にかつ同じ深さで形成される。第３のＮ型領域８４は第１、第２のＮ型領域７４、７６と同時に形成される。第２のＰ型領域８２及び第３のＮ型領域８４は第１のダイオード素子Ｄのそれぞれアノード及びカソードに相当する。第２のＰ型領域８２の一部には電極８６が被着され、電極８６は接地電位ＧＮＤ、すなわち、接地電位端子１３０に接続される。第３のＮ型領域８４の一部には電極８８が被着され、電極８８は図１Ａに示されたノードＮ２、すなわち出力端子１２０に接続される。

島状領域６８は検知トランジスタＴｃの形成領域として用意される。図３には検知トランジスタＴｃの第１主電極１１１すなわちコレクタに相当する第４のＮ型領域９２のみを形成し、第２主電極１１２及び制御電極１１３は既存の領域を利用している。すなわち、第２主電極１１２及び制御電極１１３はそれぞれ、第１のダイオード素子Ｄを形成するための第３のＮ型領域８４及び半導体基板５０をそれぞれ利用している。第４のＮ型領域９２には電極１１１ａが被着される。電極１１１ａは検知トランジスタＴｃの第１主電極（コレクタ）１１１に相当する。

島状領域６８に検知トランジスタＴｃの第１主電極すなわちコレクタのみを形成する構成は、検知トランジスタＴｃの第２主電極（エミッタ）１１２は第１のダイオード素子Ｄのカソードと兼用させることになるので検知トランジスタＴｃが半導体基板５０に占める面積を小さくすることができる。もちろん、検知トランジスタＴｃは、こうした他の領域を利用するのではなく、島状領域６８に検知トランジスタＴｃのすべての電極、すなわち、第１主電極（コレクタ）はもちろんのこと、第２主電極（エミッタ）及び制御電極（ベース）を形成するようにしてもよい。なお、エピタキシャル層（半導体領域）６０の一主面６０ａ上にはたとえばシリコン酸化膜などの絶縁膜９４が形成されている。

検知トランジスタＴｃの第２主電極１１２と第１のダイオード素子Ｄのカソードとを兼用させる場合、第３のＮ型領域８４と第４のＮ型領域９２とをできるだけ隣接させて設けるとよい。これによって、検知トランジスタＴｃのトランジスタ特性は高められ、通常のトランジスタとほぼ同等のトランジスタ動作を得ることができる。

以上の構成により降圧スイッチングレギュレータの平滑回路１００ｂに用いる第２のダイオード素子Ｄｓ（ショットキーバリアダイオード）のオープン状態を検知することができる集積回路部１００ａを同一半導体基板上に構成することができる。

本発明は平滑回路を構成するフライホイールダイオードが何らかの原因でオープン状態に陥ったときに、そのオープン状態を検知する検知トランジスタによって、スイッチングトランジスタ又はそれを含む半導体集積回路装置の劣化や破壊を防止することができるスイッチングレギュレータ及びそれ備えた半導体集積回路装置を提供することができるのでその産業上の利用可能性は極めて高い。

５０ 半導体基板
５２ 半導体基板の一主面
５４、５６、５８ 埋め込み層
６０ エピタキシャル層（半導体領域）
６２ Ｐ型分離領域
６４、６６、６８ 島状領域
７２ 第１のＰ型領域
７４ 第１のＮ型領域
７６ 第２のＮ型領域
７８ ゲート酸化膜
８２ 第２のＰ型領域
８４ 第３のＮ型領域
８６、８８、１０１ａ、１１１ａ、１０２ａ、１２０ａ 電極
９２ 第４のＮ型領域
９４ 絶縁膜
１００Ａ、１００Ｂ スイッチングレギュレータ
１００ａ 集積回路部
１００ｂ 平滑回路
１００ｃ 制御回路
１０１、１１１ 第１主電極
１０２、１１２ 第２主電極
１０３、１０３ａ、１１３ 制御電極
１１０ 電源電圧入力端子
１２０ 出力端子
１３０ 接地電位端子
１４０ 電源電圧出力端子
１５０ ノイズマスク回路
１６０ ＰＷＭ回路
１６０ａ ＰＷＭ入力信号
１６２ 帰還電圧
１７０ ロジック回路
１７０ａ ＰＷＭ出力信号
１８０ レベルシフト回路
３００ 半導体集積回路装置
Ｃ キャパシタ
Ｄ 第１のダイオード素子
Ｄｓ 第２のダイオード素子（ショットキーバリアダイオード）
Ｌ インダクタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
Ｒ 抵抗
Ｓ１、Ｓ２、Ｓ３、Ｓ４ 信号
Ｔｓｗ スイッチングトランジスタ
Ｔｃ 検知トランジスタ
Ｔｐ 寄生トランジスタ

Claims (16)

1. 第１主電極、第２主電極、及び制御電極を有し該制御電極に入力されるパルス駆動信号に応動してオン、オフ動作するスイッチングトランジスタと、
   前記スイッチングトランジスタの第１主電極が接続される電源電圧入力端子と、
   前記スイッチングトランジスタの第２主電極が接続される出力端子と、
   前記出力端子に一端が接続されるインダクタと、
   前記インダクタの他端に一端が接続され、他端が接地電位端子に接続されるキャパシタと、
   前記インダクタの他端と前記キャパシタの一端との共通接続点に接続される電源電圧出力端子と、
   前記出力端子にカソードが接続され、前記接地電位端子にアノードが接続される第１のダイオード素子と、
   前記出力端子にカソードが接続され、前記接地電位端子にアノードが接続され、前記第１のダイオード素子と並列に接続される第２のダイオード素子と、
   検知信号が取り出される第１主電極、前記出力端子に接続される第２主電極、及び前記接地電位端子に接続される制御電極とを有する検知トランジスタと、
   を備え、
   前記検知トランジスタは、前記接地電位端子と前記出力端子との間の電位差が、前記第１のダイオード素子のアノード・カソード間の順方向立ち上がり電圧になったときにオンして前記スイッチングトランジスタの動作をオフさせるものであり、
   前記第１のダイオード素子はＰＮ接合ダイオードであり、前記第２のダイオード素子はショットキーバリアダイオードであり、
   前記第１のダイオード素子の順方向立ち上がり電圧は、前記第２のダイオード素子のそれよりも大きい、
   ことを特徴とする降圧型スイッチングレギュレータ。
2. 前記パルス駆動信号はＰＷＭ又はＰＦＭ又はＰＡＭよりなる信号である請求項１に記載の降圧型スイッチングレギュレータ。
3. 前記検知トランジスタがオフからオンに遷移するのは、前記第２のダイオード素子が前記出力端子と前記接地電位端子との間の導電路から外れて電気的にオープン状態に陥ったときである請求項１に記載の降圧型スイッチングレギュレータ。
4. 前記検知トランジスタはバイポーラＮＰＮ型トランジスタであり、前記第１主電極、前記第２主電極、及び前記制御電極はそれぞれコレクタ、エミッタ、及びベースである請求項１に記載の降圧型スイッチングレギュレータ。
5. 前記検知トランジスタの前記コレクタは抵抗を介して前記電源電圧入力端子とは別の電源電圧端子に接続される請求項４に記載の降圧型スイッチングレギュレータ。
6. 前記検知トランジスタのコレクタにはノイズマスク回路が接続され、該ノイズマスク回路は前記検知トランジスタの前記コレクタから取り出される検知信号に応動し、前記ノイズマスク回路の出力から取り出される信号に基づき前記スイッチングトランジスタのオン動作をオフ動作に遷移させる請求項５に記載の降圧型スイッチングレギュレータ。
7. 前記検知トランジスタがオフからオンに遷移した後、前記ノイズマスク回路の回路動作が切り替わるまでに所定の時間が設けられている請求項６に記載の降圧型スイッチングレギュレータ。
8. 前記ノイズマスク回路は、前記所定の時間を設けるための手段として、積分回路、Ｄフリップフロップ、論理積回路、否定論理積回路、論理和回路、及び否定論理和回路の少なくとも１つを含む請求項７に記載の降圧型スイッチングレギュレータ。
9. 前記降圧型スイッチングレギュレータはさらにロジック回路を備え、該ロジック回路の第１の入力端子にはパルス入力信号が、前記ロジック回路の第２の入力端子には、前記ノイズマスク回路から取り出されたノイズマスク信号が入力され、該ノイズマスク信号が所定のレベルから他の所定のレベルに遷移したとき、前記スイッチングトランジスタの前記制御電極に供給される前記パルス駆動信号の供給が遮断される請求項６〜請求項８のいずれか１項に記載の降圧型スイッチングレギュレータ。
10. 第１主電極、第２主電極、及び制御電極が半導体基板上に作り込まれ、前記第１主電極に所定の直流電源電圧が、前記制御電極にパルス駆動信号が、各別に供給されるスイッチングトランジスタと、
    前記スイッチングトランジスタの第２主電極が接続される出力端子と、
    前記出力端子にカソードが接続され、接地電位端子にアノードが接続され、前記スイッチングトランジスタと共に前記半導体基板上に作り込まれた第１のダイオード素子と、
    前記半導体基板上に作りこまれ検知信号が取り出される第１主電極、前記出力端子に接続される第２主電極、及び前記接地電位端子に接続される制御電極とを有する検知トランジスタと、
    を備える半導体集積回路装置であって、
    前記半導体集積回路装置は、前記出力端子にカソードを接続して前記接地電位端子にアノードを接続するように第２のダイオード素子を外部接続して用いられるものであり、
    前記検知トランジスタは、前記接地電位と前記出力端子に供給される電位との電位差が前記第１のダイオード素子のアノード・カソード間の順方向立ち上がり電圧になったときにオンし、前記スイッチングトランジスタの動作をオフさせるものであり、
    前記第１のダイオード素子はＰＮ接合ダイオードであり、前記第２のダイオード素子はショットキーバリアダイオードであり、
    前記第１のダイオード素子の順方向立ち上がり電圧は、前記第２のダイオード素子のそれよりも大きい、
    ことを特徴とする半導体集積回路装置。
11. 前記スイッチングトランジスタは、Ｎチャンネル型のＭＯＳトランジスタである請求項１０に記載の半導体集積回路装置。
12. 前記検知トランジスタはバイポーラＮＰＮ型トランジスタであり、前記第１主電極、第２主電極、及び制御電極はそれぞれコレクタ、エミッタ、及びベースである請求項１０に記載の半導体集積回路装置。
13. 前記検知トランジスタの前記エミッタ及びベースは、それぞれ前記第１のダイオード素子のカソード及びＰ型の前記半導体基板を利用して形成される請求項１２に記載の半導体集積回路装置。
14. 第１導電型の半導体基板と、該第１導電型の半導体基板の一主面上に形成される第２導電型の半導体領域と、前記スイッチングトランジスタを形成するために前記第２導電型の半導体領域内に設けられる第１の島状領域と、前記第１のダイオード素子を形成するために前記半導体領域内に設けられる第２の島状領域と、前記検知トランジスタを形成するために前記半導体領域内に設けられる第３の島状領域を備える請求項１０に記載の半導体集積回路装置。
15. 前記第１の島状領域に形成される前記スイッチングトランジスタはＬＤＭＯＳトランジスタである請求項１４に記載の半導体集積回路装置。
16. 前記第２の島状領域と前記第３の島状領域は相隣接して前記半導体領域内に設けられる請求項１４に記載の半導体集積回路装置。

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