JP3676179B2 - 電源回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、電源回路に関し、スイッチングレギュレータ方式で直流電圧を生成する、電源回路に関する。
【０００２】
【従来の技術】
従来のこの種の電源回路では、負荷に供給する直流電圧を一定に保つために、負荷に接続された所定端子の電圧と基準電圧との差分をオペアンプによって求め、この差分が０ＶとなるようにＰＷＭ制御回路によってスイッチング素子のオン／オフを制御していた。
【０００３】
【発明が解決しようとする課題】
しかし、何らかのトラブルによって負荷が開放されると、上記の所定端子の電圧が降下し、基準電圧との差分が大きくなる。すると、ＰＷＭ制御回路は、直流電圧を上昇させるようにＰＷＭ信号を発生する。この結果、過大な直流電圧が生成され、スイッチング素子を含む各種の素子が破壊されるおそれがあった。
【０００４】
それゆえに、この発明の主たる目的は、直流電圧の上昇による素子の破壊を防止することができる、電源回路を提供することである。
【０００５】
【課題を解決するための手段】
この発明は、スイッチング素子のオン／オフによって第１直流電圧を交流電圧に変換する第１変換手段、整流および平滑によって交流電圧を第２直流電圧に変換する第２変換手段、第２直流電圧が印加される第１出力端子、負荷を介して第１出力端子と接続される第２出力端子、第２出力端子と基準電位面との間に設けられる第１抵抗素子、一方端子が第１抵抗素子の負荷側端子に接続される第２抵抗素子、第１出力端子と第２抵抗素子の他方端子との間に設けられるかつ第２直流電圧が第１所定値を超えたときに導通するツェナーダイオード、第２抵抗素子の他方端子の印加電圧に応じてスイッチング素子のオン／オフ比を制御する制御手段、および第２出力端子の印加電圧が第２所定値を下回ったとき前記スイッチング素子のオン／オフを強制的に中断する中断手段を備え、制御手段の応答速度は中断手段の応答速度よりも早いことを特徴とする電源回路である。
【０００６】
【作用】
第１直流電圧はスイッチング素子のオン／オフによって交流電圧に変換され、変換された交流電圧は整流および平滑によって第２直流電圧に変換される。変換された第２直流電圧は、第１出力端子に印可される。第１出力端子には負荷を介して第２出力端子が接続され、第２出力端子と基準電位面との間には第１抵抗素子が設けられる。第２抵抗素子の一方端子は第１抵抗素子の負荷側端子に接続され、第２抵抗素子の他方端子と第１出力端子との間にはツェナーダイオードが設けられる。このツェナーダイオードは、第２直流電圧が第１所定値を超えたときに導通する。制御手段は、第２抵抗素子の他方端の印加電圧に応じてスイッチング素子のオン／オフ比を制御する。一方、中断手段は、第２出力端子の印加電圧が第２所定値を下回ったときスイッチング素子のオン／オフを強制的に中断する。
【０００７】
負荷が第１出力端子および第２出力端子と適切に接続されている場合、ツェナーダイオードは非導通状態となる。このとき、第２抵抗素子の他方端子の印加電圧は第１抵抗素子の負荷側端子の印加電圧とほぼ同様の値を示し、制御手段はこのような印加電圧に基づいてスイッチング素子のオン／オフ比を制御する。これによって、第２直流電圧の値が安定する。
【０００８】
負荷が開放されると、第２抵抗素子の他方端子の印加電圧は、基準電位近くまで低下する。このとき、制御手段は、第２直流電圧が低下したとみなして、第２直流電圧が上昇するようにスイッチング素子を制御する。これによって第２直流電圧が第１所定値を超えると、ツェナーダイオードが導通し、第２抵抗素子の他方端子の印加電圧が上昇する。中断手段の応答速度よりも早い応答速度を有する制御手段は、上昇した印加電圧に応じてスイッチング素子を制御し、この結果、第２直流電圧が安定する。第２出力端子の印加電圧が第２所定値を下回ると、スイッチング素子のオン／オフが中断手段によって強制的に中断される。
【０００９】
【発明の効果】
この発明によれば、第２直流電圧が上昇すると、ツェナーダイオードが導通し、これによって第２抵抗素子の他方端子の印加電圧も上昇する。すると、制御手段が第２抵抗素子の印加電圧に応じて第２直流電圧を制御する。このため、負荷の開放から中断手段が動作するまでの間に整流素子や平滑素子の破壊を防止することができる。また、第２出力端子の印加電圧が第２所定値を下回ると、中断手段がスイッチング素子のオン／オフを強制的に中断する。このため、給電を速やかに停止させることができる。
【００１０】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１１】
【実施例】
図１を参照して、この実施例の電源回路１０は、インダクタンスＬ１を含む。インダクタンスＬ１の一方端子は、マイナス端子が基準電位面と接続された直流電源Ｖ１のプラス端子と接続される。インダクタンスＬ１の他方端子は、エミッタ接地されたトランジスタＴ１のコレクタならびにダイオードＤ１のアノードと接続される。ダイオードＤ１のカソードは、他方端子が基準電位面と接続されたキャパシタＣ１の一方端子，ツェナーダイオードＺＤ１のカソードおよび出力端子Ｓ１と接続される。
【００１２】
出力端子Ｓ１は発光ダイオードＬＥＤ１のアノードと接続され、出力端子Ｓ２は発光ダイオードＬＥＤ６のカソードと接続される。発光ダイオードＬＥＤ１およびＬＥＤ６の間には図示しない４個の発光ダイオードＬＥＤ２〜５が存在し、これら６個の発光ダイオードＬＥＤ１〜ＬＥＤ６は直列接続される。このような発光ダイオードＬＥＤ１〜ＬＥＤ６が負荷を形成する。出力端子Ｓ２は、コンパレータ２２のマイナス入力端子と直接的に接続されるとともに、抵抗Ｒ３およびＲ１を介して基準電位面と接続される。ツェナーダイオードＺＤ１のアノードは、オペアンプ２４のマイナス入力端子に直接的に接続されるとともに、抵抗Ｒ２を介して抵抗Ｒ３およびＲ１の接続点に接続される。なお、抵抗Ｒ１，Ｒ２およびＲ３の抵抗値はそれぞれ１００Ω，１ＫΩおよび３３Ωであり、ツェナーダイオードＺＤ１の耐電圧ＶDZ（ツェナー電圧）は２７Ｖである。また、発光ダイオードＬＥＤ１〜ＬＥＤ６の合計の降下電圧は２０Ｖである。
【００１３】
オペアンプ２４のプラス入力端子には、基準電圧Ｖ２（１．５Ｖ）が印加される。オペアンプ２４は、マイナス端子の印加電圧と基準電圧Ｖ２との間の差分を求め、差分信号をＰＷＭ制御回路１２に与える。ＰＷＭ制御回路１２は、オペアンプ２４から出力された差分信号によりＰＷＭ信号のパルス幅を調整する。
【００１４】
基準電圧Ｖ２は、コンパレータ２２のプラス入力端子にも印加される。コンパレータ２２はマイナス端子の印加電圧を基準電圧Ｖ２と比較し、印加電圧＞Ｖ２のときローレベル信号を、印加電圧≦Ｖ２のときハイレベル信号をそれぞれ出力する。コンパレータ２２の出力端子はインバータ２０の入力端子と接続され、インバータ２０の出力端子はトランジスタＴ２のベースと接続される。トランジスタＴ２のエミッタは基準電位面と接続され、コレクタは定電流源１８およびＲＳ−ＦＦ回路１４のＳ端子と接続される。ＲＳ−ＦＦ回路１４は、Ｓ端子の印加電圧がローレベルのとき（所定閾値を下回るとき）ハイレベル信号をＱ端子から出力し、Ｓ端子の印加電圧がハイレベルとなると（所定閾値以上となると）ローレベル信号をＱ端子から出力する。
【００１５】
ＡＮＤゲート１６は、ＲＳ−ＦＦ回路１４のＱ端子出力に応じてゲートを開閉する。つまり、Ｑ端子出力がハイレベルであればゲートを開き、ＰＷＭ制御回路１２から出力されたＰＷＭ信号をそのままトランジスタＴ１のベースに与える。これに対して、Ｑ端子出力がローレベルであればゲートを閉じ、この結果、トランジスタＴ１のベース入力は常にローレベルとなる。
【００１６】
トランジスタＴ１は、ベース入力がハイレベルのときにオン状態となり、ベース入力がローレベルのときにオフ状態となる。ＰＷＭ信号がベースに与えられたときは、このＰＷＭ信号に応答してトランジスタＴ１が繰り返しオン／オフされる。これによって直流電源Ｖ１の電源電圧が交流電圧に変換され、変換された交流電圧は、ダイオードＤ１による整流処理およびキャパシタＣ１による平滑処理によって直流電圧に戻される。ここで、キャパシタＣ１の端子電圧つまり負荷電圧はトランジスタＴ１のオン／オフ比に依存し、オン期間が長いほど電圧値が高くなり、オン期間が短いほど電圧値が低くなる。このようにインダクタンスＬ１を設けかつトランジスタＴ１をオン／オフすることによって負荷電圧を制御する方式は、昇圧型スイッチングレギュレータ方式と呼ばれる。
【００１７】
発光ダイオードＬＥＤ１〜ＬＥＤ６を流れる直流電流Ｉ0（負荷電流）が１５ｍＡのとき、コンパレータ２２のマイナス入力端子には約２．０Ｖの電圧が印加される。この印加電圧は基準電圧Ｖ２（＝１．５Ｖ）よりも大きいため、コンパレータ２２の出力はローレベルとなり、インバータ２０の出力はハイレベルとなる。これによってトランジスタＴ２はオン状態となり、ＲＳ−ＦＦ回路１４のＳ端子にはローレベル信号が入力される。このときＱ端子からはハイレベル信号が出力され、これによってＡＮＤゲート１６が開かれる。一方、入力インピーダンスが高いオペアンプ２４のマイナス入力端子には、抵抗Ｒ１の端子電圧とほぼ同じ１．５Ｖの電圧が印可される。このため、オペアンプ２４の出力レベルはほぼ一定となり、ＰＷＭ制御回路１２は現時点のパルス幅を維持する。ＰＷＭ制御回路１２から出力されたＰＷＭ信号は、ＡＮＤゲート１６を経てトランジスタＴ１のベースに与えられ、これによって、出力端子Ｓ１の印加電圧つまり負荷電圧は２２Ｖ程度で安定する。
【００１８】
発光ダイオードＬＥＤ１〜ＬＥＤ６のいずれかが断線し、出力端子Ｓ１およびＳ２が開放された場合（負荷が開放された場合）、抵抗Ｒ１の端子電圧は０Ｖ近くまで低下する。すると、オペアンプ２４の出力レベル（差分信号レベル）は上昇し、これに応じて、パルス幅が拡大されたＰＷＭ信号がＰＷＭ制御回路１２から出力される。一方、入力インピーダンスの高いコンパレータ２２のマイナス入力端子の印加電圧も０ボルト近くまで低下し、トランジスタＴ２がオン状態からオフ状態に移行するが、ＲＳ−ＦＦ回路１４のＳ端子の印加電圧が所定閾値を超えるまでには時間がかかる。この結果、負荷が開放されてからＱ端子出力がハイレベルからローレベルに変化するまでの間、パルス幅が拡大されたＰＷＭ信号がトランジスタＴ１のベースに印加される。これによって、出力端子Ｓ１の印加電圧が２２Ｖから急激に上昇を開始する。
【００１９】
この急激な上昇によって出力端子Ｓ１の印加電圧がツェナーダイオードＺＤ１の耐電圧ＶDZ（＝２７Ｖ）を超えると、ツェナーダイオードＺＤ１が導通する。ツェナーダイオードＺＤ１の導通電流ＩDZは抵抗Ｒ２およびＲ１を介して基準電位面に流れ込み、オペアンプ２４のマイナス端子には（Ｒ２＋Ｒ１）・ＩDZの電圧が印加される。オペアンプ２４は、この印加電圧と１．５Ｖの基準電圧との差分信号をＰＷＭ制御回路１２に与える。ＰＷＭ制御回路１２は、与えられた差分信号のレベルが０Ｖとなるように、つまり（Ｒ２＋Ｒ１）・ＩDZ＝１．５Ｖとなるように、ＰＷＭ信号のパルス幅を制御する。この結果、出力端子Ｓ１の端子電圧は、２８．５Ｖ（＝ＶDZ＋１．５Ｖ）で安定する。
【００２０】
一方、ＲＳ−ＦＦ回路１４のＳ端子の印加電圧が閾値を越え、Ｑ端子出力がハイレベルからローレベルに変化すると、ＡＮＤゲート１６が閉じられる。これによってトランジスタＴ１はオフ状態に移行し、出力端子Ｓ１の印加電圧は常に０Ｖとなる。つまり、負荷に対する給電が停止される。なお、抵抗Ｒ１およびＲ２の抵抗比は１：１０であるため、オペアンプ２４のマイナス入力端子の印加電圧が１．５Ｖに落ち着いたとき、抵抗Ｒ１の端子電圧は０．１４Ｖ程度の値をとる。つまり、抵抗Ｒ１の端子電圧は、基準電圧Ｖ２（＝１．５Ｖ）よりもかなり小さな値を示す。このため、ＡＮＤゲート１６は閉状態を維持し続ける。
【００２１】
この実施例によれば、負荷が開放されると、抵抗Ｒ２の他方端子の印加電圧が基準電位近くまで低下する。このとき、ＰＷＭ制御回路１２は、出力端子Ｓ２の端子電圧が低下したとみなして、この端子電圧が上昇するようにトランジスタＴ１を制御する。これによって出力端子Ｓ１の端子電圧が２７Ｖを超えると、ツェナーダイオードＺＤ１が導通し、抵抗Ｒ２の他方端子の印加電圧が上昇する。ＰＷＭ制御回路１２は、上昇した印加電圧に応じてトランジスタＴ１のオン／オフ比を制御し、この結果、出力端子Ｓ１の印加電圧が安定する。一方、出力端子Ｓ２の印加電圧は、負荷の開放によって基準電圧Ｖ２を下回る。すると、トランジスタＴ１のオン／オフがＲＳ−ＦＦ回路１４によって強制的に中断される。
【００２２】
ここで、ＰＷＭ制御回路１２の応答速度はＲＳ−ＦＦ回路１４の応答速度よりも速い。このため、負荷が開放されてからトランジスタＴ１のオン／オフが強制的に中断されるまでの間に、ダイオードＤ１やキャパシタＣ１が過電圧によって破壊されることはない。
【００２３】
なお、この実施例では、オペアンプ２４のプラス入力端子に印加する基準電圧Ｖ２をコンパレータ２２のプラス入力端子にも印加しているため、コンパレータ２２のマイナス入力端子には基準電圧Ｖ２よりも高い電圧を入力する必要があり、このような理由から抵抗Ｒ３を設けている。換言すれば、コンパレータ２２のプラス入力端子に基準電圧Ｖ２よりも小さい電圧（たとえば１Ｖ）を印可するようにしたときは、抵抗Ｒ３は不要となる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す回路図である。
【符号の説明】
１０…電源回路
１２…ＰＷＭ制御回路
１４…ＲＳ−ＦＦ回路
１６…ＡＮＤゲート
１８…定電流源
２０…インバータ
２２…コンパレータ
２４…オペアンプ
【産業上の利用分野】
この発明は、電源回路に関し、スイッチングレギュレータ方式で直流電圧を生成する、電源回路に関する。
【０００２】
【従来の技術】
従来のこの種の電源回路では、負荷に供給する直流電圧を一定に保つために、負荷に接続された所定端子の電圧と基準電圧との差分をオペアンプによって求め、この差分が０ＶとなるようにＰＷＭ制御回路によってスイッチング素子のオン／オフを制御していた。
【０００３】
【発明が解決しようとする課題】
しかし、何らかのトラブルによって負荷が開放されると、上記の所定端子の電圧が降下し、基準電圧との差分が大きくなる。すると、ＰＷＭ制御回路は、直流電圧を上昇させるようにＰＷＭ信号を発生する。この結果、過大な直流電圧が生成され、スイッチング素子を含む各種の素子が破壊されるおそれがあった。
【０００４】
それゆえに、この発明の主たる目的は、直流電圧の上昇による素子の破壊を防止することができる、電源回路を提供することである。
【０００５】
【課題を解決するための手段】
この発明は、スイッチング素子のオン／オフによって第１直流電圧を交流電圧に変換する第１変換手段、整流および平滑によって交流電圧を第２直流電圧に変換する第２変換手段、第２直流電圧が印加される第１出力端子、負荷を介して第１出力端子と接続される第２出力端子、第２出力端子と基準電位面との間に設けられる第１抵抗素子、一方端子が第１抵抗素子の負荷側端子に接続される第２抵抗素子、第１出力端子と第２抵抗素子の他方端子との間に設けられるかつ第２直流電圧が第１所定値を超えたときに導通するツェナーダイオード、第２抵抗素子の他方端子の印加電圧に応じてスイッチング素子のオン／オフ比を制御する制御手段、および第２出力端子の印加電圧が第２所定値を下回ったとき前記スイッチング素子のオン／オフを強制的に中断する中断手段を備え、制御手段の応答速度は中断手段の応答速度よりも早いことを特徴とする電源回路である。
【０００６】
【作用】
第１直流電圧はスイッチング素子のオン／オフによって交流電圧に変換され、変換された交流電圧は整流および平滑によって第２直流電圧に変換される。変換された第２直流電圧は、第１出力端子に印可される。第１出力端子には負荷を介して第２出力端子が接続され、第２出力端子と基準電位面との間には第１抵抗素子が設けられる。第２抵抗素子の一方端子は第１抵抗素子の負荷側端子に接続され、第２抵抗素子の他方端子と第１出力端子との間にはツェナーダイオードが設けられる。このツェナーダイオードは、第２直流電圧が第１所定値を超えたときに導通する。制御手段は、第２抵抗素子の他方端の印加電圧に応じてスイッチング素子のオン／オフ比を制御する。一方、中断手段は、第２出力端子の印加電圧が第２所定値を下回ったときスイッチング素子のオン／オフを強制的に中断する。
【０００７】
負荷が第１出力端子および第２出力端子と適切に接続されている場合、ツェナーダイオードは非導通状態となる。このとき、第２抵抗素子の他方端子の印加電圧は第１抵抗素子の負荷側端子の印加電圧とほぼ同様の値を示し、制御手段はこのような印加電圧に基づいてスイッチング素子のオン／オフ比を制御する。これによって、第２直流電圧の値が安定する。
【０００８】
負荷が開放されると、第２抵抗素子の他方端子の印加電圧は、基準電位近くまで低下する。このとき、制御手段は、第２直流電圧が低下したとみなして、第２直流電圧が上昇するようにスイッチング素子を制御する。これによって第２直流電圧が第１所定値を超えると、ツェナーダイオードが導通し、第２抵抗素子の他方端子の印加電圧が上昇する。中断手段の応答速度よりも早い応答速度を有する制御手段は、上昇した印加電圧に応じてスイッチング素子を制御し、この結果、第２直流電圧が安定する。第２出力端子の印加電圧が第２所定値を下回ると、スイッチング素子のオン／オフが中断手段によって強制的に中断される。
【０００９】
【発明の効果】
この発明によれば、第２直流電圧が上昇すると、ツェナーダイオードが導通し、これによって第２抵抗素子の他方端子の印加電圧も上昇する。すると、制御手段が第２抵抗素子の印加電圧に応じて第２直流電圧を制御する。このため、負荷の開放から中断手段が動作するまでの間に整流素子や平滑素子の破壊を防止することができる。また、第２出力端子の印加電圧が第２所定値を下回ると、中断手段がスイッチング素子のオン／オフを強制的に中断する。このため、給電を速やかに停止させることができる。
【００１０】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１１】
【実施例】
図１を参照して、この実施例の電源回路１０は、インダクタンスＬ１を含む。インダクタンスＬ１の一方端子は、マイナス端子が基準電位面と接続された直流電源Ｖ１のプラス端子と接続される。インダクタンスＬ１の他方端子は、エミッタ接地されたトランジスタＴ１のコレクタならびにダイオードＤ１のアノードと接続される。ダイオードＤ１のカソードは、他方端子が基準電位面と接続されたキャパシタＣ１の一方端子，ツェナーダイオードＺＤ１のカソードおよび出力端子Ｓ１と接続される。
【００１２】
出力端子Ｓ１は発光ダイオードＬＥＤ１のアノードと接続され、出力端子Ｓ２は発光ダイオードＬＥＤ６のカソードと接続される。発光ダイオードＬＥＤ１およびＬＥＤ６の間には図示しない４個の発光ダイオードＬＥＤ２〜５が存在し、これら６個の発光ダイオードＬＥＤ１〜ＬＥＤ６は直列接続される。このような発光ダイオードＬＥＤ１〜ＬＥＤ６が負荷を形成する。出力端子Ｓ２は、コンパレータ２２のマイナス入力端子と直接的に接続されるとともに、抵抗Ｒ３およびＲ１を介して基準電位面と接続される。ツェナーダイオードＺＤ１のアノードは、オペアンプ２４のマイナス入力端子に直接的に接続されるとともに、抵抗Ｒ２を介して抵抗Ｒ３およびＲ１の接続点に接続される。なお、抵抗Ｒ１，Ｒ２およびＲ３の抵抗値はそれぞれ１００Ω，１ＫΩおよび３３Ωであり、ツェナーダイオードＺＤ１の耐電圧ＶDZ（ツェナー電圧）は２７Ｖである。また、発光ダイオードＬＥＤ１〜ＬＥＤ６の合計の降下電圧は２０Ｖである。
【００１３】
オペアンプ２４のプラス入力端子には、基準電圧Ｖ２（１．５Ｖ）が印加される。オペアンプ２４は、マイナス端子の印加電圧と基準電圧Ｖ２との間の差分を求め、差分信号をＰＷＭ制御回路１２に与える。ＰＷＭ制御回路１２は、オペアンプ２４から出力された差分信号によりＰＷＭ信号のパルス幅を調整する。
【００１４】
基準電圧Ｖ２は、コンパレータ２２のプラス入力端子にも印加される。コンパレータ２２はマイナス端子の印加電圧を基準電圧Ｖ２と比較し、印加電圧＞Ｖ２のときローレベル信号を、印加電圧≦Ｖ２のときハイレベル信号をそれぞれ出力する。コンパレータ２２の出力端子はインバータ２０の入力端子と接続され、インバータ２０の出力端子はトランジスタＴ２のベースと接続される。トランジスタＴ２のエミッタは基準電位面と接続され、コレクタは定電流源１８およびＲＳ−ＦＦ回路１４のＳ端子と接続される。ＲＳ−ＦＦ回路１４は、Ｓ端子の印加電圧がローレベルのとき（所定閾値を下回るとき）ハイレベル信号をＱ端子から出力し、Ｓ端子の印加電圧がハイレベルとなると（所定閾値以上となると）ローレベル信号をＱ端子から出力する。
【００１５】
ＡＮＤゲート１６は、ＲＳ−ＦＦ回路１４のＱ端子出力に応じてゲートを開閉する。つまり、Ｑ端子出力がハイレベルであればゲートを開き、ＰＷＭ制御回路１２から出力されたＰＷＭ信号をそのままトランジスタＴ１のベースに与える。これに対して、Ｑ端子出力がローレベルであればゲートを閉じ、この結果、トランジスタＴ１のベース入力は常にローレベルとなる。
【００１６】
トランジスタＴ１は、ベース入力がハイレベルのときにオン状態となり、ベース入力がローレベルのときにオフ状態となる。ＰＷＭ信号がベースに与えられたときは、このＰＷＭ信号に応答してトランジスタＴ１が繰り返しオン／オフされる。これによって直流電源Ｖ１の電源電圧が交流電圧に変換され、変換された交流電圧は、ダイオードＤ１による整流処理およびキャパシタＣ１による平滑処理によって直流電圧に戻される。ここで、キャパシタＣ１の端子電圧つまり負荷電圧はトランジスタＴ１のオン／オフ比に依存し、オン期間が長いほど電圧値が高くなり、オン期間が短いほど電圧値が低くなる。このようにインダクタンスＬ１を設けかつトランジスタＴ１をオン／オフすることによって負荷電圧を制御する方式は、昇圧型スイッチングレギュレータ方式と呼ばれる。
【００１７】
発光ダイオードＬＥＤ１〜ＬＥＤ６を流れる直流電流Ｉ0（負荷電流）が１５ｍＡのとき、コンパレータ２２のマイナス入力端子には約２．０Ｖの電圧が印加される。この印加電圧は基準電圧Ｖ２（＝１．５Ｖ）よりも大きいため、コンパレータ２２の出力はローレベルとなり、インバータ２０の出力はハイレベルとなる。これによってトランジスタＴ２はオン状態となり、ＲＳ−ＦＦ回路１４のＳ端子にはローレベル信号が入力される。このときＱ端子からはハイレベル信号が出力され、これによってＡＮＤゲート１６が開かれる。一方、入力インピーダンスが高いオペアンプ２４のマイナス入力端子には、抵抗Ｒ１の端子電圧とほぼ同じ１．５Ｖの電圧が印可される。このため、オペアンプ２４の出力レベルはほぼ一定となり、ＰＷＭ制御回路１２は現時点のパルス幅を維持する。ＰＷＭ制御回路１２から出力されたＰＷＭ信号は、ＡＮＤゲート１６を経てトランジスタＴ１のベースに与えられ、これによって、出力端子Ｓ１の印加電圧つまり負荷電圧は２２Ｖ程度で安定する。
【００１８】
発光ダイオードＬＥＤ１〜ＬＥＤ６のいずれかが断線し、出力端子Ｓ１およびＳ２が開放された場合（負荷が開放された場合）、抵抗Ｒ１の端子電圧は０Ｖ近くまで低下する。すると、オペアンプ２４の出力レベル（差分信号レベル）は上昇し、これに応じて、パルス幅が拡大されたＰＷＭ信号がＰＷＭ制御回路１２から出力される。一方、入力インピーダンスの高いコンパレータ２２のマイナス入力端子の印加電圧も０ボルト近くまで低下し、トランジスタＴ２がオン状態からオフ状態に移行するが、ＲＳ−ＦＦ回路１４のＳ端子の印加電圧が所定閾値を超えるまでには時間がかかる。この結果、負荷が開放されてからＱ端子出力がハイレベルからローレベルに変化するまでの間、パルス幅が拡大されたＰＷＭ信号がトランジスタＴ１のベースに印加される。これによって、出力端子Ｓ１の印加電圧が２２Ｖから急激に上昇を開始する。
【００１９】
この急激な上昇によって出力端子Ｓ１の印加電圧がツェナーダイオードＺＤ１の耐電圧ＶDZ（＝２７Ｖ）を超えると、ツェナーダイオードＺＤ１が導通する。ツェナーダイオードＺＤ１の導通電流ＩDZは抵抗Ｒ２およびＲ１を介して基準電位面に流れ込み、オペアンプ２４のマイナス端子には（Ｒ２＋Ｒ１）・ＩDZの電圧が印加される。オペアンプ２４は、この印加電圧と１．５Ｖの基準電圧との差分信号をＰＷＭ制御回路１２に与える。ＰＷＭ制御回路１２は、与えられた差分信号のレベルが０Ｖとなるように、つまり（Ｒ２＋Ｒ１）・ＩDZ＝１．５Ｖとなるように、ＰＷＭ信号のパルス幅を制御する。この結果、出力端子Ｓ１の端子電圧は、２８．５Ｖ（＝ＶDZ＋１．５Ｖ）で安定する。
【００２０】
一方、ＲＳ−ＦＦ回路１４のＳ端子の印加電圧が閾値を越え、Ｑ端子出力がハイレベルからローレベルに変化すると、ＡＮＤゲート１６が閉じられる。これによってトランジスタＴ１はオフ状態に移行し、出力端子Ｓ１の印加電圧は常に０Ｖとなる。つまり、負荷に対する給電が停止される。なお、抵抗Ｒ１およびＲ２の抵抗比は１：１０であるため、オペアンプ２４のマイナス入力端子の印加電圧が１．５Ｖに落ち着いたとき、抵抗Ｒ１の端子電圧は０．１４Ｖ程度の値をとる。つまり、抵抗Ｒ１の端子電圧は、基準電圧Ｖ２（＝１．５Ｖ）よりもかなり小さな値を示す。このため、ＡＮＤゲート１６は閉状態を維持し続ける。
【００２１】
この実施例によれば、負荷が開放されると、抵抗Ｒ２の他方端子の印加電圧が基準電位近くまで低下する。このとき、ＰＷＭ制御回路１２は、出力端子Ｓ２の端子電圧が低下したとみなして、この端子電圧が上昇するようにトランジスタＴ１を制御する。これによって出力端子Ｓ１の端子電圧が２７Ｖを超えると、ツェナーダイオードＺＤ１が導通し、抵抗Ｒ２の他方端子の印加電圧が上昇する。ＰＷＭ制御回路１２は、上昇した印加電圧に応じてトランジスタＴ１のオン／オフ比を制御し、この結果、出力端子Ｓ１の印加電圧が安定する。一方、出力端子Ｓ２の印加電圧は、負荷の開放によって基準電圧Ｖ２を下回る。すると、トランジスタＴ１のオン／オフがＲＳ−ＦＦ回路１４によって強制的に中断される。
【００２２】
ここで、ＰＷＭ制御回路１２の応答速度はＲＳ−ＦＦ回路１４の応答速度よりも速い。このため、負荷が開放されてからトランジスタＴ１のオン／オフが強制的に中断されるまでの間に、ダイオードＤ１やキャパシタＣ１が過電圧によって破壊されることはない。
【００２３】
なお、この実施例では、オペアンプ２４のプラス入力端子に印加する基準電圧Ｖ２をコンパレータ２２のプラス入力端子にも印加しているため、コンパレータ２２のマイナス入力端子には基準電圧Ｖ２よりも高い電圧を入力する必要があり、このような理由から抵抗Ｒ３を設けている。換言すれば、コンパレータ２２のプラス入力端子に基準電圧Ｖ２よりも小さい電圧（たとえば１Ｖ）を印可するようにしたときは、抵抗Ｒ３は不要となる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す回路図である。
【符号の説明】
１０…電源回路
１２…ＰＷＭ制御回路
１４…ＲＳ−ＦＦ回路
１６…ＡＮＤゲート
１８…定電流源
２０…インバータ
２２…コンパレータ
２４…オペアンプ
Claims (1)
- スイッチング素子のオン／オフによって第１直流電圧を交流電圧に変換する第１変換手段、
整流および平滑によって前記交流電圧を第２直流電圧に変換する第２変換手段、
前記第２直流電圧が印加される第１出力端子、
負荷を介して前記第１出力端子と接続される第２出力端子、
前記第２出力端子と基準電位面との間に設けられる第１抵抗素子、
一方端が前記第１抵抗素子の負荷側端子に接続される第２抵抗素子、
前記第１出力端子と前記第２抵抗素子の他方端子との間に設けられるかつ前記第２直流電圧が第１所定値を超えたときに導通するツェナーダイオード、
前記第２抵抗素子の他方端子の印加電圧に応じて前記スイッチング素子のオン／オフ比を制御する制御手段、および
前記第２出力端子の印加電圧が第２所定値を下回ったとき前記スイッチング素子のオン／オフを強制的に中断する中断手段を備え、
前記制御手段の応答速度は前記中断手段の応答速度よりも早いことを特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000094173A JP3676179B2 (ja) | 2000-03-30 | 2000-03-30 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000094173A JP3676179B2 (ja) | 2000-03-30 | 2000-03-30 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001286127A JP2001286127A (ja) | 2001-10-12 |
| JP3676179B2 true JP3676179B2 (ja) | 2005-07-27 |
Family
ID=18609259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000094173A Expired - Fee Related JP3676179B2 (ja) | 2000-03-30 | 2000-03-30 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3676179B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3600915B1 (ja) * | 2003-10-09 | 2004-12-15 | ローム株式会社 | スイッチング電源装置及び表示装置付き電子機器 |
| JP4510022B2 (ja) * | 2004-08-17 | 2010-07-21 | ローム株式会社 | 電源装置およびそれを用いた電子機器 |
| JP5610565B2 (ja) * | 2009-10-06 | 2014-10-22 | ローム株式会社 | 降圧型スイッチングレギュレータ及びそれに用いる半導体集積回路装置 |
| CN114499181B (zh) * | 2022-04-08 | 2022-07-22 | 惠科股份有限公司 | 驱动电路、发光电路及显示设备 |
-
2000
- 2000-03-30 JP JP2000094173A patent/JP3676179B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001286127A (ja) | 2001-10-12 |
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