JP2001286127A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JP2001286127A JP2001286127A JP2000094173A JP2000094173A JP2001286127A JP 2001286127 A JP2001286127 A JP 2001286127A JP 2000094173 A JP2000094173 A JP 2000094173A JP 2000094173 A JP2000094173 A JP 2000094173A JP 2001286127 A JP2001286127 A JP 2001286127A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- terminal
- output terminal
- load
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【構成】 負荷が開放されると、抵抗Ｒ２の他方端子の
印加電圧が基準電位近くまで低下する。ＰＷＭ制御回路
１２は、この印加電圧が上昇するようにトランジスタＴ
１を制御する。すると、出力端子Ｓ１の端子電圧が２７
Ｖを超え、ツェナーダイオードＺＤ１が導通し、抵抗Ｒ
２の他方端子の印加電圧が上昇する。ＰＷＭ制御回路１
２は、上昇した印加電圧に応じてトランジスタＴ１のオ
ン／オフ比を制御し、この結果、出力端子Ｓ１の印加電
圧が安定する。一方、出力端子Ｓ２の印加電圧は、負荷
の開放によって基準電圧Ｖ２を下回る。すると、トラン
ジスタＴ１のオン／オフがＲＳ−ＦＦ回路１４によって
強制的に中断される。ここで、ＰＷＭ制御回路１２の応
答速度はＲＳ−ＦＦ回路１４の応答速度よりも速い。 【効果】 負荷の開放からトランジスタＴ１のオン／オ
フの中断までの間に、素子が過電圧によって破壊される
ことはない。
印加電圧が基準電位近くまで低下する。ＰＷＭ制御回路
１２は、この印加電圧が上昇するようにトランジスタＴ
１を制御する。すると、出力端子Ｓ１の端子電圧が２７
Ｖを超え、ツェナーダイオードＺＤ１が導通し、抵抗Ｒ
２の他方端子の印加電圧が上昇する。ＰＷＭ制御回路１
２は、上昇した印加電圧に応じてトランジスタＴ１のオ
ン／オフ比を制御し、この結果、出力端子Ｓ１の印加電
圧が安定する。一方、出力端子Ｓ２の印加電圧は、負荷
の開放によって基準電圧Ｖ２を下回る。すると、トラン
ジスタＴ１のオン／オフがＲＳ−ＦＦ回路１４によって
強制的に中断される。ここで、ＰＷＭ制御回路１２の応
答速度はＲＳ−ＦＦ回路１４の応答速度よりも速い。 【効果】 負荷の開放からトランジスタＴ１のオン／オ
フの中断までの間に、素子が過電圧によって破壊される
ことはない。
Description
【０００１】
【産業上の利用分野】この発明は、電源回路に関し、ス
イッチングレギュレータ方式で直流電圧を生成する、電
源回路に関する。
イッチングレギュレータ方式で直流電圧を生成する、電
源回路に関する。
【０００２】
【従来の技術】従来のこの種の電源回路では、負荷に供
給する直流電圧を一定に保つために、負荷に接続された
所定端子の電圧と基準電圧との差分をオペアンプによっ
て求め、この差分が０ＶとなるようにＰＷＭ制御回路に
よってスイッチング素子のオン／オフを制御していた。
給する直流電圧を一定に保つために、負荷に接続された
所定端子の電圧と基準電圧との差分をオペアンプによっ
て求め、この差分が０ＶとなるようにＰＷＭ制御回路に
よってスイッチング素子のオン／オフを制御していた。
【０００３】
【発明が解決しようとする課題】しかし、何らかのトラ
ブルによって負荷が開放されると、上記の所定端子の電
圧が降下し、基準電圧との差分が大きくなる。すると、
ＰＷＭ制御回路は、直流電圧を上昇させるようにＰＷＭ
信号を発生する。この結果、過大な直流電圧が生成さ
れ、スイッチング素子を含む各種の素子が破壊されるお
それがあった。
ブルによって負荷が開放されると、上記の所定端子の電
圧が降下し、基準電圧との差分が大きくなる。すると、
ＰＷＭ制御回路は、直流電圧を上昇させるようにＰＷＭ
信号を発生する。この結果、過大な直流電圧が生成さ
れ、スイッチング素子を含む各種の素子が破壊されるお
それがあった。
【０００４】それゆえに、この発明の主たる目的は、直
流電圧の上昇による素子の破壊を防止することができ
る、電源回路を提供することである。
流電圧の上昇による素子の破壊を防止することができ
る、電源回路を提供することである。
【０００５】
【課題を解決するための手段】この発明は、スイッチン
グ素子のオン／オフによって第１直流電圧を交流電圧に
変換する第１変換手段、整流および平滑によって交流電
圧を第２直流電圧に変換する第２変換手段、第２直流電
圧が印加される第１出力端子、負荷を介して第１出力端
子と接続される第２出力端子、第２出力端子と基準電位
面との間に設けられる第１抵抗素子、一方端子が第１抵
抗素子の負荷側端子に接続される第２抵抗素子、第１出
力端子と第２抵抗素子の他方端子との間に設けられるか
つ第２直流電圧が第１所定値を超えたときに導通するツ
ェナーダイオード、第２抵抗素子の他方端子の印加電圧
に応じてスイッチング素子のオン／オフ比を制御する制
御手段、および第２出力端子の印加電圧が第２所定値を
下回ったとき前記スイッチング素子のオン／オフを強制
的に中断する中断手段を備える、電源回路である。
グ素子のオン／オフによって第１直流電圧を交流電圧に
変換する第１変換手段、整流および平滑によって交流電
圧を第２直流電圧に変換する第２変換手段、第２直流電
圧が印加される第１出力端子、負荷を介して第１出力端
子と接続される第２出力端子、第２出力端子と基準電位
面との間に設けられる第１抵抗素子、一方端子が第１抵
抗素子の負荷側端子に接続される第２抵抗素子、第１出
力端子と第２抵抗素子の他方端子との間に設けられるか
つ第２直流電圧が第１所定値を超えたときに導通するツ
ェナーダイオード、第２抵抗素子の他方端子の印加電圧
に応じてスイッチング素子のオン／オフ比を制御する制
御手段、および第２出力端子の印加電圧が第２所定値を
下回ったとき前記スイッチング素子のオン／オフを強制
的に中断する中断手段を備える、電源回路である。
【０００６】
【作用】第１直流電圧はスイッチング素子のオン／オフ
によって交流電圧に変換され、変換された交流電圧は整
流および平滑によって第２直流電圧に変換される。変換
された第２直流電圧は、第１出力端子に印可される。第
１出力端子には負荷を介して第２出力端子が接続され、
第２出力端子と基準電位面との間には第１抵抗素子が設
けられる。第２抵抗素子の一方端子は第１抵抗素子の負
荷側端子に接続され、第２抵抗素子の他方端子と第１出
力端子との間にはツェナーダイオードが設けられる。こ
のツェナーダイオードは、第２直流電圧が第１所定値を
超えたときに導通する。制御手段は、第２抵抗素子の他
方端の印加電圧に応じてスイッチング素子のオン／オフ
比を制御する。一方、中断手段は、第２出力端子の印加
電圧が第２所定値を下回ったときスイッチング素子のオ
ン／オフを強制的に中断する。
によって交流電圧に変換され、変換された交流電圧は整
流および平滑によって第２直流電圧に変換される。変換
された第２直流電圧は、第１出力端子に印可される。第
１出力端子には負荷を介して第２出力端子が接続され、
第２出力端子と基準電位面との間には第１抵抗素子が設
けられる。第２抵抗素子の一方端子は第１抵抗素子の負
荷側端子に接続され、第２抵抗素子の他方端子と第１出
力端子との間にはツェナーダイオードが設けられる。こ
のツェナーダイオードは、第２直流電圧が第１所定値を
超えたときに導通する。制御手段は、第２抵抗素子の他
方端の印加電圧に応じてスイッチング素子のオン／オフ
比を制御する。一方、中断手段は、第２出力端子の印加
電圧が第２所定値を下回ったときスイッチング素子のオ
ン／オフを強制的に中断する。
【０００７】負荷が第１出力端子および第２出力端子と
適切に接続されている場合、ツェナーダイオードは非導
通状態となる。このとき、第２抵抗素子の他方端子の印
加電圧は第１抵抗素子の負荷側端子の印加電圧とほぼ同
様の値を示し、制御手段はこのような印加電圧に基づい
てスイッチング素子のオン／オフ比を制御する。これに
よって、第２直流電圧の値が安定する。
適切に接続されている場合、ツェナーダイオードは非導
通状態となる。このとき、第２抵抗素子の他方端子の印
加電圧は第１抵抗素子の負荷側端子の印加電圧とほぼ同
様の値を示し、制御手段はこのような印加電圧に基づい
てスイッチング素子のオン／オフ比を制御する。これに
よって、第２直流電圧の値が安定する。
【０００８】負荷が開放されると、第２抵抗素子の他方
端子の印加電圧は、基準電位近くまで低下する。このと
き、制御手段は、第２直流電圧が低下したとみなして、
第２直流電圧が上昇するようにスイッチング素子を制御
する。これによって第２直流電圧が第１所定値を超える
と、ツェナーダイオードが導通し、第２抵抗素子の他方
端子の印加電圧が上昇する。制御手段は、上昇した印加
電圧に応じてスイッチング素子を制御し、この結果、第
２直流電圧が安定する。第２出力端子の印加電圧が第２
所定値を下回ると、スイッチング素子のオン／オフが中
断手段によって強制的に中断される。
端子の印加電圧は、基準電位近くまで低下する。このと
き、制御手段は、第２直流電圧が低下したとみなして、
第２直流電圧が上昇するようにスイッチング素子を制御
する。これによって第２直流電圧が第１所定値を超える
と、ツェナーダイオードが導通し、第２抵抗素子の他方
端子の印加電圧が上昇する。制御手段は、上昇した印加
電圧に応じてスイッチング素子を制御し、この結果、第
２直流電圧が安定する。第２出力端子の印加電圧が第２
所定値を下回ると、スイッチング素子のオン／オフが中
断手段によって強制的に中断される。
【０００９】
【発明の効果】この発明によれば、第２直流電圧が上昇
すると、ツェナーダイオードが導通し、これによって第
２抵抗素子の他方端子の印加電圧も上昇する。すると、
制御手段が第２抵抗素子の印加電圧に応じて第２直流電
圧を制御する。このため、整流素子や平滑素子の破壊を
防止することができる。また、第２出力端子の印加電圧
が第２所定値を下回ると、中断手段がスイッチング素子
のオン／オフを強制的に中断する。このため、給電を速
やかに停止させることができる。
すると、ツェナーダイオードが導通し、これによって第
２抵抗素子の他方端子の印加電圧も上昇する。すると、
制御手段が第２抵抗素子の印加電圧に応じて第２直流電
圧を制御する。このため、整流素子や平滑素子の破壊を
防止することができる。また、第２出力端子の印加電圧
が第２所定値を下回ると、中断手段がスイッチング素子
のオン／オフを強制的に中断する。このため、給電を速
やかに停止させることができる。
【００１０】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１１】
【実施例】図１を参照して、この実施例の電源回路１０
は、インダクタンスＬ１を含む。インダクタンスＬ１の
一方端子は、マイナス端子が基準電位面と接続された直
流電源Ｖ１のプラス端子と接続される。インダクタンス
Ｌ１の他方端子は、エミッタ接地されたトランジスタＴ
１のコレクタならびにダイオードＤ１のアノードと接続
される。ダイオードＤ１のカソードは、他方端子が基準
電位面と接続されたキャパシタＣ１の一方端子，ツェナ
ーダイオードＺＤ１のカソードおよび出力端子Ｓ１と接
続される。
は、インダクタンスＬ１を含む。インダクタンスＬ１の
一方端子は、マイナス端子が基準電位面と接続された直
流電源Ｖ１のプラス端子と接続される。インダクタンス
Ｌ１の他方端子は、エミッタ接地されたトランジスタＴ
１のコレクタならびにダイオードＤ１のアノードと接続
される。ダイオードＤ１のカソードは、他方端子が基準
電位面と接続されたキャパシタＣ１の一方端子，ツェナ
ーダイオードＺＤ１のカソードおよび出力端子Ｓ１と接
続される。
【００１２】出力端子Ｓ１は発光ダイオードＬＥＤ１の
アノードと接続され、出力端子Ｓ２は発光ダイオードＬ
ＥＤ６のカソードと接続される。発光ダイオードＬＥＤ
１およびＬＥＤ６の間には図示しない４個の発光ダイオ
ードＬＥＤ２〜５が存在し、これら６個の発光ダイオー
ドＬＥＤ１〜ＬＥＤ６は直列接続される。このような発
光ダイオードＬＥＤ１〜ＬＥＤ６が負荷を形成する。出
力端子Ｓ２は、コンパレータ２２のマイナス入力端子と
直接的に接続されるとともに、抵抗Ｒ３およびＲ１を介
して基準電位面と接続される。ツェナーダイオードＺＤ
１のアノードは、オペアンプ２４のマイナス入力端子に
直接的に接続されるとともに、抵抗Ｒ２を介して抵抗Ｒ
３およびＲ１の接続点に接続される。なお、抵抗Ｒ１，
Ｒ２およびＲ３の抵抗値はそれぞれ１００Ω，１ＫΩお
よび３３Ωであり、ツェナーダイオードＺＤ１の耐電圧
ＶDZ（ツェナー電圧）は２７Ｖである。また、発光ダイ
オードＬＥＤ１〜ＬＥＤ６の合計の降下電圧は２０Ｖで
ある。
アノードと接続され、出力端子Ｓ２は発光ダイオードＬ
ＥＤ６のカソードと接続される。発光ダイオードＬＥＤ
１およびＬＥＤ６の間には図示しない４個の発光ダイオ
ードＬＥＤ２〜５が存在し、これら６個の発光ダイオー
ドＬＥＤ１〜ＬＥＤ６は直列接続される。このような発
光ダイオードＬＥＤ１〜ＬＥＤ６が負荷を形成する。出
力端子Ｓ２は、コンパレータ２２のマイナス入力端子と
直接的に接続されるとともに、抵抗Ｒ３およびＲ１を介
して基準電位面と接続される。ツェナーダイオードＺＤ
１のアノードは、オペアンプ２４のマイナス入力端子に
直接的に接続されるとともに、抵抗Ｒ２を介して抵抗Ｒ
３およびＲ１の接続点に接続される。なお、抵抗Ｒ１，
Ｒ２およびＲ３の抵抗値はそれぞれ１００Ω，１ＫΩお
よび３３Ωであり、ツェナーダイオードＺＤ１の耐電圧
ＶDZ（ツェナー電圧）は２７Ｖである。また、発光ダイ
オードＬＥＤ１〜ＬＥＤ６の合計の降下電圧は２０Ｖで
ある。
【００１３】オペアンプ２４のプラス入力端子には、基
準電圧Ｖ２（１．５Ｖ）が印加される。オペアンプ２４
は、マイナス端子の印加電圧と基準電圧Ｖ２との間の差
分を求め、差分信号をＰＷＭ制御回路１２に与える。Ｐ
ＷＭ制御回路１２は、オペアンプ２４から出力された差
分信号によりＰＷＭ信号のパルス幅を調整する。
準電圧Ｖ２（１．５Ｖ）が印加される。オペアンプ２４
は、マイナス端子の印加電圧と基準電圧Ｖ２との間の差
分を求め、差分信号をＰＷＭ制御回路１２に与える。Ｐ
ＷＭ制御回路１２は、オペアンプ２４から出力された差
分信号によりＰＷＭ信号のパルス幅を調整する。
【００１４】基準電圧Ｖ２は、コンパレータ２２のプラ
ス入力端子にも印加される。コンパレータ２２はマイナ
ス端子の印加電圧を基準電圧Ｖ２と比較し、印加電圧＞
Ｖ２のときローレベル信号を、印加電圧≦Ｖ２のときハ
イレベル信号をそれぞれ出力する。コンパレータ２２の
出力端子はインバータ２０の入力端子と接続され、イン
バータ２０の出力端子はトランジスタＴ２のベースと接
続される。トランジスタＴ２のエミッタは基準電位面と
接続され、コレクタは定電流源１８およびＲＳ−ＦＦ回
路１４のＳ端子と接続される。ＲＳ−ＦＦ回路１４は、
Ｓ端子の印加電圧がローレベルのとき（所定閾値を下回
るとき）ハイレベル信号をＱ端子から出力し、Ｓ端子の
印加電圧がハイレベルとなると（所定閾値以上となる
と）ローレベル信号をＱ端子から出力する。
ス入力端子にも印加される。コンパレータ２２はマイナ
ス端子の印加電圧を基準電圧Ｖ２と比較し、印加電圧＞
Ｖ２のときローレベル信号を、印加電圧≦Ｖ２のときハ
イレベル信号をそれぞれ出力する。コンパレータ２２の
出力端子はインバータ２０の入力端子と接続され、イン
バータ２０の出力端子はトランジスタＴ２のベースと接
続される。トランジスタＴ２のエミッタは基準電位面と
接続され、コレクタは定電流源１８およびＲＳ−ＦＦ回
路１４のＳ端子と接続される。ＲＳ−ＦＦ回路１４は、
Ｓ端子の印加電圧がローレベルのとき（所定閾値を下回
るとき）ハイレベル信号をＱ端子から出力し、Ｓ端子の
印加電圧がハイレベルとなると（所定閾値以上となる
と）ローレベル信号をＱ端子から出力する。
【００１５】ＡＮＤゲート１６は、ＲＳ−ＦＦ回路１４
のＱ端子出力に応じてゲートを開閉する。つまり、Ｑ端
子出力がハイレベルであればゲートを開き、ＰＷＭ制御
回路１２から出力されたＰＷＭ信号をそのままトランジ
スタＴ１のベースに与える。これに対して、Ｑ端子出力
がローレベルであればゲートを閉じ、この結果、トラン
ジスタＴ１のベース入力は常にローレベルとなる。
のＱ端子出力に応じてゲートを開閉する。つまり、Ｑ端
子出力がハイレベルであればゲートを開き、ＰＷＭ制御
回路１２から出力されたＰＷＭ信号をそのままトランジ
スタＴ１のベースに与える。これに対して、Ｑ端子出力
がローレベルであればゲートを閉じ、この結果、トラン
ジスタＴ１のベース入力は常にローレベルとなる。
【００１６】トランジスタＴ１は、ベース入力がハイレ
ベルのときにオン状態となり、ベース入力がローレベル
のときにオフ状態となる。ＰＷＭ信号がベースに与えら
れたときは、このＰＷＭ信号に応答してトランジスタＴ
１が繰り返しオン／オフされる。これによって直流電源
Ｖ１の電源電圧が交流電圧に変換され、変換された交流
電圧は、ダイオードＤ１による整流処理およびキャパシ
タＣ１による平滑処理によって直流電圧に戻される。こ
こで、キャパシタＣ１の端子電圧つまり負荷電圧はトラ
ンジスタＴ１のオン／オフ比に依存し、オン期間が長い
ほど電圧値が高くなり、オン期間が短いほど電圧値が低
くなる。このようにインダクタンスＬ１を設けかつトラ
ンジスタＴ１をオン／オフすることによって負荷電圧を
制御する方式は、昇圧型スイッチングレギュレータ方式
と呼ばれる。
ベルのときにオン状態となり、ベース入力がローレベル
のときにオフ状態となる。ＰＷＭ信号がベースに与えら
れたときは、このＰＷＭ信号に応答してトランジスタＴ
１が繰り返しオン／オフされる。これによって直流電源
Ｖ１の電源電圧が交流電圧に変換され、変換された交流
電圧は、ダイオードＤ１による整流処理およびキャパシ
タＣ１による平滑処理によって直流電圧に戻される。こ
こで、キャパシタＣ１の端子電圧つまり負荷電圧はトラ
ンジスタＴ１のオン／オフ比に依存し、オン期間が長い
ほど電圧値が高くなり、オン期間が短いほど電圧値が低
くなる。このようにインダクタンスＬ１を設けかつトラ
ンジスタＴ１をオン／オフすることによって負荷電圧を
制御する方式は、昇圧型スイッチングレギュレータ方式
と呼ばれる。
【００１７】発光ダイオードＬＥＤ１〜ＬＥＤ６を流れ
る直流電流Ｉ0（負荷電流）が１５ｍＡのとき、コンパ
レータ２２のマイナス入力端子には約２．０Ｖの電圧が
印加される。この印加電圧は基準電圧Ｖ２（＝１．５
Ｖ）よりも大きいため、コンパレータ２２の出力はロー
レベルとなり、インバータ２０の出力はハイレベルとな
る。これによってトランジスタＴ２はオン状態となり、
ＲＳ−ＦＦ回路１４のＳ端子にはローレベル信号が入力
される。このときＱ端子からはハイレベル信号が出力さ
れ、これによってＡＮＤゲート１６が開かれる。一方、
入力インピーダンスが高いオペアンプ２４のマイナス入
力端子には、抵抗Ｒ１の端子電圧とほぼ同じ１．５Ｖの
電圧が印可される。このため、オペアンプ２４の出力レ
ベルはほぼ一定となり、ＰＷＭ制御回路１２は現時点の
パルス幅を維持する。ＰＷＭ制御回路１２から出力され
たＰＷＭ信号は、ＡＮＤゲート１６を経てトランジスタ
Ｔ１のベースに与えられ、これによって、出力端子Ｓ１
の印加電圧つまり負荷電圧は２２Ｖ程度で安定する。
る直流電流Ｉ0（負荷電流）が１５ｍＡのとき、コンパ
レータ２２のマイナス入力端子には約２．０Ｖの電圧が
印加される。この印加電圧は基準電圧Ｖ２（＝１．５
Ｖ）よりも大きいため、コンパレータ２２の出力はロー
レベルとなり、インバータ２０の出力はハイレベルとな
る。これによってトランジスタＴ２はオン状態となり、
ＲＳ−ＦＦ回路１４のＳ端子にはローレベル信号が入力
される。このときＱ端子からはハイレベル信号が出力さ
れ、これによってＡＮＤゲート１６が開かれる。一方、
入力インピーダンスが高いオペアンプ２４のマイナス入
力端子には、抵抗Ｒ１の端子電圧とほぼ同じ１．５Ｖの
電圧が印可される。このため、オペアンプ２４の出力レ
ベルはほぼ一定となり、ＰＷＭ制御回路１２は現時点の
パルス幅を維持する。ＰＷＭ制御回路１２から出力され
たＰＷＭ信号は、ＡＮＤゲート１６を経てトランジスタ
Ｔ１のベースに与えられ、これによって、出力端子Ｓ１
の印加電圧つまり負荷電圧は２２Ｖ程度で安定する。
【００１８】発光ダイオードＬＥＤ１〜ＬＥＤ６のいず
れかが断線し、出力端子Ｓ１およびＳ２が開放された場
合（負荷が開放された場合）、抵抗Ｒ１の端子電圧は０
Ｖ近くまで低下する。すると、オペアンプ２４の出力レ
ベル（差分信号レベル）は上昇し、これに応じて、パル
ス幅が拡大されたＰＷＭ信号がＰＷＭ制御回路１２から
出力される。一方、入力インピーダンスの高いコンパレ
ータ２２のマイナス入力端子の印加電圧も０ボルト近く
まで低下し、トランジスタＴ２がオン状態からオフ状態
に移行するが、ＲＳ−ＦＦ回路１４のＳ端子の印加電圧
が所定閾値を超えるまでには時間がかかる。この結果、
負荷が開放されてからＱ端子出力がハイレベルからロー
レベルに変化するまでの間、パルス幅が拡大されたＰＷ
Ｍ信号がトランジスタＴ１のベースに印加される。これ
によって、出力端子Ｓ１の印加電圧が２２Ｖから急激に
上昇を開始する。
れかが断線し、出力端子Ｓ１およびＳ２が開放された場
合（負荷が開放された場合）、抵抗Ｒ１の端子電圧は０
Ｖ近くまで低下する。すると、オペアンプ２４の出力レ
ベル（差分信号レベル）は上昇し、これに応じて、パル
ス幅が拡大されたＰＷＭ信号がＰＷＭ制御回路１２から
出力される。一方、入力インピーダンスの高いコンパレ
ータ２２のマイナス入力端子の印加電圧も０ボルト近く
まで低下し、トランジスタＴ２がオン状態からオフ状態
に移行するが、ＲＳ−ＦＦ回路１４のＳ端子の印加電圧
が所定閾値を超えるまでには時間がかかる。この結果、
負荷が開放されてからＱ端子出力がハイレベルからロー
レベルに変化するまでの間、パルス幅が拡大されたＰＷ
Ｍ信号がトランジスタＴ１のベースに印加される。これ
によって、出力端子Ｓ１の印加電圧が２２Ｖから急激に
上昇を開始する。
【００１９】この急激な上昇によって出力端子Ｓ１の印
加電圧がツェナーダイオードＺＤ１の耐電圧ＶDZ（＝２
７Ｖ）を超えると、ツェナーダイオードＺＤ１が導通す
る。ツェナーダイオードＺＤ１の導通電流ＩDZは抵抗Ｒ
２およびＲ１を介して基準電位面に流れ込み、オペアン
プ２４のマイナス端子には（Ｒ２＋Ｒ１）・ＩDZの電圧
が印加される。オペアンプ２４は、この印加電圧と１．
５Ｖの基準電圧との差分信号をＰＷＭ制御回路１２に与
える。ＰＷＭ制御回路１２は、与えられた差分信号のレ
ベルが０Ｖとなるように、つまり（Ｒ２＋Ｒ１）・ＩDZ
＝１．５Ｖとなるように、ＰＷＭ信号のパルス幅を制御
する。この結果、出力端子Ｓ１の端子電圧は、２８．５
Ｖ（＝ＶDZ＋１．５Ｖ）で安定する。
加電圧がツェナーダイオードＺＤ１の耐電圧ＶDZ（＝２
７Ｖ）を超えると、ツェナーダイオードＺＤ１が導通す
る。ツェナーダイオードＺＤ１の導通電流ＩDZは抵抗Ｒ
２およびＲ１を介して基準電位面に流れ込み、オペアン
プ２４のマイナス端子には（Ｒ２＋Ｒ１）・ＩDZの電圧
が印加される。オペアンプ２４は、この印加電圧と１．
５Ｖの基準電圧との差分信号をＰＷＭ制御回路１２に与
える。ＰＷＭ制御回路１２は、与えられた差分信号のレ
ベルが０Ｖとなるように、つまり（Ｒ２＋Ｒ１）・ＩDZ
＝１．５Ｖとなるように、ＰＷＭ信号のパルス幅を制御
する。この結果、出力端子Ｓ１の端子電圧は、２８．５
Ｖ（＝ＶDZ＋１．５Ｖ）で安定する。
【００２０】一方、ＲＳ−ＦＦ回路１４のＳ端子の印加
電圧が閾値を越え、Ｑ端子出力がハイレベルからローレ
ベルに変化すると、ＡＮＤゲート１６が閉じられる。こ
れによってトランジスタＴ１はオフ状態に移行し、出力
端子Ｓ１の印加電圧は常に０Ｖとなる。つまり、負荷に
対する給電が停止される。なお、抵抗Ｒ１およびＲ２の
抵抗比は１：１０であるため、オペアンプ２４のマイナ
ス入力端子の印加電圧が１．５Ｖに落ち着いたとき、抵
抗Ｒ１の端子電圧は０．１４Ｖ程度の値をとる。つま
り、抵抗Ｒ１の端子電圧は、基準電圧Ｖ２（＝１．５
Ｖ）よりもかなり小さな値を示す。このため、ＡＮＤゲ
ート１６は閉状態を維持し続ける。
電圧が閾値を越え、Ｑ端子出力がハイレベルからローレ
ベルに変化すると、ＡＮＤゲート１６が閉じられる。こ
れによってトランジスタＴ１はオフ状態に移行し、出力
端子Ｓ１の印加電圧は常に０Ｖとなる。つまり、負荷に
対する給電が停止される。なお、抵抗Ｒ１およびＲ２の
抵抗比は１：１０であるため、オペアンプ２４のマイナ
ス入力端子の印加電圧が１．５Ｖに落ち着いたとき、抵
抗Ｒ１の端子電圧は０．１４Ｖ程度の値をとる。つま
り、抵抗Ｒ１の端子電圧は、基準電圧Ｖ２（＝１．５
Ｖ）よりもかなり小さな値を示す。このため、ＡＮＤゲ
ート１６は閉状態を維持し続ける。
【００２１】この実施例によれば、負荷が開放される
と、抵抗Ｒ２の他方端子の印加電圧が基準電位近くまで
低下する。このとき、ＰＷＭ制御回路１２は、出力端子
Ｓ２の端子電圧が低下したとみなして、この端子電圧が
上昇するようにトランジスタＴ１を制御する。これによ
って出力端子Ｓ１の端子電圧が２７Ｖを超えると、ツェ
ナーダイオードＺＤ１が導通し、抵抗Ｒ２の他方端子の
印加電圧が上昇する。ＰＷＭ制御回路１２は、上昇した
印加電圧に応じてトランジスタＴ１のオン／オフ比を制
御し、この結果、出力端子Ｓ１の印加電圧が安定する。
一方、出力端子Ｓ２の印加電圧は、負荷の開放によって
基準電圧Ｖ２を下回る。すると、トランジスタＴ１のオ
ン／オフがＲＳ−ＦＦ回路１４によって強制的に中断さ
れる。
と、抵抗Ｒ２の他方端子の印加電圧が基準電位近くまで
低下する。このとき、ＰＷＭ制御回路１２は、出力端子
Ｓ２の端子電圧が低下したとみなして、この端子電圧が
上昇するようにトランジスタＴ１を制御する。これによ
って出力端子Ｓ１の端子電圧が２７Ｖを超えると、ツェ
ナーダイオードＺＤ１が導通し、抵抗Ｒ２の他方端子の
印加電圧が上昇する。ＰＷＭ制御回路１２は、上昇した
印加電圧に応じてトランジスタＴ１のオン／オフ比を制
御し、この結果、出力端子Ｓ１の印加電圧が安定する。
一方、出力端子Ｓ２の印加電圧は、負荷の開放によって
基準電圧Ｖ２を下回る。すると、トランジスタＴ１のオ
ン／オフがＲＳ−ＦＦ回路１４によって強制的に中断さ
れる。
【００２２】ここで、ＰＷＭ制御回路１２の応答速度は
ＲＳ−ＦＦ回路１４の応答速度よりも速い。このため、
負荷が開放されてからトランジスタＴ１のオン／オフが
強制的に中断されるまでの間に、ダイオードＤ１やキャ
パシタＣ１が過電圧によって破壊されることはない。
ＲＳ−ＦＦ回路１４の応答速度よりも速い。このため、
負荷が開放されてからトランジスタＴ１のオン／オフが
強制的に中断されるまでの間に、ダイオードＤ１やキャ
パシタＣ１が過電圧によって破壊されることはない。
【００２３】なお、この実施例では、オペアンプ２４の
プラス入力端子に印加する基準電圧Ｖ２をコンパレータ
２２のプラス入力端子にも印加しているため、コンパレ
ータ２２のマイナス入力端子には基準電圧Ｖ２よりも高
い電圧を入力する必要があり、このような理由から抵抗
Ｒ３を設けている。換言すれば、コンパレータ２２のプ
ラス入力端子に基準電圧Ｖ２よりも小さい電圧（たとえ
ば１Ｖ）を印可するようにしたときは、抵抗Ｒ３は不要
となる。
プラス入力端子に印加する基準電圧Ｖ２をコンパレータ
２２のプラス入力端子にも印加しているため、コンパレ
ータ２２のマイナス入力端子には基準電圧Ｖ２よりも高
い電圧を入力する必要があり、このような理由から抵抗
Ｒ３を設けている。換言すれば、コンパレータ２２のプ
ラス入力端子に基準電圧Ｖ２よりも小さい電圧（たとえ
ば１Ｖ）を印可するようにしたときは、抵抗Ｒ３は不要
となる。
【図１】この発明の一実施例を示す回路図である。
１０…電源回路 １２…ＰＷＭ制御回路 １４…ＲＳ−ＦＦ回路 １６…ＡＮＤゲート １８…定電流源 ２０…インバータ ２２…コンパレータ ２４…オペアンプ
Claims (1)
- 【請求項１】スイッチング素子のオン／オフによって第
１直流電圧を交流電圧に変換する第１変換手段、 整流および平滑によって前記交流電圧を第２直流電圧に
変換する第２変換手段、 前記第２直流電圧が印加される第１出力端子、 負荷を介して前記第１出力端子と接続される第２出力端
子、 前記第２出力端子と基準電位面との間に設けられる第１
抵抗素子、 一方端が前記第１抵抗素子の負荷側端子に接続される第
２抵抗素子、 前記第１出力端子と前記第２抵抗素子の他方端子との間
に設けられるかつ前記第２直流電圧が第１所定値を超え
たときに導通するツェナーダイオード、 前記第２抵抗素子の他方端子の印加電圧に応じて前記ス
イッチング素子のオン／オフ比を制御する制御手段、お
よび前記第２出力端子の印加電圧が第２所定値を下回っ
たとき前記スイッチング素子のオン／オフを強制的に中
断する中断手段を備える、電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000094173A JP3676179B2 (ja) | 2000-03-30 | 2000-03-30 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000094173A JP3676179B2 (ja) | 2000-03-30 | 2000-03-30 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001286127A true JP2001286127A (ja) | 2001-10-12 |
| JP3676179B2 JP3676179B2 (ja) | 2005-07-27 |
Family
ID=18609259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000094173A Expired - Fee Related JP3676179B2 (ja) | 2000-03-30 | 2000-03-30 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3676179B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006018923A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd | 電源装置 |
| JP2011083104A (ja) * | 2009-10-06 | 2011-04-21 | Rohm Co Ltd | 降圧型スイッチングレギュレータ及びそれを備えた半導体集積回路装置 |
| KR101063570B1 (ko) * | 2003-10-09 | 2011-09-07 | 로무 가부시키가이샤 | 스위칭 전원 장치 및 표시 장치 부착 전자 기기 |
| WO2023193455A1 (zh) * | 2022-04-08 | 2023-10-12 | 惠科股份有限公司 | 驱动电路、发光电路及显示设备 |
-
2000
- 2000-03-30 JP JP2000094173A patent/JP3676179B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063570B1 (ko) * | 2003-10-09 | 2011-09-07 | 로무 가부시키가이샤 | 스위칭 전원 장치 및 표시 장치 부착 전자 기기 |
| WO2006018923A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd | 電源装置 |
| JPWO2006018923A1 (ja) * | 2004-08-17 | 2008-05-01 | ローム株式会社 | 電源装置 |
| JP4510022B2 (ja) * | 2004-08-17 | 2010-07-21 | ローム株式会社 | 電源装置およびそれを用いた電子機器 |
| JP2011083104A (ja) * | 2009-10-06 | 2011-04-21 | Rohm Co Ltd | 降圧型スイッチングレギュレータ及びそれを備えた半導体集積回路装置 |
| WO2023193455A1 (zh) * | 2022-04-08 | 2023-10-12 | 惠科股份有限公司 | 驱动电路、发光电路及显示设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3676179B2 (ja) | 2005-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5940287A (en) | Controller for a synchronous rectifier and power converter employing the same | |
| JP2008022698A (ja) | 高電圧電源回路の方法および装置 | |
| CN117529876A (zh) | 整流电路以及使用该整流电路的电源 | |
| JP7268507B2 (ja) | ゲート駆動装置及び電力変換装置 | |
| GB2393801A (en) | Stabilised switching power supply circuit | |
| KR20100023770A (ko) | 적어도 하나의 반도체 광원을 동작시키기 위한 회로 어레인지먼트 | |
| JP2017225328A (ja) | 直流源を保護するための装置及び方法 | |
| EP1728321A1 (en) | Switch mode power supply with output voltage equalizer | |
| JP2015042030A (ja) | Ｌｅｄ電源装置及びｌｅｄ照明装置 | |
| US20050157441A1 (en) | DV/DT-detecting overcurrent protection circuit for power supply | |
| JPH11206126A (ja) | 自励発振型スイッチング電源装置 | |
| JP3676179B2 (ja) | 電源回路 | |
| JP3826804B2 (ja) | ２重化電源システム | |
| MXPA96004162A (en) | Low power power supply, with phase control out of li | |
| CN214101190U (zh) | 电子电路装置 | |
| JP2001231258A (ja) | 直流−直流変換装置 | |
| JP2004208379A (ja) | 多出力スイッチング電源装置 | |
| US4028612A (en) | Dynamic current limiter for switching voltage regulators | |
| KR101284827B1 (ko) | 스위치 제어 장치, 스위치 제어 방법 및 이를 이용하는컨버터 | |
| JP3129364B2 (ja) | 直流−直流変換器 | |
| JP4030349B2 (ja) | 電源回路 | |
| JP2000184709A (ja) | スイッチング電源装置 | |
| JP3798289B2 (ja) | スイッチング電源回路 | |
| JP2004519190A (ja) | スイッチング電源 | |
| JP2776152B2 (ja) | スイッチングレギュレ−タ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050427 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080513 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |