JP3794475B2 - スイッチング電源回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、スイッチング電源を制御する電源制御用ICなどの半導体集積回路に関する。
【0002】
【従来の技術】
スイッチング電源において、電源制御用ICが定常動作しているとき、この電源制御用ICへの電力は、負荷へ電力を供給するスイッチング電源のトランスの補助巻線から供給されることが多い。
図3は、スイッチング電源の要部回路図である。スイッチング電源の回路構成を説明する。AC100Vの電源50にトランス51を介してダイオードブリッジ52を接続し、このダイオードブリッジ52に平滑用の電源コンデンサ53を接続する。この電源コンデンサ53の高電位側に、電源制御用IC100のVH端子と、トランス55の1次巻線側の一端を接続し、トランス55の1次巻線の他端とMOSFET57のドレインを接続し、ソースと電源制御用IC100のIS端子および抵抗58の一端とを接続し、抵抗58の他端とGNDとを接続する。MOSFET57のゲートと抵抗59の一端とを接続し、抵抗59の他端と電源制御用IC100のOUT端子とを接続する。トランス55の補助巻線56の一端とダイオード60のアノードとを接続し、ダイオード60のカソードと抵抗61の一端とを接続し、抵抗61の他端と、電源コンデンサ54の一端(高電位側)および電源制御用IC100のVCC端子とを接続する。電源コンデンサ54の他端とGNDとを接続する。電源制御用IC100のCS端子と補助コンデンサ62の一端を接続し、補助コンデンサ62の他端とGNDとを接続する。電源制御用IC100のFB端子とフォトカプラ78のフォトトランジスタ78aのコレクタとを接続し、フォトトランジスタ78aのエミッタとGNDとを接続する。
【0003】
トランス55の2次巻線の一端と整流用のダイオード71のアノードとを接続し、ダイオード71のアノードと平滑コンデンサ72の一端および直流高電位端子73とを接続する。トランス55の2次巻線の他端と平滑コンデンサ72の他端および直流低電位端子74とを接続する。直流高電位端子73と抵抗75の一端および抵抗76の一端とを接続し、抵抗75の他端とフォトカプラ78の発光ダイオード78bのアノードとを接続し、発光ダイオード78bのカソードとコンデンサ79の一端およびツェナーダイオード80のカソードとを接続し、ツェナーダイオード80のアノードとトランス55の2次巻線の他端とを接続する。抵抗76の他端とコンデンサ79の他端および抵抗77の一端とを接続し、抵抗77の他端とツェナダイオード80のアノードとを接続する。また、点線の回路55bはトランス55の主捲線55aが動作を停止したときの還流電流を流す回路である。
【0004】
図4は、電源制御用ICの要部ブロック図である。この電源制御用IC100は、起動回路101、制御回路200、低電圧誤動作防止回路85および内部電源回路88(REG)で構成され、制御回路200は発振器87(OSC)および説明は省略するが、ラッチ回路(Latch)および過負荷防止回路(OverLoad)などで構成されている。
【0005】
起動回路101は、スイッチング電源を起動するとき、制御回路200に電力を供給する電源コンデンサ54を充電する回路である。制御回路200は電源制御用ICの主要回路部である。低電圧誤動作防止回路85は、VCC端子の電圧が低下した場合に、制御回路200の動作を停止することで、電源制御用ICの誤動作を防止する回路である。発振器87は、図示しない出力回路を介して図3のMOSFET57のゲート信号を制御し、負荷が軽くなったときに、FB端子からの電圧によって、この発振器87の発振周波数を低下させ、また出力回路から出力される矩形波パルスのパルス幅を狭くし、MOSFET57が導通する期間を絞り、負荷に供給される電力を小さくする回路である。
【0006】
図5は、図4の起動回路図である。起動回路101の回路構成を説明する。VH端子とJFET81(接合型FET)のドレインとを接続し、ゲートとGNDとを接続し、ソースと、ダーリントン接続したnpnトランジスタ82のコレクタとを接続し、エミッタとVCCおよび定電流源86の一端とを接続する。npnトランジスタ82のベースとMOSFET83のドレインとを接続し、このドレインと2MΩ程度の抵抗90を介してJFET81のソースと接続し、MOSFET83のソースとGNDとを接続する。MOSFET83のゲートとMOSFET84のドレインとを接続し、MOSFET84のソースとGNDとを接続し、MOSFET84のゲートと低電圧誤動作防止回路85と接続する。定電流源86の他端と、MOSFET84のドレインとを接続する。
【0007】
図6は、JFETの特性を示す図である。VCCが高くなると、つまり、エミッタ側の電位が高くなると、JFET81がピンチオフ状態となり、ドレイン電流ID は急激に減少する。
図7は、起動回路の各部の波形を示す図である。VCCはVCC端子の電圧波形、IC消費電流は、電源制御用IC100で消費する電流波形を示し、電流のピーク値は1mA程度である。NMOS84VD は図5のMOSFET84のドレイン電圧波形であり、NMOS83VD は図5のMOSFET83のドレイン電圧波形である。JFET電流は図5のJFET81のドレイン電流波形であり、電流のピーク値は8から10mA程度で、テール部の電流は数μAである。
【0008】
つぎに、図3で示すスイッチング電源、図4で示す電源制御用IC100、図5で示す起動回路101の動作および図7の各部の波形について説明する。
まず、電源制御用IC100に搭載される低電圧誤動作防止回路85の動作を説明する。低電圧誤動作防止回路85は、VCC端子の電圧が定常状態から低下し、所定の低い電圧になったときに、制御回路200を停止させる信号を出力すると同時に起動回路101を動作させ、VH端子とVCC端子を導通させる信号を起動回路101に出力する。
【0009】
また、低電圧誤動作防止回路85は、VCC端子の電圧が低い電圧から昇圧して、所定の高い電圧になったときに、制御回路200を動作させる信号を出力すると同時に起動回路101による充電を停止させる信号を起動回路101に出力する。
この所定の低い電圧のことを低いしきい値電圧(Vth−UVLO−L、例えば9V)、所定の高い電圧のことを高いしきい値電圧(Vth−UVLO−H、例えば16.5V)という。このように、低電圧誤動作防止回路85のしきい値電圧には、電源電圧が昇圧過程で、制御回路200の動作を開始させる、高いしきい値電圧と、電源電圧が降圧過程で、制御回路200の動作を停止させる、低いしきい値電圧の2種類がある。このように、異なるしきい値電圧を有することをヒシテリシスがあるといい、低電圧誤動作防止回路85はヒシテリシス特性を有する回路である。具体的に説明すると、このヒシテリシス特性を持たせている回路は低電圧誤動作防止回路85を構成するヒシテリシス付き比較器85a(ヒシテリシス付きコンパレータ)である。
【0010】
このスイッチング電源の起動時について説明する。AC100V電源50が投入されたとき、電源コンデンサ53の電圧が0Vから徐々に立ち上がる。つまり、VH端子の電圧が0Vから徐々に上昇する。VH端子の電圧が0V付近では、npnトランジスタ82のベースにJFET81から電流が供給されて、npnトランジスタ82はオン状態となっている。起動回路101のMOSFET84、83のゲート電圧はゲートしきい値電圧より低いために、共にオフ状態である。VHの電圧が上昇すると、低電圧誤動作防止回路85が動作を開始し、MOSFET84がオン状態となる。そのため、MOSFET83は、VH端子の電圧が上昇してもオフ状態を維持する。MOSFET83がオフ状態を維持すると、抵抗90を介してJFET81からベース電流が供給され続けて、npnトランジスタ82はオン状態を維持する。
【0011】
npnトランジスタ82がオン状態を維持すると、VH端子からJFET81、npnトランジスタ82およびVCC端子を経由して、図3の電源コンデンサ54が充電され、電源コンデンサ54の電圧は上昇する。つまり、VCC端子の電圧が徐々に上昇する。このVCC電圧が上昇すると、図6で示すようにJFET81のドレイン電流ID は急激に減少する。
【0012】
VCC端子の電圧が上昇する期間で、低電圧誤動作防止回路85の高いしきい値電圧よりVCC電圧が低い場合には、低電圧動作防止回路85の出力信号で、制御回路200の電源電圧を用いる内部電源回路88をオフすることで、制御回路200は動作停止状態を維持し、MOSFET84はオン状態を維持し、MOSFET83はオフ状態を維持し、npnトタンジスタ82はオン状態を維持して、VH端子とVCC端子は導通状態となる。
【0013】
VCC端子の電圧が上昇し、低電圧誤動作防止回路85の高いしきい値電圧になった時点で、低電圧誤動作防止回路85の出力信号で、内部電源回路88をオンすることで、制御回路200は動作を開始し、MOSFET57の制御を開始する。また、この出力信号でMOSFET84はオフ状態になり、MOSFET83がオン状態となり、npnトランジスタ82がオフ状態となる。そうすると、JFET81を介してVH端子からVCC端子へ供給されていた電流が遮断される。
【0014】
しかし、MOSFET57が動作を開始することにより、補助巻線56から電源コンデンサ54へ電流が供給され、VCC端子の電圧は、例えば、30Vの電圧を維持するようになり、この立ち上がったVCC端子の電圧で、電源制御用IC100は安定に動作し、負荷に安定した電力が供給される。この状態では、npnトランジスタ82がオフ状態であるため、VH端子とVCC端子の間は遮断状態となる。
【0015】
つぎに、スイッチング電源が定常動作している場合について説明する。
定常動作状態で何らかの原因で、負荷が接続している直流高電位側端子73の電圧が低下した場合、フォトカプラー78の発光ダイオード78bの光量が減少して、フォトカプラー78のフォトトランジスタ78aのコレクタ電流が減少する。このFB端子に流れる電流が減少すると、電源制御用IC100のOUT端子から出力される出力電圧で、制御されるMOSFET57の電流が増大する。MOSFET57の電流が増大すると、直流高電位端子73の電圧は上昇し、一定の直流電圧が負荷に供給される。
【0016】
つぎに、このスイッチング電源が待機状態など軽負荷状態になった場合について説明する。
スイッチング電源が待機状態など軽負荷状態では、フォトカプラー78を介したフィードバック信号(0Vの電圧)により、制御回路200からMOSFET57の動作を停止させる信号が出力される。具体的には、MOSFET57のゲートに、0Vかマイナス電圧が印加される。MOSFET57が停止するとトランス55の主捲線55aに電流が流れないために、トランス55の補助巻線56から電源コンデンサ54に供給される電流が停止する。
【0017】
そうすると、補助巻線56からの電流の供給がないまま、電源コンデンサ54からVCC端子を介して電源制御用IC100に供給される放電電流で、電源制御用IC100が動作を続けることになる。このとき電源制御用ICで消費する電流は1mA程度である。
しかし、この軽負荷状態が長く続くと、電源コンデンサ54の電圧が放電により低下する。VCC端子の電圧が低いしきい値電圧(例えば、9V)に達したときに、低電圧誤動作防止回路85からの出力信号で、制御回路200の動作が停止する。制御回路200の動作が停止すると、制御回路200で消費される電流がなくなるために、電源コンデンサ54からの放電電流は停止する。一方、この低いしきい値電圧に達した時点で、MOSFET84のゲートに低電圧誤動作防止回路85の出力電圧(Hレベル)が入力され、MOSFET84はオンし、MOSFET83はオフし、npnトランジスタ82がオンする。
【0018】
そうすると、前記のVH端子と接続するJFET81を介して、平均電流として数mAの電流が、VH端子、JFET81、npnトランジスタ、VCC端子を経由して電源コンデンサ54は再び充電される。このJFET81のドレイン電流ID は、、ピーク値が8から10mAで、テール部の電流が数μAの電流である。この充電電流で電源コンデンサ54の電圧は上昇し、数百msで高いしきい値電圧(例えば、16.5V)に到達する。
【0019】
高いしきい値電圧に到達すると、低電圧誤動作防止回路85からの出力信号で、制御回路200は再び動作を開始する。しかし、軽負荷状態のために、補助巻線56からの電流の供給がない状態で、電源コンデンサ54は再び放電を開始し、電源コンデンサ54の電圧は再び低下する。
このように、電源コンデンサ54の電圧、つまり、VCC端子電圧が、低電圧誤動作防止回路85の高いしきい値電圧と、低いしきい値電圧の間で低下と上昇を繰り返し、低下している間は、制御回路200が動作し、上昇している間は、制御回路200が動作を停止する、所謂、制御回路200が間欠動作状態に入る。つまり、電源制御用ICが間欠動作状態に入ることになる。
【0020】
【発明が解決しようとする課題】
このように、電源制御用ICが間欠動作状態で、特に制御回路200が停止状態にあるときに、スイッチング電源が重負荷状態となった場合、電源コンデンサ54の電圧が制御回路200が動作開始できる高いしきい値電圧に直ちに立ち上がらず、数百msと長い時間が掛かる。つまり、重負荷状態に瞬時に対応できず、応答遅れが生じる。
【0021】
この発明の目的は、前記の課題を解決して、軽負荷状態での間欠動作を防止し、重負荷状態での応答遅れが小さな半導体集積回路を提供することにある。
【0022】
【課題を解決するための手段】
前記の目的を達成するために、スイッチングトランジスタと、所定の出力電圧を出力させるために、前記スイッチングトランジスタを制御する制御回路と、該制御回路の電源を起動時に充電する起動回路と、を備え、前記電源電圧が第1の基準電圧を超えると、前記起動回路を停止し、前記電源電圧が前記第1の基準電圧より低い第2の基準電圧より低くなると前記制御回路を停止して、前記電源を起動回路により充電するスイッチング電源回路において、軽負荷時に、前記第1の基準電圧と前記第2の基準電圧との間の第3の基準電圧より前記電源が低くなると所定期間前記起動回路を動作させ電源を充電する構成とする。
【0023】
また、前記制御回路は、前記制御を行う制御部と、前記起動回路と、前記電源電圧が前記第1の基準電圧を超えたとき第1の信号を出力し、前記第2の基準電圧より低くなると第2の信号を出力する低電圧誤動作防止回路と、前記電源電圧が前記第3の基準電圧より低くなると第3の信号を出力する間欠動作防止回路とを、備えた構成とするとよい。
【0024】
また、スイッチング素子と、所定の出力を出力させるためにスイッチング素子を制御する制御回路と、該制御回路の電源を充電する起動回路と、前記電源電圧が第1の基準電圧より高くなると第1の信号を出力し、前記電源電圧が第1の基準電圧より低い第2の基準電圧より低くなると第2の信号を出力する低電圧誤動作防止信号と有し、前記制御回路は、第1の信号により動作し、第2の信号により停止し、第2の信号により前記電源を充電動作するスイッチング電源回路において、軽負荷時に前記第1の基準電圧と前記第2の基準電圧との間の第3の基準電圧より前記電源が低くなると所定期間第3の信号を出力する、間欠動作防止回路を有し、前記起動回路が前記第3の信号により前記電源を充電動作する構成とする。
【0025】
また、前記間欠動作防止回路は、前記電源電圧と前記第3の基準電圧とを比較し前記電源電圧が前記第3の基準電圧より低くなると第4の信号を出力する比較器と、前記出力電圧をフィードバックしたフィードバック電圧と所定の第4の基準電圧とを比較し前記フィードバック電圧が前記第4の基準電圧より低くなると第5の信号を出力する比較器と、前記第4の信号と前記第5の信号とを入力したときの論理積に基づく第6の信号を出力する論理回路と、を備えた構成とするとよい。
【0026】
また、前記制御部は発振回路を備え、前記間欠動作防止回路は、前記第6の信号と、前記発振回路の出力とを入力し、前記第3の信号を出力するフリップフロップ回路を備えた構成とするとよい。
また、前記制御回路が集積回路であると好ましい。
【0027】
【発明の実施の形態】
図1は、この発明の一実施例の半導体集積回路の要部回路図である。ここでは、起動回路101a、JFET81および本発明の主要部分である間欠動作防止回路102とを示す。
起動回路101aは、従来の起動回路101と異なる点は、nチャネルMOSFETであるMOSFET7を付加し、間欠動作防止回路102の出力を、このMOSFET7のゲートに入力している点である。当然、これらの回路は、図3で示した電源制御用IC100の中に集積されている。
【0028】
本発明の間欠動作防止回路について説明する。VCC端子と抵抗1の一端とを接続し、抵抗1(R1)の他端が抵抗2(R2)の一端とを接続し、抵抗2の他端とGNDとを接続する。接続点aと比較器3(COMP1)のマイナス端子とを接続し、プラス端子と基準電源E1(E1:基準電圧も意味することとする)とを接続する。FB端子と比較器4(COMP2)の−端子とを接続し、比較器4のプラス端子と基準電源E2(E2:基準電圧も意味することとする)とを接続する。比較器3と比較器4の出力をNAND回路5の入力端子とを接続し、出力端子とDFF回路6のDATA端子とを接続し、図4の発振器87の出力点とDFF回路6のCLK端子とを接続する。DFF回路6のQB端子から出力信号が出力される。
【0029】
つぎに、起動回路101aとJFET81ついて説明する。JFET81は図5と同じである。起動回路101aは、基本的には従来の起動回路101と同じであるが、前記したようにMOSFET7が定電流源86とGNDの間に追加接続され、MOSFET7のゲートとDFF回路6のQB端子とを接続している点が従来回路と異なる。
【0030】
つぎに、間欠動作防止回路102と起動回路101aの動作について、図2の各部の波形を用いて説明する。VCC端子の電圧(以下、VCCとする)を抵抗1と抵抗2で分圧した電圧がa点の電圧である。VCCは通常30V程度であるが、このVCCが低下し、低電圧誤動作防止回路85の低いしきい値電圧、例えば9Vよりも1V高い10Vになった場合に、a点の電圧がE1になるように、抵抗1と抵抗2の抵抗値を決める。つまり、低電圧誤動作防止回路85の低いしきい値電圧(Vth−UVLO−L)である9Vより高い準しきい値電圧(Vth−UVLO−L+α)、例えば、αを1Vとし、10Vの電圧を準低いしきい値電圧とする。こうすることで、この準低いしきい値電圧(10V)では、低電圧誤動作防止回路85から制御回路200を停止させる信号は出力されないために、制御回路200は動作が継続する。
【0031】
VCCが準低いしきい値電圧である10Vとなった時点で、比較器3(COMP1)のマイナス端子の電圧が基準電圧E1と一致し、10Vより低い電圧で、比較器3(COMP1)の出力はLレベルからHレベルに変わる。
一方、比較器4(COMP2)のマイナス端子と接続するFB端子の電圧は、軽負荷状態では、ほぼ0Vであり、比較器4(COMP2)からの出力はHレベルの状態を維持する。前記の比較器3(COMP1)の出力と比較器4(COMP2)の出力をNAND回路5に入力すると、VCCが準しきい値電圧である10Vに達した時点で、NAND回路5の出力はHレベルからLレベルに変化する。
【0032】
NAND回路5のHレベルの信号をDFF回路6のDATA端子に入力し、発振器87の出力信号である矩形波のクロック信号(Hレベル)をCLK端子に入力すると、DFF回路6のQB端子からLレベルの信号が出力され、次のクロック信号の立ち上がりに同期をしてQB端子から出力される信号はLレベルからHレベルに変わる。このLレベルからHレベルに変わる信号を、起動回路101aのMOSFET7のゲートに入力すると、MOSFET7はオフ状態からオン状態に変わり、MOSFET83はオン状態からオフ状態に変わる。
【0033】
そうすると、npnトランジスタ82がオフ状態からオン状態となり、JFET81に、制御回路200で消費する電流(1mA程度)より大きな電流が流れ、VHからVCCを経由して図3の電源コンデンサ54に電流が流れ込み、電源コンデンサ54の電圧が上昇し、VCCは上昇に転ずる。
しかし、MOSFET83は、発振器87からの次の出力パルス(クロックパルス)の立ち上がりで、オフ状態からオン状態となり、従って、npnトランジスタ82はオン状態からオフ状態となる。npnトランジスタ82がオン状態からオフ状態となる時点は、VCCが低電圧誤動作防止回路85の高いしきい値電圧(Vth−UVLO−H)とは関係なく、出力パルスで決められる。
【0034】
npnトランジスタ82がオフ状態になると、JFET81のドレイン電流は停止されて、電源コンデンサ54は充電されず、VCCは再度低下し始める。
このように、VCCは、降圧、昇圧を繰り返すが、降圧から昇圧する時点の電圧を低いしきい値電圧(9V)より高い、準しきい値電圧(10V)とすることで、電源制御用IC100を常時動作状態とすることができる。このときの制御回路200での消費電流は図2に示すように1mA程度である。
【0035】
前記したように、間欠動作防止回路102の準低いしきい値電圧(10V)を、低電圧誤動作防止回路85の低いしきい値電圧(9V)より高くなるように、間欠動作防止回路102の抵抗1、抵抗2の抵抗値を設定することで、制御回路200を常時、動作状態とすることができて、制御回路200は間欠動作状態とならない。制御回路200が常時動作しているために、軽負荷状態から重負荷状態となった場合でも、出力の立ち上がり時間は数百μsとなり、従来回路と比べると3桁程度、応答速度を早くすることができる。尚、抵抗1、抵抗2の抵抗値は、E1=(R2/(R1+R2))×10Vを満たすように決めるとよい。
【0036】
【発明の効果】
この発明によれば、間欠動作防止回路を起動回路の前段に設置することで、電源制御用ICを構成する制御回路の間欠動作を防止し、軽負荷状態(つまり待機状態)から重負荷状態となった場合の応答遅れを、従来回路と比べて、3桁程度小さくすることができる。
【図面の簡単な説明】
【図1】この発明の一実施例の半導体集積回路の要部回路図
【図2】図1の半導体集積回路の各部の波形を示した図
【図3】スイッチング電源の要部回路図
【図4】図3の電源制御用ICのブロック図
【図5】従来の起動回路図
【図6】JFETの特性図
【図7】従来回路の各部の波形図
【符号の説明】
1 抵抗(R1)
2 抵抗(R2)
3 比較器(COMP1)
4 比較器(COMP2)
5 NAND回路
6 DFF回路
7、83、84 MOSFET
81 JFET
82 npnトランジスタ
85 低電圧誤動作防止回路
85a ヒシテリシス付き比較器(コンパレータ)
86 定電流源
88 内部電源回路
101a 起動回路
102 間欠動作防止回路
E1、E2 基準電源/基準電圧
VH VH端子(高電圧端子)
VCC VCC端子/VCC端子電圧
FB FB端子(フィードバック端子)
Claims (6)
- スイッチングトランジスタと、所定の出力電圧を出力させるために、前記スイッチングトランジスタを制御する制御回路と、該制御回路の電源を起動時に充電する起動回路と、を備え、前記電源電圧が第1の基準電圧を超えると、前記起動回路を停止し、前記電源電圧が前記第1の基準電圧より低い第2の基準電圧より低くなると前記制御回路を停止して、前記電源を起動回路により充電するスイッチング電源回路において、
軽負荷時に、前記第1の基準電圧と前記第2の基準電圧との間の第3の基準電圧より前記電源が低くなると所定期間前記起動回路を動作させ電源を充電することを特徴とするスイッチング電源回路。 - 前記制御回路は、前記制御を行う制御部と、前記起動回路と、前記電源電圧が前記第1の基準電圧を超えたとき第1の信号を出力し、前記第2の基準電圧より低くなると第2の信号を出力する低電圧誤動作防止回路と、前記電源電圧が前記第3の基準電圧より低くなると第3の信号を出力する間欠動作防止回路とを、備えたことを特徴とする請求項1に記載のスイッチング電源回路。
- スイッチング素子と、所定の出力を出力させるためにスイッチング素子を制御する制御回路と、該制御回路の電源を充電する起動回路と、前記電源電圧が第1の基準電圧より高くなると第1の信号を出力し、前記電源電圧が第1の基準電圧より低い第2の基準電圧より低くなると第2の信号を出力する低電圧誤動作防止信号と有し、前記制御回路は、第1の信号により動作し、第2の信号により停止し、第2の信号により前記電源を充電動作するスイッチング電源回路において、
軽負荷時に前記第1の基準電圧と前記第2の基準電圧との間の第3の基準電圧より前記電源が低くなると所定期間第3の信号を出力する、間欠動作防止回路を有し、前記起動回路が前記第3の信号により前記電源を充電動作することを特徴とするスイッチング電源回路。 - 前記間欠動作防止回路は、前記電源電圧と前記第3の基準電圧とを比較し前記電源電圧が前記第3の基準電圧より低くなると第4の信号を出力する比較器と、前記出力電圧をフィードバックしたフィードバック電圧と所定の第4の基準電圧とを比較し前記フィードバック電圧が前記第4の基準電圧より低くなると第5の信号を出力する比較器と、前記第4の信号と前記第5の信号とを入力したときの論理積に基づく第6の信号を出力する論理回路と、を備えたことを特徴とする請求項2または3に記載のスイッチング電源回路。
- 前記制御部は発振回路を備え、前記間欠動作防止回路は、前記第6の信号と、前記発振回路の出力とを入力し、前記第3の信号を出力するフリップフロップ回路を備えたことを特徴とする請求項4に記載のスイッチング電源回路。
- 前記制御回路が集積回路であること特徴とする請求項1ないし5のいずれかに記載のスイッチング電源回路。
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JP2001328571A JP3794475B2 (ja) | 2001-10-26 | 2001-10-26 | スイッチング電源回路 |
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