JP4635555B2 - スイッチング電源制御回路 - Google Patents

Description

この発明は、交流電源と接続されたコンバータトランスの一次回路側コイルに対して整流平滑出力を供給し、二次回路側コイルから出力される直流電圧を所望する一定値に制御するようにしたスイッチング電源装置のスイッチング電源制御回路に関する。

図８は、一般的なスイッチング電源装置の回路構成を示すブロック図であり、図９は、スイッチング電源装置の一次回路側に設けた従来のスイッチング電源制御回路１００を示すブロック図である。

図８において、スイッチング電源装置の交流入力端子（ＡＣ ｉｎｐｕｔ）には交流電源ＡＣＶが接続されている。この交流電源ＡＣＶの交流出力は、ダイオードブリッジＤ１に印加され、そこで整流された直流電圧がスイッチング電源制御回路１００（以下、単に制御回路１００ともいう。）の主電源端子ＶＣＣに供給される。この制御回路１００は集積回路（ＩＣ）装置として構成され、その外部端子として主電源端子ＶＣＣのほかに、フィードバック端子ＦＢ、接地端子ＧＮＤ、補助電源端子ＶＤＤ、およびドライブ端子ＤＲなどを備えている。また、この制御回路１００の主電源端子ＶＣＣは平滑用のコンデンサＣ１の一端と接続され、平滑用のコンデンサＣ１の一端はさらにコンバータトランスＴ（以下、単にトランスＴという。）の１次巻線Ｔ１の一端と接続される。

制御回路１００のフィードバック端子ＦＢには、フォトカプラを構成するフォトトランジスタＰＴとコンデンサＣ４との並列回路が接続されている。また、制御回路１００の接地端子ＧＮＤはコンデンサＣ１、フォトトランジスタＰＴ、コンデンサＣ４の他端などとともに接地されている。

トランスＴの２次巻線Ｔ２には、ダイオードＤ２とコンデンサＣ２からなる整流回路が接続され、さらにコンデンサＣ２の端子間電圧である直流出力を、出力端子（ＤＣ ｏｕｔｐｕｔ）から負荷１１に供給するように構成されている。この出力端子には、抵抗Ｒ１０〜Ｒ１３、コンデンサＣ５，Ｃ６、およびツェナーダイオード（シャントレギュレータ）ＺＤ２によって構成された出力電圧検出回路１２が接続されるとともに、フォトカプラを構成する発光ダイオードＬＥＤが抵抗Ｒ１０に対して並列に接続されている。

また、トランスＴの一次回路側には、整流用のダイオードＤ３と平滑用のコンデンサＣ３を介して３次巻線Ｔ３が制御回路１００の補助電源端子ＶＤＤに接続されている。この３次巻線Ｔ３から補助電源端子ＶＤＤに接続されている制御回路１００中の各回路ブロックに対して、スイッチング電源装置のスイッチング動作中、それらの動作に必要な電力を直流電圧として供給するように構成されている。また、トランスＴの１次巻線Ｔ１の他端はドライブ端子ＤＲに接続されている。

なお、トランスＴの１次巻線Ｔ１には、ここで発生する交流電圧成分を吸収するために、抵抗Ｒ１４とダイオードＤ４の直列回路が接続され、このうち抵抗Ｒ１４に対してコンデンサＣ７が並列に接続されている。トランスＴの１次巻線Ｔ１の他端は、図９に示す制御回路１００のドライブ端子ＤＲを介して、後述するようにスイッチング制御されるスイッチング素子、例えばＮチャネル（Ｎｃｈ）ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）Ｎ１のドレイン端子に接続されている。

つぎに、図９に示す制御回路１００の内部回路構成について具体的に説明する。
一般にスイッチング電源装置における制御回路１００は、第１のバイアス回路（ｂｉａｓ１）１０１、基準電圧回路（ｒｅｆ）１０２、定電流回路１０３と、ヒステリシスコンパレータ１０４によって構成される低電圧誤動作防止（ＵＶＬＯ：Ｕｎｄｅｒ Ｖｏｌｔａｇｅ Ｌｏｃｋ Ｏｕｔ）回路とを備えている。バイアス回路１０１、基準電圧回路１０２、定電流回路１０３、ヒステリシスコンパレータ１０４、ラッチ回路（ｌａｔｃｈ）１０５は、いずれも例えば抵抗やゲート接地されたＰチャネル（Ｐｃｈ）ＦＥＴなどのインピーダンス素子（電圧供給素子）からなる起動抵抗回路１２０を介して、主電源端子ＶＣＣと接続されている。また、定電流回路１０３と補助電源端子ＶＤＤの接続点に接続された第２のバイアス回路（ｂｉａｓ２）１０６、発振回路（ｏｓｃ）１０７、ＰＷＭ（Pulse Width Modulation）コンパレータ（ＰＷＭ）１０８、駆動回路（ｄｒｖ）１０９、および過電圧検出回路１１１はいずれも補助電源端子ＶＤＤと接続され、この補助電源端子ＶＤＤにＩＣの外付け素子として接続された平滑用のコンデンサＣ３には、定電流回路１０３からの電流を積分することにより得られる電圧が供給されている。

制御回路１００のバイアス回路１０１は各回路にバイアス電圧を出力するもの、基準電圧回路１０２は各比較回路に複数の基準電圧を出力するもの、定電流回路１０３は補助電源端子ＶＤＤに接続されたコンデンサＣ３への充電電流を出力するものである。また、低電圧誤動作防止回路は、電源Ｅ３による所定の基準電圧に対する補助電源端子ＶＤＤの端子電圧の大小をヒステリシスコンパレータ１０４によって比較し、誤動作防止信号ｕｖｌｏとその反転信号ｕｖｌｏ＿ｂを出力して、バイアス回路１０６のバイアス電流の導通／遮断を制御し、制御回路１００内に設けた発振回路１０７等での発振動作／停止を行う（例えば、以下の特許文献１を参照）。

ここで、ヒステリシスコンパレータ１０４は、＋入力端子に基準電圧値を出力する電源Ｅ３が接続され、−入力端子には抵抗Ｒ７を介して補助電源端子ＶＤＤが接続されている。そして、スイッチング電源装置の起動時には補助電源端子ＶＤＤの電圧信号が高い閾値電圧Ｖｔｈｏｎ、例えば１６．５Ｖになったとき動作して誤動作防止信号ｕｖｌｏにＬ（ｌｏｗ）レベルの信号を出力し、その後、補助電源端子ＶＤＤの電圧信号が低い閾値電圧Ｖｔｈｏｆｆ、例えば９Ｖ以下になると誤動作防止信号ｕｖｌｏにＨ（ｈｉｇｈ）レベルの信号を出力する。さらに、インバータ１１０からは誤動作防止信号ｕｖｌｏを反転した反転信号ｕｖｌｏ＿ｂが出力される。ラッチ回路１０５は、後述する過電圧検出回路１１１からの過電圧防止信号ＯＶＰを受けて、スイッチング電源装置におけるスイッチング動作を安全サイドで停止させるものである。

また、第２のバイアス回路１０６は誤動作防止信号ｕｖｌｏがＬレベルのときに各回路にバイアス電流を供給するもの、発振回路１０７は誤動作防止信号ｕｖｌｏがＬレベルのときに発振動作を開始して、所定周波数の三角波信号（鋸波信号であってもよい。）を出力するもの、ＰＷＭコンパレータ１０８はその＋入力端子に発振回路１０７からの三角波信号が入力され、−入力端子にフィードバック電圧検出用の抵抗Ｒ３，Ｒ４の接続点の電圧信号が入力されるものであり、別の−入力端子には基準電圧値を出力する電源Ｅ２が接続されている。駆動回路１０９はＰＷＭコンパレータ１０８の出力を受けて、ＭＯＳＦＥＴＮ１のゲート端子に駆動信号を供給するもの、過電圧検出回路１１１はその＋入力端子に過電圧検出用の抵抗Ｒ１，Ｒ２の接続点の電圧信号が入力され、−入力端子に電源Ｅ１からの基準電圧値が入力されるものであって、補助電源端子ＶＤＤに過電圧が供給された場合などに、ラッチ回路１０５に対して過電圧防止信号ＯＶＰを出力している。

このように構成された従来のスイッチング電源装置では、スイッチング電源制御回路１００の補助電源端子ＶＤＤに接続されたコンデンサＣ３に、交流電源ＡＣＶの投入後に定電流回路１０３からの充電が開始される（スタンバイ状態）。前述したように制御回路１００は低電圧誤動作防止機能を有しており、補助電源端子ＶＤＤにおいてコンデンサＣ３の充電電圧を検出することによって、ＭＯＳＦＥＴ（スイッチングトランジスタ）Ｎ１のスイッチング動作を制御している。コンデンサＣ３が充電され、その電圧値がスイッチング動作開始の閾値電圧Ｖｔｈｏｎに達すると、ＰＷＭコンパレータ１０８が起動してスイッチング動作を開始する。そして、補助電源端子ＶＤＤの電圧値が閾値電圧Ｖｔｈｏｎに達した時点で、切り換え手段などにより定電流回路１０３とコンデンサＣ３とを分離して充電電流を停止する制御を行うものもある。

通常、スイッチング電源制御回路１００は、ＰＷＭコンパレータ１０８が起動してスイッチングトランジスタＮ１のスイッチング動作が開始されると、補助電源端子ＶＤＤに接続されたトランスＴの３次巻線Ｔ３からスイッチング制御動作に必要な電力が供給されるとともに、フォトカプラを構成する発光ダイオードＬＥＤを介してフィードバックされる電圧信号により、トランスＴの二次回路側の負荷１１に対して出力電圧（ＤＣ ｏｕｔｐｕｔ）を一定に保つように、ＰＷＭコンパレータ１０８によるＰＷＭ制御等の電圧制御が実行される。

図１０は、従来のスイッチング電源制御回路１００における電流源回路とその周辺部制御回路の構成を示す回路図である。
ここでは、電源ラインと接地間には、定電流回路１３とＮｃｈＭＯＳＦＥＴＮ２のドレインとを接続した直列回路が接続され、かつＮｃｈＭＯＳＦＥＴＮ２のゲートおよびドレインとＮｃｈＭＯＳＦＥＴＮ３のゲートが接続され、ＮｃｈＭＯＳＦＥＴＮ２とＮ３のソースがともに接地されてカレントミラー回路（第１のカレントミラー回路）を構成している。また、ＰｃｈＭＯＳＦＥＴＰ１のゲートおよびドレインとＰｃｈＭＯＳＦＥＴＰ２のゲートが接続され、ソースがともに電源ラインに接続されて、別のカレントミラー回路（第２のカレントミラー回路）を構成している。これらのカレントミラー回路は、ＰｃｈＭＯＳＦＥＴＰ１のドレインが抵抗Ｒ２１を介してＮｃｈＭＯＳＦＥＴＮ３のドレインと接続され、さらにゲート保護用のツェナーダイオードＺＤ１は、そのカソードが電源ラインに接続され、アノードがＰｃｈＭＯＳＦＥＴＰ１，Ｐ２のゲートに接続されている。また、ＰｃｈＭＯＳＦＥＴＰ２のドレイン端子は、補助電源端子ＶＤＤに接続されている。

いま、ＮｃｈＭＯＳＦＥＴＮ２，Ｎ３のチャネル幅とチャネル長を、それぞれＷ２，Ｌ２およびＷ３，Ｌ３とし、それらの閾値が互いに等しいとしたとき、それぞれに流れるドレイン電流ｉ２とｉ３との間には、つぎの関係が成り立つ。

ｉ３＝（Ｗ３／Ｌ３）／（Ｗ２／Ｌ２）・ｉ２
したがって、Ｗ２／Ｌ２＝Ｎ２、Ｗ３／Ｌ３＝Ｎ３とすれば、定電流回路１３のバイアス電流は、ＮｃｈＭＯＳＦＥＴＮ２のドレインからＮｃｈＭＯＳＦＥＴＮ３に供給されるときに、カレントミラー回路のミラー比に応じて（Ｎ３／Ｎ２）倍の大きさとなって流入する。また、ＰｃｈＭＯＳＦＥＴＰ１，Ｐ２においてＮ２，Ｎ３と同様の関係が成り立つとすれば、さらに（Ｐ２／Ｐ１）倍の大きさのバイアス電流となって、ＰｃｈＭＯＳＦＥＴＰ２のドレインから補助電源端子ＶＤＤへ充電電流として供給されることになる。

この補助電源端子ＶＤＤの周辺部制御回路として、補助電源端子ＶＤＤから充電電流が流入するコンデンサＣ３が大地（ＧＮＤ）との間に接続されている。また、このコンデンサＣ３の充電電圧を検出して、スイッチング電源制御回路１００を制御するために、低電圧誤動作防止回路のヒステリシスコンパレータ１０４の検出端子（−側入力端子）と補助電源端子ＶＤＤとが抵抗Ｒ７を介して接続されている。さらに、補助電源端子ＶＤＤにはダイオードＤ３のカソードが接続され、このダイオードＤ３のアノードには、一端が接地された３次巻線Ｔ３の他端が接続されている。なお、この補助電源端子ＶＤＤには、図１０には示していないが、図９に示す発振回路１０７、ＰＷＭコンパレータ１０８等のスイッチング電源制御回路１００の内部回路も接続されている。

つぎに、このスイッチング電源装置が待機状態など軽負荷状態になった場合について説明する。図１１は、従来のスイッチング電源制御回路１００による補助電源端子ＶＤＤの電圧値の変化を示す図である。

ここで、二次回路側の負荷１１が無負荷、あるいは軽負荷になった場合、出力電圧検出回路１２の出力電圧が帰還されてＰＷＭ制御によるスイッチング動作が停止する。これにより、補助電源端子ＶＤＤにはトランスＴの３次巻線Ｔ３からの電力供給がなくなる。

このとき、補助電源端子ＶＤＤの端子電圧がヒステリシスコンパレータ１０４のスイッチング動作を停止する閾値電圧Ｖｔｈｏｆｆより高い場合、ＰＷＭ制御によりスイッチング電源のスイッチングは停止しているけれども、コンデンサＣ３に蓄えられたエネルギーにより制御回路１００は動作状態にある。しかし、動作状態にある制御回路１００によってエネルギーが消費されるため、コンデンサＣ３の電圧は低下し、二次回路側で出力電圧を検出している出力電圧検出回路１２からの帰還信号によって、スイッチング動作が再開される前に補助電源端子ＶＤＤの端子電圧が閾値電圧Ｖｔｈｏｆｆまで低下したときには低電圧誤動作防止回路が働いて、動作状態にあった制御回路１００は停止してスイッチング電源がスタンバイ状態となる。

スイッチング電源装置は、スタンバイ状態となると再び充電電流によってコンデンサＣ３への充電が始まり（例えば、以下の特許文献２を参照）、補助電源端子ＶＤＤの電圧値が閾値電圧Ｖｔｈｏｎに達するとスイッチング動作を開始しようとする。このとき二次回路側に負荷１１があれば通常の連続したスイッチング動作を行うが、無負荷、あるいは軽負荷であれば、前述した動作と同様な動作となり、充電→動作→充電→…という間欠動作を繰り返す間欠周期になる（図１１参照）。

このとき、充電期間中にコンデンサＣ３に充電電流を供給する電流源は、ＰｃｈＭＯＳＦＥＴＰ２だけであるため、図１１に示すように、起動時における充電電流の大きさは間欠動作時の充電電流と同じ電流値であった。
特開２００１−３５２７４９号公報（図５） 特開２００２−２０９３８０号公報（段落番号〔００２４〕〜〔００２６〕，図２）

上述したスイッチング電源装置では、無負荷時、あるいは軽負荷時において間欠動作時の消費電力を低減するためには、コンデンサＣ３の充電時間を長くして、充電時間と動作時間との比率を変えればよい。すなわち、コンデンサＣ３を充電するための充電電流値を小さくすれば、充電後の動作時間は変わらないから動作時間に対する充電時間の比率が大きくなって、消費電力の低減が可能になる。

ところが、無負荷時、あるいは軽負荷時の間欠動作（スタンバイ状態）において、充電時間を動作時間に対して相対的に長くすれば消費電力を小さくできるとはいえ、スイッチング電源装置の起動時でも間欠動作時と同じ充電速度であれば、起動時間が長くなってしまい、電源投入後にスイッチング電源装置が正常に動作するまでに時間がかかるという問題があった。

この発明はこのような点に鑑みてなされたものであり、間欠動作時における充電時間だけを長くして軽負荷時におけるスイッチングロスを低減するとともに、スイッチング電源装置の電源投入後における起動時間を短縮することができるスイッチング電源制御回路を提供することを目的とする。

この発明では上記問題を解決するために、交流電源と接続されたコンバータトランスの一次回路側コイルに対して整流平滑出力を供給し、二次回路側コイルから出力される直流電圧を所望する一定値に制御するようにしたスイッチング電源装置のスイッチング電源制御回路が提供される。このスイッチング電源制御回路では、前記一次回路側の補助コイルによって充電可能なコンデンサに接続された補助電源端子と、前記交流電源の投入後の起動期間に前記補助電源端子を介して前記コンデンサに充電電流を供給する電流源と、前記補助電源端子の電圧信号を検知して、前記電流源から前記コンデンサに供給される充電電流の大きさを制御する電流制御回路と、を備え、前記電流源は、前記交流電源の投入時に前記補助電源端子を介して独立にそれぞれ前記コンデンサに充電電流を供給する第１、第２の電流源によって構成され、前記電流制御回路は、前記補助電源端子の電圧信号が所定の閾値電圧を超えたとき、前記第２の電流源から前記コンデンサへの充電電流を停止制御し、前記電流制御回路では、前記起動期間に前記電流源から前記コンデンサに供給される充電電流を、前記スイッチング電源装置が間欠動作するときの充電電流より大きな電流値となるように制御したことを特徴とする。

この発明のスイッチング電源制御回路では、補助電源端子の端子電圧を検出して、スタンバイ状態における充電電流の電流値を切り換え制御するように構成した。これにより、起動時間を短くして、かつ間欠周期を長くすることができ、これによって、スイッチング電源装置の待機状態における無駄な消費電力を低く抑えることができる。特に、軽負荷時、あるいは、無負荷時において間欠動作するように設計されたスイッチング電源装置に適用することで、さらに効果が期待できる。

以下、この発明の８つの実施形態について、それぞれ図面を参照して詳細に説明する。
（第１の実施形態）
図１は、この発明の第１の実施形態に係るスイッチング電源制御回路２００の構成例を示す回路図である。ここには、スイッチング電源制御回路２００の電流源回路とその周辺部制御回路の構成だけを示しており、その基本となる全体回路構成は図９に示した従来回路１００のものと同じである。したがって、以下では同一部分についての説明を省略する。なお、この実施形態の発明は、特許請求の範囲の請求項４に記載した発明に対応するものである。

図１において、電源ラインと接地間には、定電流回路１３とＮｃｈＭＯＳＦＥＴＮ２のドレインとを接続した直列回路が接続され、かつＮｃｈＭＯＳＦＥＴＮ２のゲートおよびドレインとＮｃｈＭＯＳＦＥＴＮ３のゲートが接続され、ＮｃｈＭＯＳＦＥＴＮ２とＮ３のソースがともに接地され、第１のカレントミラー回路を構成している。また、ＰｃｈＭＯＳＦＥＴＰ１のゲートおよびドレインとＰｃｈＭＯＳＦＥＴＰ２およびＰ１１のゲートが接続され、ソースがともに電源ラインに接続されて、第２のカレントミラー回路を構成している。これらのカレントミラー回路は、ＰｃｈＭＯＳＦＥＴＰ１のドレインが抵抗Ｒ２１を介してＮｃｈＭＯＳＦＥＴＮ３のドレインと接続され、さらにゲート保護用のツェナーダイオードＺＤ１は、そのカソードが電源ラインに接続され、アノードがＰｃｈＭＯＳＦＥＴＰ１，Ｐ２およびＰ１１のゲートに接続されている。さらに、ＰｃｈＭＯＳＦＥＴＰ２のドレイン端子は、補助電源端子ＶＤＤおよび抵抗Ｒ７の一端に接続されている。

図１の回路において、図１０に示す従来回路と異なるところは、補助電源端子ＶＤＤに対して電流源となるＰｃｈＭＯＳＦＥＴＰ２（以下、第１の電流源Ｐ２ともいう。）、ＰｃｈＭＯＳＦＥＴＰ１１（以下、第２の電流源Ｐ１１ともいう。）がそれぞれコンデンサＣ３に充電電流を供給するように構成されている点である。そして、図１の破線で囲んだ部分は、第２の電流源Ｐ１１の電流制御回路１４として機能するものであって、この電流制御回路１４により補助電源端子ＶＤＤでの電圧信号を検知して、第２の電流源Ｐ１１からコンデンサＣ３に供給される充電電流を停止制御するように構成されている。

ここで、第１の電流源Ｐ２からの充電電流は、定電流回路１３から供給されるバイアス電流に対して、カレントミラー回路のミラー比により（Ｎ３／Ｎ２）・（Ｐ２／Ｐ１）倍に決定され、ＰｃｈＭＯＳＦＥＴＰ２のドレインからコンデンサＣ３への充電電流として供給される。また、第２の電流源であるＰｃｈＭＯＳＦＥＴＰ１１は、そのドレインがスイッチ回路、例えばＰｃｈＭＯＳＦＥＴＰ１２を介して補助電源端子ＶＤＤと接続されていて、電流制御回路１４の出力状態に応じて補助電源端子ＶＤＤとの間の導通／非導通を切り換え可能に構成されている。

つぎに、第２の電流源であるＰｃｈＭＯＳＦＥＴＰ１１をオンオフ制御する電流制御回路１４の構成について説明する。
この電流制御回路１４は、ＰｃｈＭＯＳＦＥＴＰ１２、ＮｃｈＭＯＳＦＥＴＮ１１、抵抗Ｒ２２〜Ｒ２４、ツェナーダイオードＺＤ３、ヒステリシスコンパレータ１４１、インバータ１４２、および電源Ｅ４とから構成されている。ここで、ＰｃｈＭＯＳＦＥＴＰ１２のソースは、第２の電流源であるＰｃｈＭＯＳＦＥＴＰ１１のドレインと接続され、ＰｃｈＭＯＳＦＥＴＰ１２のドレインは補助電源端子ＶＤＤと接続されている。また、ＮｃｈＭＯＳＦＥＴＮ１１のソースは接地され、そのドレインと電源ラインとの間には抵抗Ｒ２２と抵抗Ｒ２３との直列回路が接続され、さらに、ＰｃｈＭＯＳＦＥＴＰ１２のゲートが抵抗Ｒ２２とＲ２３との接続点に接続されている。

ヒステリシスコンパレータ１４１は、−入力端子が抵抗Ｒ２４を介して補助電源端子ＶＤＤに接続され、その＋入力端子には基準電圧値を出力する電源Ｅ４が接続されている。このヒステリシスコンパレータ１４１では、補助電源端子ＶＤＤの電圧信号を検出して、検出した電圧レベルが基準電圧値より低い場合、出力端子からＨ（ｈｉｇｈ）レベルの信号を出力し、基準電圧値より高い場合、Ｌ（ｌｏｗ）レベルの信号を出力する。また、ヒステリシスをもつ電源Ｅ４は、検出した電圧レベルに対して上限電圧値となる閾値電圧Ｖｃｈｇｏｆｆと下限電圧値となる閾値電圧Ｖｃｈｇｏｎとを基準電圧値として設定している。ヒステリシスコンパレータ１４１の出力端子は、ＮｃｈＭＯＳＦＥＴＮ１１のゲートと接続され、補助電源端子ＶＤＤの電圧信号に応じてＮｃｈＭＯＳＦＥＴＮ１１をオンオフ制御している。したがって、電流制御回路１４では抵抗Ｒ２２とＲ２３の接続点電位によってＰｃｈＭＯＳＦＥＴＰ１２のゲートがオンオフ制御されることによって、このＰｃｈＭＯＳＦＥＴＰ１２が第２の電流源Ｐ１１と補助電源端子ＶＤＤとの間を接続するスイッチ回路として機能する。また、このＰｃｈＭＯＳＦＥＴＰ１２には、電源ラインとゲートとの間にゲート保護用のツェナーダイオードＺＤ３が接続されている。

なお、補助電源端子ＶＤＤの周辺部制御回路として、補助電源端子ＶＤＤからの充電電流が流入するコンデンサＣ３が大地（ＧＮＤ）との間に接続されている。また、このコンデンサＣ３の充電電圧を検出して、スイッチング電源制御回路２００を制御するために、抵抗Ｒ７を介して低電圧誤動作防止回路のヒステリシスコンパレータ１０４の検出端子（−側入力端子）と補助電源端子ＶＤＤとが接続されている。さらに、補助電源端子ＶＤＤにはダイオードＤ３のカソードが接続され、このダイオードＤ３のアノードは一端が接地された３次巻線Ｔ３の他端に接続されている。

つぎに、上記構成のスイッチング電源制御回路２００の動作について説明する。図２は、スイッチング電源制御回路２００における起動時の充電電圧の変化を示す図である。図中の点線で示す波形は、第１の電流源ＰｃｈＭＯＳＦＥＴＰ２のみで充電する場合の充電電圧の変化を示すものであって、図１１に示した波形に相当する。また、図３には図２における起動時の充電電圧の変化を拡大して示している。

図１のスイッチング電源制御回路２００では、ＰｃｈＭＯＳＦＥＴＰ２，ＰｃｈＭＯＳＦＥＴＰ１１がそれぞれ第１，第２の電流源として備えられていて、スイッチング電源装置に交流電源ＡＣＶが投入された時に、補助電源端子ＶＤＤからコンデンサＣ３に対してそれぞれ独立して充電電流を供給するように構成されている。したがって、制御回路２００の動作条件に応じて２つの電流源Ｐ２，Ｐ１１から同時に、あるいは第１の電流源Ｐ２だけからコンデンサＣ３への充電電流を供給するようになる。

つぎに、電流制御回路１４における電源Ｅ４の制御閾値電圧にヒステリシスを有する場合について、制御回路２００の第２の電源端子である補助電源端子ＶＤＤに供給される充電電流について説明する。

電源投入直後では、補助電源端子ＶＤＤの電圧は、電流制御回路１４のスイッチ回路（ＰｃｈＭＯＳＦＥＴＰ１２）を非導通状態とする閾値電圧Ｖｃｈｇｏｆｆには到達していない。そのため、スイッチ回路が導通状態にあることから、補助電源端子ＶＤＤには第１の電流源Ｐ２と第２の電流源Ｐ１１とから充電電流が供給され、そこに接続されたコンデンサＣ３ヘの充電が開始される。コンデンサＣ３が充電されることで、補助電源端子ＶＤＤの端子電圧がヒステリシスコンパレータ１４１の上限の閾値電圧Ｖｃｈｇｏｆｆに達すると、スイッチ回路が非導通状態となり、第２の電流源Ｐ１１と補助電源端子ＶＤＤとが切り離される。そして、その後は補助電源端子ＶＤＤの端子電圧がスイッチング動作を開始する閾値電圧Ｖｔｈｏｎに達するまで、第１の電流源Ｐ２の充電電流だけによってコンデンサＣ３が充電される。

スイッチング電源装置がスイッチング動作を開始した以降では、電流制御回路１４での検出電圧と出力電圧との間にはヒステリシスがあるため、スイッチング電源制御回路１００の制御によって補助電源端子ＶＤＤの端子電圧が低電圧誤動作防止回路によるスイッチング動作停止の閾値電圧Ｖｔｈｏｆｆ以下になった場合でも、補助電源端子ＶＤＤの端子電圧がスイッチ回路を導通状態とする閾値電圧Ｖｃｈｇｏｎ以下にならなければ第２の電流源Ｐ１１と補助電源端子ＶＤＤとは接続されず、再び第１の電流源Ｐ２の充電電流だけによってコンデンサＣ３が充電される。したがって、電源投入直後の起動時間を短くして、かつ間欠周期を長くすることができる。

図１に示す実施形態において、第２の電流源Ｐ１１と補助電源端子ＶＤＤとの間をオンオフ制御するスイッチ回路にはＰｃｈＭＯＳＦＥＴＰ１２を用いている。しかし、例えばトランスファーゲートのように補助電源端子ＶＤＤの端子電圧により第２の電流源Ｐ１１との間で導通／遮断の制御を行えるものであれば、それ以外のものも使用できる。なお、トランスファーゲートを用いた場合、その導通／遮断を切り換える信号としては、ヒステリシスコンパレータ１４１からＮｃｈＭＯＳＦＥＴＮ１１のゲートに入力する制御信号だけでなく、図１に示すインバータ１４２の出力のような、この制御信号のｈｉｇｈ／ｌｏｗを反転した信号も必要となる。

以上の説明では、図２に示すように各閾値電圧の電位関係を、
Ｖｃｈｇｏｎ＜Ｖｃｈｇｏｆｆ＜Ｖｔｈｏｆｆ＜Ｖｔｈｏｎ
のように設定している。

図４では、図１の実施形態の変形例における起動時の充電電圧の変化を示している。なお、細線は第１の電流源ＰｃｈＭＯＳＦＥＴＰ２のみで充電する場合の充電電圧の変化を示す。ここでは、図２の場合とは異なり、各閾値電圧の電位関係を、
Ｖｃｈｇｏｎ＜Ｖｔｈｏｆｆ＜Ｖｃｈｇｏｆｆ＜Ｖｔｈｏｎ
のように設定している。この場合には、スイッチング電源制御回路２００の動作は同じであるが、電源投入直後での補助電源端子ＶＤＤの端子電圧の立ち上がり方が異なり、図２に示すものと比較したとき、図４に示す充電電圧の方が起動するまでの時間を一層短くすることができる。

なお、第２の電流源を制御する電流制御回路１４に比較回路として設けられているヒステリシスコンパレータ１４１に代えて、制御電圧にヒステリシスが無いコンパレータ（すなわち、Ｖｃｈｇｏｎ＝Ｖｃｈｇｏｆｆ＝Ｖｃｈｇ）を用いた場合には、各閾値電圧の電位関係は、
Ｖｃｈｇ＜Ｖｔｈｏｆｆ＜Ｖｔｈｏｎ
となるが、その場合には、電源投入直後での補助電源端子ＶＤＤの端子電圧の立ち上がり方は、図２に示すようになる。このとき、補助電源端子ＶＤＤの端子電圧に対する充電電流の制御も上述したものと同様に行われる。

このように、第１の実施形態に係るスイッチング電源制御回路２００では補助電源端子ＶＤＤと第２の電流源Ｐ１１との間を接続するスイッチ回路を備え、補助電源端子ＶＤＤでの電圧信号によりスイッチ回路をオンオフ制御して、第２の電流源Ｐ１１から供給されるコンデンサＣ３への充電電流を停止制御するように構成したので、起動時間を短くして、かつ間欠周期を長くすることができる。

（第２の実施形態）
つぎに、この発明の第２の実施形態について説明する。図５は、第２の実施形態に係るスイッチング電源制御回路２１０の構成例を示す回路図である。なお、この実施形態の発明は、特許請求の範囲の請求項５に記載した発明に対応するものである。

第２の実施形態では、前述した第１の実施形態の回路構成と同一部分については、その説明を省略する。図５において、分離して図示されている第１の制御回路部１５と第２の制御回路部１６が、第１の実施形態の電流制御回路１４に相当する。このうち第２の制御回路部１６には、第１の電流源であるＰｃｈＭＯＳＦＥＴＰ２のゲートに接続された第２のカレントミラー回路とは異なる第３、第４のカレントミラー回路が含まれていて、その出力信号が第２の電流源に相当するＰｃｈＭＯＳＦＥＴＰ１１のゲートに接続されている。

すなわち、第２の制御回路部１６は２つのカレントミラー回路からなり、電源ラインと接地間に、バイアス電流を生成する定電流回路１６１と、ＮｃｈＭＯＳＦＥＴＮ１２のドレインとを接続した直列回路が接続され、かつＮｃｈＭＯＳＦＥＴＮ１２のゲートおよびドレインとＮｃｈＭＯＳＦＥＴＮ１３のゲートが接続され、ＮｃｈＭＯＳＦＥＴＮ１２とＮ１３のソースがともに接地され、第３のカレントミラー回路を構成している。また、ＰｃｈＭＯＳＦＥＴＰ１３のゲートおよびドレインとＰｃｈＭＯＳＦＥＴＰ１１のゲートが接続され、ソースがともに電源ラインに接続されて、別の第４のカレントミラー回路を構成している。これらのカレントミラー回路は、ＰｃｈＭＯＳＦＥＴＰ１３のドレインが抵抗Ｒ２５を介してＮｃｈＭＯＳＦＥＴＮ１３のドレインと接続され、ＰｃｈＭＯＳＦＥＴＰ１３のゲートが抵抗Ｒ２６を介して電源ラインに接続されている。さらに、互いに接続されたＮｃｈＭＯＳＦＥＴＮ１２とＮ１３のゲートには、ＮｃｈＭＯＳＦＥＴＮ１４のドレインが接続され、このＮｃｈＭＯＳＦＥＴＮ１４のソースが接地されている。

ここで、第１の電流源であるＰｃｈＭＯＳＦＥＴＰ２については、そのドレインからの充電電流が第２の制御回路部１６におけるカレントミラー回路のミラー比により、定電流回路１３から供給されるバイアス電流に対して（Ｎ３／Ｎ２）・（Ｐ２／Ｐ１）倍の充電電流をコンデンサＣ３に供給している。同様に、第２の電流源であるＰｃｈＭＯＳＦＥＴＰ１１は、そのドレインからの充電電流がカレントミラー回路のミラー比により、定電流回路１６１から供給されるバイアス電流に対して（Ｎ１３／Ｎ１２）・（Ｐ１１／Ｐ１３）倍の充電電流をコンデンサＣ３に供給することになる。すなわち、第２の電流源Ｐ１１は、交流電源ＡＣＶの投入時に供給される整流平滑出力によって第１の電流源Ｐ２とは独立して駆動されるものである。したがって、第１の実施形態のように、ＰｃｈＭＯＳＦＥＴＰ１２のようなスイッチ回路を介することなしに補助電源端子ＶＤＤに接続されており、補助電源端子ＶＤＤの電圧が所定の閾値電圧を超えたとき、第２の制御回路部１６のＮｃｈＭＯＳＦＥＴＮ１４をオンオフすることによって、第２の電流源Ｐ１１自体の充電電流を停止制御することが可能となる。

なお、ゲート保護用のツェナーダイオードＺＤ４は、そのカソードが電源ラインと接続され、アノードがＰｃｈＭＯＳＦＥＴＰ１３とＰ１１のゲートと接続されている。また、ＰｃｈＭＯＳＦＥＴＰ１１のドレイン端子は、補助電源端子ＶＤＤと直接に接続されている。

第１の制御回路部１５は、抵抗Ｒ２４、ヒステリシスコンパレータ１４１、インバータ１４２、および電源Ｅ４とから構成されている。ヒステリシスコンパレータ１４１は、−入力端子に抵抗Ｒ２４を介して補助電源端子ＶＤＤが接続され、その＋入力端子に基準電圧値を出力する電源Ｅ４が接続されている。ヒステリシスコンパレータ１４１では、補助電源端子ＶＤＤの電圧信号を検出して、その検出した電圧レベルが基準電圧値より低い場合、出力端子からＨレベルの信号を出力し、基準電圧値より高い場合、Ｌレベルの信号を出力するものであって、ヒステリシスをもつ電源Ｅ４では、検出した電圧レベルに対して上限電圧値となる閾値電圧Ｖｃｈｇｏｆｆと下限電圧値となる閾値電圧Ｖｃｈｇｏｎとを設定している。ヒステリシスコンパレータ１４１の出力端子は、インバータ１４２を介して第２の制御回路部１６におけるＮｃｈＭＯＳＦＥＴＮ１４のゲートと接続され、補助電源端子ＶＤＤの電圧信号に応じてＮｃｈＭＯＳＦＥＴＮ１４をオンオフ制御することにより、第２の電流源に相当するＰｃｈＭＯＳＦＥＴＰ１１からの電流供給自体を制御するように構成されている。

つぎに、上記構成のスイッチング電源制御回路２１０の動作について説明する。
電源投入直後では、補助電源端子ＶＤＤの電圧は、第１の制御回路部１５によってＰｃｈＭＯＳＦＥＴＰ１１からの充電電流の供給を停止する閾値電圧Ｖｃｈｇｏｆｆには到達していない。そのため、第１の実施形態の図２に示したものと同様に、補助電源端子ＶＤＤには第１の電流源Ｐ２と第２の電流源Ｐ１１とからそれぞれ充電電流が供給され、そこに接続されたコンデンサＣ３ヘの充電が開始される。コンデンサＣ３が充電されることで、補助電源端子ＶＤＤの端子電圧がヒステリシスコンパレータ１４１の上限の閾値電圧Ｖｃｈｇｏｆｆに達すると、第２の電流源Ｐ１１からの電流供給が停止されるので、スイッチング電源装置が起動して補助電源端子ＶＤＤの端子電圧がスイッチング動作を開始する閾値電圧Ｖｔｈｏｎに達するまで、第１の電流源Ｐ２からの充電電流によってコンデンサＣ３が充電される。

スイッチング電源装置がスイッチング動作を開始した以降でも、前述した第１の実施形態と同様に、スイッチング電源制御回路２１０の制御によって補助電源端子ＶＤＤの端子電圧が低電圧誤動作防止回路によるスイッチング動作停止の閾値電圧Ｖｔｈｏｆｆ以下になった場合でも、補助電源端子ＶＤＤの端子電圧が閾値電圧Ｖｃｈｇｏｎ以下にならなければ第２の電流源Ｐ１１からの電流供給は開始されない。そのため、再び第１の電流源Ｐ２の充電電流だけによりコンデンサＣ３が充電される。したがって、電源投入直後の起動時間を短くして、かつ間欠周期を長くすることができる。

以上のように動作する第２の実施形態の場合でも、第２の電流源Ｐ１１による充電が行われるのはスイッチング電源装置における交流電源ＡＣＶの投入時のみとなる。
なお、第２の実施形態では、２つの電流源Ｐ２，Ｐ１１からそれぞれ流出する電流の大きさは、いずれもカレントミラー回路のミラー比、あるいは定電流回路１３，１６１におけるバイアス電流の大きさに応じて決定されるものである。ここでは、第１の電流源Ｐ２と第２の電流源Ｐ１１のそれぞれから供給される電流値の大小関係については、特に指定しない。しかし、この発明の主旨からすると、第１の電流源の電流値≦第２の電流源の電流値という関係に設定することが望ましい。

（第３の実施形態）
つぎに、この発明の第３の実施形態について説明する。図６は、第３の実施形態に係るスイッチング電源制御回路２１１の構成例を示す回路図である。

第３の実施形態では、第２の実施形態における第１の電流源Ｐ２のバイアス電流と第２の電流源Ｐ１１によるバイアス電流とを、それぞれ図９に示すラッチ回路１０５のラッチ信号ｌａｔｃｈにより停止制御するものである。ここでは、カレントミラー回路を構成するＮｃｈＭＯＳＦＥＴＮ２とＮ３のゲートの接続箇所に、ＮｃｈＭＯＳＦＥＴＮ１５のドレインが接続され、第２の制御回路部１７を構成するカレントミラー回路のＮｃｈＭＯＳＦＥＴＮ１２とＮ１３のゲートの接続箇所に、ＮｃｈＭＯＳＦＥＴＮ１６のドレインが接続されている。そして、これらＮｃｈＭＯＳＦＥＴＮ１５，Ｎ１６のソースをそれぞれ接地し、ラッチ回路１０５のラッチ信号ｌａｔｃｈをそれぞれのゲートに供給している。なお、第１の制御回路部１５の構成については、図５のものと同一である。

第３の実施形態における回路動作については、前述した第１，第２の実施形態の場合と同じで、起動時間を短くして、かつ間欠周期を長くするという効果を奏するものであるが、さらにスイッチング電源制御回路２１１の有している過電圧保護や過熱保護などの保護機能が作用することで、スイッチング動作にラッチが掛けられた時、前述したように補助電源端子ＶＤＤにおける電位低下があったときでも、充電電流が流出しないように機能するものである。なお、こうした構成とその作用効果については、上述した第１，第２の実施形態や後述する第４の実施形態のスイッチング電源制御回路に適用することができる。

（第４の実施形態）
つぎに、この発明の第４の実施形態について説明する。図７は、第４の実施形態に係るスイッチング電源制御回路２０１の構成例を示す回路図である。

この実施形態のスイッチング電源制御回路２０１は、補助電源端子ＶＤＤの電圧が低電圧誤動作防止回路によって設定した閾値電圧の範囲を逸脱したとき、第１，第２の電流源からの充電電流を停止制御しようとするものであって、第１の実施形態の電流制御回路１４におけるＮｃｈＭＯＳＦＥＴＮ２，Ｎ３からなるカレントミラー回路にＮｃｈＭＯＳＦＥＴＮ１７を設け、このＮｃｈＭＯＳＦＥＴＮ１７のゲートに低電圧誤動作防止回路の誤動作防止信号ｕｖｌｏの反転信号ｕｖｌｏ＿ｂを供給している。ここでは、ＮｃｈＭＯＳＦＥＴＮ１７を追加した以外の構成については、第１の実施形態のスイッチング電源制御回路２００と同様である。

このように構成したスイッチング電源制御回路２０１では、低電圧誤動作防止回路の動作電圧と電源電圧の大きさに応じて、ＮｃｈＭＯＳＦＥＴＮ２，Ｎ３からなるカレントミラー回路のミラー電流がオンオフ制御できる。したがって、電源電圧が低電圧誤動作防止回路で設定した動作電圧まで上がったときに、充電電流を停めることができる。

以上に説明した第１ないし第４の実施形態は、いずれもスイッチング電源制御回路２００，２１０，２１１，２０１を単一の集積回路装置として構成できる。しかし、第１，第２の電流源Ｐ２，Ｐ１１や電流制御回路１４などは、他の回路要素と同じスイッチング電源制御用ＩＣに内蔵しないで、独立の回路装置として構成することもできる。

（第５の実施形態）
図１２は、この発明の第５の実施形態に係るスイッチング電源制御回路３００の構成例を示す回路図である。ここでも、スイッチング電源制御回路３００の電流源回路とその周辺部制御回路の構成だけを示しており、その基本となる全体回路構成は図９に示した従来回路１００と同じである。したがって、以下では同一部分についての説明を省略する。なお、この実施形態の発明は、特許請求の範囲の請求項８に記載した発明に対応するものである。

図１２において、分離して図示されている第１の制御回路部１５と第２の制御回路部１８は、第１の実施形態の電流制御回路１４に相当する。ここでは、電源ラインと接地間には、定電流回路１３とＮｃｈＭＯＳＦＥＴＮ２のドレインとを接続した直列回路が接続され、かつＮｃｈＭＯＳＦＥＴＮ２のゲートおよびドレインとＮｃｈＭＯＳＦＥＴＮ３およびＮ１８のゲートが接続され、これらのＮｃｈＭＯＳＦＥＴＮ２，Ｎ３，Ｎ１８のソースがともに接地され、第１のカレントミラー回路が構成されている。また、ＰｃｈＭＯＳＦＥＴＰ１のゲートおよびドレインとＰｃｈＭＯＳＦＥＴＰ２のゲートが接続され、ソースがともに電源ラインに接続されて、第２のカレントミラー回路が構成されている。これらのカレントミラー回路は、ＰｃｈＭＯＳＦＥＴＰ１のドレインが抵抗Ｒ２１を介してＮｃｈＭＯＳＦＥＴＮ３のドレイン、およびＰｃｈＭＯＳＦＥＴＰ１４のソースと接続され、さらにゲート保護用のツェナーダイオードＺＤ１は、そのカソードが電源ラインに接続され、アノードがＰｃｈＭＯＳＦＥＴＰ１およびＰ２のゲートに接続されている。さらに、ＰｃｈＭＯＳＦＥＴＰ２のドレイン端子は、補助電源端子ＶＤＤおよび抵抗Ｒ７の一端に接続されている。

ここで、ＮｃｈＭＯＳＦＥＴＮ１８およびＰｃｈＭＯＳＦＥＴＰ１４は、それらのドレインが互いに接続され、第２の制御回路部１８の一部分を構成し、第１の実施形態における電流制御回路１４と同様、さらにＮｃｈＭＯＳＦＥＴＮ１１、抵抗Ｒ２２〜Ｒ２４、ツェナーダイオードＺＤ３、ヒステリシスコンパレータ１４１、インバータ１４２、および電源Ｅ４とともに電流制御回路を構成するものである。

図１２のスイッチング電源制御回路３００において、従来回路１００と異なるところは、第２の制御回路部１８によって第１のカレントミラー回路のミラー比が変更設定されるため、定電流回路１３から供給される定電流をもとに第２のカレントミラー回路に対して供給されるバイアス電流の大きさを変更できる点にある。すなわち、第１の制御回路部１５では補助電源端子ＶＤＤの電圧を検出し、第２の制御回路部１８によって第２のカレントミラー回路からコンデンサＣ３に供給される充電電流の大きさを制御するように構成されている。

つぎに、上記構成のスイッチング電源制御回路３００の動作について説明する。
電源投入直後には、定電流回路１３からのバイアス電流によりＮｃｈＭＯＳＦＥＴＮ２，Ｎ３およびＮ１８は導通状態にある。また、第１の制御回路部１５では補助電源端子ＶＤＤの電圧は、電源Ｅ４からヒステリシスコンパレータ１４１に出力される基準電圧値より低い。そのため、ヒステリシスコンパレータ１４１からＮｃｈＭＯＳＦＥＴＮ１１に出力されるゲート信号がＨレベルとなって、ＮｃｈＭＯＳＦＥＴＮ１１とともにＰｃｈＭＯＳＦＥＴＰ１４は導通状態になる。そこで、制御回路３００の第１のカレントミラー回路ではＮｃｈＭＯＳＦＥＴＮ３とＮ１８が並列接続された状態となり、定電流回路１３からのバイアス電流が（Ｎ３＋Ｎ１８／Ｎ２）倍の大きさに増幅されて、第２のカレントミラー回路の一次側を構成するＰｃｈＭＯＳＦＥＴＰ１に大きなバイアス電流を流すことができる。

その後、コンデンサＣ３が充電されて補助電源端子ＶＤＤの電位が上昇し、その端子電圧が電源Ｅ４で設定された基準電圧値（例えば、上限の閾値電圧Ｖｃｈｇｏｆｆ）を超えると、ヒステリシスコンパレータ１４１からＮｃｈＭＯＳＦＥＴＮ１１に出力されるゲート信号がＬレベルになって、ＮｃｈＭＯＳＦＥＴＮ１１およびＰｃｈＭＯＳＦＥＴＰ１４がともに非導通状態となる。すなわち、第１のカレントミラー回路ではＮｃｈＭＯＳＦＥＴＮ１８が切り離された状態となるから、そのミラー比がＮ２：Ｎ３となり、第２のカレントミラー回路の一次側を構成するＰｃｈＭＯＳＦＥＴＰ１には、小さなバイアス電流しか流れなくなる。

このように、第５の実施形態に係るスイッチング電源制御回路３００は、１対のトランジスタＮ２，Ｎ３，Ｎ１８からなる第１のカレントミラー回路と、第１のカレントミラー回路の後段に縦続接続され、第１のカレントミラー回路とは別の１対のトランジスタＰ１，Ｐ２からなる第２のカレントミラー回路とによって電流源が構成され、第１のカレントミラー回路のミラー比を変更することによって、第２のカレントミラー回路からコンデンサＣ３に供給される充電電流の大きさを制御できる。すなわち、スイッチング電源装置の起動期間には間欠動作するときの充電電流より大きな電流値となるように電流制御回路を構成したことによって、スイッチング電源装置の電源投入後における起動時間を短くして、かつ間欠周期を長くすることができる。

なお、補助電源端子ＶＤＤの電圧に対するヒステリシス低電圧誤動作防止回路の高低それぞれの閾値電圧をＶｔｈｏｎ，Ｖｔｈｏｆｆとし、電流制御回路の第１の制御回路部１５におけるヒステリシスを有する閾値電圧の上下限値をそれぞれＶｃｈｇｏｆｆ，Ｖｃｈｇｏｎとした場合に、これらの電位関係を
０Ｖ＜Ｖｃｈｇｏｎ＜Ｖｃｈｇｏｆｆ＜Ｖｔｈｏｆｆ＜Ｖｔｈｏｎ
とし、あるいは
０Ｖ＜Ｖｃｈｇｏｎ＜Ｖｔｈｏｆｆ＜Ｖｃｈｇｏｆｆ＜Ｖｔｈｏｎ
とすれば、電源投入直後での補助電源端子ＶＤＤの端子電圧を前述した図２、あるいは図４に示すように制御できる。さらに、ヒステリシスコンパレータ１４１に代えて、制御電圧にヒステリシスが無いコンパレータを用いることで、
０Ｖ＜Ｖｃｈｇ＜Ｖｔｈｏｆｆ＜Ｖｔｈｏｎ
のように設定してもよい。

（第６の実施形態）
つぎに、この発明の第６の実施形態について説明する。図１３は、第６の実施形態に係るスイッチング電源制御回路３１０の構成例を示す回路図である。なお、この実施形態の発明は、特許請求の範囲の請求項９に記載した発明に対応するものである。

図１３において、分離して図示されている第１の制御回路部１５と第２の制御回路部１９は、第１の実施形態の電流制御回路１４に相当する。ここでは、電源ラインと接地間には、定電流回路１３とＮｃｈＭＯＳＦＥＴＮ２のドレインとを接続した直列回路が接続され、かつＮｃｈＭＯＳＦＥＴＮ２のゲートおよびドレインとＮｃｈＭＯＳＦＥＴＮ３のゲートが接続され、これらのＮｃｈＭＯＳＦＥＴＮ２，Ｎ３のソースがともに接地され、第１のカレントミラー回路が構成されている。また、ＰｃｈＭＯＳＦＥＴＰ１のゲートおよびドレインとＰｃｈＭＯＳＦＥＴＰ２のゲートが接続され、ソースがともに電源ラインに接続されて、第２のカレントミラー回路が構成されている。これらのカレントミラー回路は、ＰｃｈＭＯＳＦＥＴＰ１のドレインが抵抗Ｒ２１を介してＮｃｈＭＯＳＦＥＴＮ３のドレイン、および抵抗Ｒ２６の一端と接続され、さらにゲート保護用のツェナーダイオードＺＤ１は、そのカソードが電源ラインに接続され、アノードがＰｃｈＭＯＳＦＥＴＰ１およびＰ２のゲートに接続されている。さらに、ＰｃｈＭＯＳＦＥＴＰ２のドレイン端子は、補助電源端子ＶＤＤおよび抵抗Ｒ７の一端に接続されている。

ここで、抵抗Ｒ２６の他端はＮｃｈＭＯＳＦＥＴＮ１９のドレインに接続され、ＮｃｈＭＯＳＦＥＴＮ１９のソースは接地され、これら抵抗Ｒ２６とＮｃｈＭＯＳＦＥＴＮ１９は第１のカレントミラー回路の二次側トランジスタであるＮｃｈＭＯＳＦＥＴＮ３と並列接続された電流回路を構成している。また、第１の制御回路部１５は第１の実施形態における電流制御回路１４と同様、抵抗Ｒ２４、ヒステリシスコンパレータ１４１、インバータ１４２、および電源Ｅ４によって構成されるものであって、ヒステリシスコンパレータ１４１からの出力がＮｃｈＭＯＳＦＥＴＮ１９のゲート信号として、第２の制御回路部１９に供給されている。

つぎに、上記構成のスイッチング電源制御回路３１０の動作について説明する。
電源投入直後には、定電流回路１３からのバイアス電流によりＮｃｈＭＯＳＦＥＴＮ２およびＮ３は導通状態にある。また、補助電源端子ＶＤＤの電圧は、電源Ｅ４からヒステリシスコンパレータ１４１に出力される基準電圧値より低い。そのため、ヒステリシスコンパレータ１４１からＮｃｈＭＯＳＦＥＴＮ１９に出力されるゲート信号がＨレベルとなって、ＮｃｈＭＯＳＦＥＴＮ１９は導通状態になる。そこで、第２のカレントミラー回路では、ＰｃｈＭＯＳＦＥＴＰ１の一次側電流Ｉｐ１が、定電流回路１３からのバイアス電流が第１のカレントミラー回路のミラー比（Ｎ２：Ｎ３）に応じた倍率で流れるだけでなく、電源ラインに対して抵抗Ｒ２１と抵抗Ｒ２６に依存した大きさの電流も流れる。したがって、制御回路３１０の補助電源端子ＶＤＤには電流源Ｐ２からＩｐ１×（Ｐ２／Ｐ１）の大きさで充電電流が供給され、そこに接続されたコンデンサＣ３ヘの充電が開始される。

コンデンサＣ３が充電されることで、補助電源端子ＶＤＤの端子電圧がヒステリシスコンパレータ１４１で設定された基準電圧値（例えば、上限の閾値電圧Ｖｃｈｇｏｆｆ）を超えると、ヒステリシスコンパレータ１４１からＮｃｈＭＯＳＦＥＴＮ１９に出力されるゲート信号がＬレベルになって、ＮｃｈＭＯＳＦＥＴＮ１９が非導通状態となる。すなわち、第１のカレントミラー回路と抵抗Ｒ２６とが切り離されて、第２のカレントミラー回路の一次側を構成するＰｃｈＭＯＳＦＥＴＰ１には、小さなバイアス電流しか流れなくなる。

このように、第６の実施形態に係るスイッチング電源制御回路３１０は、１対のトランジスタＮ２，Ｎ３からなる第１のカレントミラー回路と、第１のカレントミラー回路の後段に縦続接続され、第１のカレントミラー回路とは別の１対のトランジスタＰ１，Ｐ２からなる第２のカレントミラー回路とによって電流源が構成され、さらに第１のカレントミラー回路の二次側トランジスタと並列接続された電流回路によって、第２のカレントミラー回路からコンデンサＣ３に供給される充電電流の大きさを制御できる。すなわち、スイッチング電源装置の起動期間には間欠動作するときの充電電流より大きな電流値となるように構成したことによって、スイッチング電源装置の電源投入後における起動時間を短くして、かつ間欠周期を長くすることができる。

（第７の実施形態）
つぎに、この発明の第７の実施形態について説明する。図１４は、第７の実施形態に係るスイッチング電源制御回路３０１の構成例を示す回路図である。

第７の実施形態では、第５の実施形態のスイッチング電源制御回路３００（図１２）における第１のカレントミラー回路のバイアス電流を遮断するためのスイッチ回路として、ＮｃｈＭＯＳＦＥＴＮ１７が追加されており、ＮｃｈＭＯＳＦＥＴＮ１７を図９に示すラッチ回路１０５のラッチ信号ｌａｔｃｈ、あるいは低電圧誤動作防止回路の誤動作防止信号ｕｖｌｏの反転信号ｕｖｌｏ＿ｂにより、電流源Ｐ２からのバイアス電流自体を停止制御するようにしたものである。

ここでは、第１のカレントミラー回路を構成するＮｃｈＭＯＳＦＥＴＮ２とＮ３のゲートの接続箇所には、ＮｃｈＭＯＳＦＥＴＮ１７のドレインが接続され、このＮｃｈＭＯＳＦＥＴＮ１７のソースを接地するとともに、そのゲートにはラッチ信号ｌａｔｃｈ、あるいは誤動作防止信号ｕｖｌｏの反転信号ｕｖｌｏ＿ｂが供給されている。

第７の実施形態における回路動作については、前述した第５の実施形態の場合と同じで、起動時間を短くして、かつ間欠周期を長くするという効果を奏するものであるが、さらにスイッチング電源制御回路３０１の有している過電圧保護や過熱保護などの保護機能が作用することで、スイッチング動作にラッチが掛けられた時、あるいは第４の実施形態のスイッチング電源制御回路２０１と同様に、補助電源端子ＶＤＤの電圧が低電圧誤動作防止回路によって設定した閾値電圧の範囲を逸脱したときでも、電流源から充電電流が流出しないように機能する。

（第８の実施形態）
つぎに、この発明の第８の実施形態について説明する。図１５は、第８の実施形態に係るスイッチング電源制御回路３１１の構成例を示す回路図である。

第８の実施形態では、第６の実施形態のスイッチング電源制御回路３１０（図１３）において、第１のカレントミラー回路を構成するＮｃｈＭＯＳＦＥＴＮ２とＮ３からのバイアス電流を遮断するためのスイッチ回路として、ＮｃｈＭＯＳＦＥＴＮ１７とＮ２０とが追加されており、ＮｃｈＭＯＳＦＥＴＮ１７とＮ２０をそれぞれ図９に示すラッチ回路１０５のラッチ信号ｌａｔｃｈ、あるいは低電圧誤動作防止回路の誤動作防止信号ｕｖｌｏの反転信号ｕｖｌｏ＿ｂによりオフすることによって、電流源Ｐ２からのバイアス電流自体を停止制御するようにしたものである。

ここでは、第１のカレントミラー回路を構成するＮｃｈＭＯＳＦＥＴＮ２とＮ３のゲートの接続箇所にＮｃｈＭＯＳＦＥＴＮ１７のドレインが接続され、また第１のカレントミラー回路のＮｃｈＭＯＳＦＥＴＮ３と並列接続されたＮｃｈＭＯＳＦＥＴＮ１９のゲートには、ＮｃｈＭＯＳＦＥＴＮ２０のドレインが接続されている。そして、これらＮｃｈＭＯＳＦＥＴＮ１７，Ｎ２０のソースをそれぞれ接地するとともに、それぞれのゲートにラッチ回路１０５のラッチ信号ｌａｔｃｈ（あるいは誤動作防止信号ｕｖｌｏの反転信号ｕｖｌｏ＿ｂ）が供給されている。なお、第１の制御回路部１５や第２の制御回路部１９の構成については、ＮｃｈＭＯＳＦＥＴＮ２０を追加した以外、図１３のものと同一である。

このように構成したスイッチング電源制御回路３１１では、低電圧誤動作防止回路の動作電圧と電源電圧の大きさに応じて、ＮｃｈＭＯＳＦＥＴＮ２，Ｎ３からなる第１のカレントミラー回路のミラー電流自体をオンオフ制御できる。したがって、スイッチング動作にラッチが掛けられたときや、電源電圧が低電圧誤動作防止回路で設定した動作電圧まで上がったときには、充電電流を停めることができる。

以上に説明した第５ないし第８の実施形態は、いずれもスイッチング電源制御回路３００，３０１，３１０，３１１を単一の集積回路装置として構成できる。しかし、電流源Ｐ２や電流制御回路などは、他の回路要素と同じスイッチング電源制御用ＩＣに内蔵しないで、独立の回路装置として構成することもできる。

この発明の第１の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。 この発明のスイッチング電源制御回路における起動時の充電電圧の変化を示す図である。 図２における起動時の充電電圧の変化を拡大して示す図である。 図１のスイッチング電源制御回路の変形例における起動時の充電電圧の変化を示す図である。 この発明の第２の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。 この発明の第３の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。 この発明の第４の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。 一般的なスイッチング電源装置の回路構成を示すブロック図である。 従来のスイッチング電源制御回路を示すブロック図である。 従来のスイッチング電源制御回路における電流源回路とその周辺部制御回路の構成を示す回路図である。 従来のスイッチング電源制御回路による補助電源端子ＶＤＤの電圧値の変化を示す図である。 この発明の第５の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。 この発明の第６の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。 この発明の第７の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。 この発明の第８の実施形態に係るスイッチング電源制御回路の構成例を示す回路図である。

符号の説明

１１ 負荷
１２ 出力電圧検出回路
１３ 定電流回路
１４ 電流制御回路
１５ 第１の制御回路部
１６〜１９ 第２の制御回路部
２００，２０１，２１０，２１１，３００，３０１，３１０，３１１ 制御回路（スイッチング電源制御回路）
１０１ 第１のバイアス回路（ｂｉａｓ１）
１０２ 基準電圧回路（ｒｅｆ）
１０３ 定電流回路
１０４ ヒステリシスコンパレータ
１０５ ラッチ回路（ｌａｔｃｈ）
１０６ 第２のバイアス回路（ｂｉａｓ２）
１０７ 発振回路（ｏｓｃ）
１０８ ＰＷＭコンパレータ
１０９ 駆動回路（ｄｒｖ）
１１０ インバータ
１１１ 過電圧検出回路
１４１ ヒステリシスコンパレータ
１４２ インバータ
１６１ 定電流回路
Ｎ１ スイッチングトランジスタ（パワーＭＯＳＦＥＴ）
Ｔ トランス
Ｔ１ １次巻線
Ｔ２ ２次巻線
Ｔ３ ３次巻線
ＰＴ フォトトランジスタ
ＬＥＤ 発光ダイオード
Ｄ１ ダイオードブリッジ
Ｄ２〜Ｄ４ 整流ダイオード
Ｃ１〜Ｃ７ コンデンサ
Ｒ１〜Ｒ１４，Ｒ２１〜Ｒ２５ 抵抗
Ｎ２〜Ｎ２０ ＮｃｈＭＯＳＦＥＴ
Ｐ１〜Ｐ１４ ＰｃｈＭＯＳＦＥＴ
ＺＤ１〜ＺＤ４ ツェナーダイオード

Claims (15)

1. 交流電源と接続されたコンバータトランスの一次回路側コイルに対して整流平滑出力を供給し、二次回路側コイルから出力される直流電圧を所望する一定値に制御するようにしたスイッチング電源装置のスイッチング電源制御回路において、
   前記一次回路側の補助コイルによって充電可能なコンデンサに接続された補助電源端子と、
   前記交流電源の投入後の起動期間に前記補助電源端子を介して前記コンデンサに充電電流を供給する電流源と、
   前記補助電源端子の電圧信号を検知して、前記電流源から前記コンデンサに供給される充電電流の大きさを制御する電流制御回路と、
   を備え、
   前記電流源は、前記交流電源の投入時に前記補助電源端子を介して独立にそれぞれ前記コンデンサに充電電流を供給する第１、第２の電流源によって構成され、
   前記電流制御回路は、前記補助電源端子の電圧信号が所定の閾値電圧を超えたとき、前記第２の電流源から前記コンデンサへの充電電流を停止制御し、
   前記電流制御回路では、前記起動期間に前記電流源から前記コンデンサに供給される充電電流を、前記スイッチング電源装置が間欠動作するときの充電電流より大きな電流値となるように制御したことを特徴とするスイッチング電源制御回路。
2. 前記第２の電流源は、１対のトランジスタからなる第１のカレントミラー回路と、前記第１のカレントミラー回路の後段に縦続接続され、前記第１のカレントミラー回路とは別の１対のトランジスタからなる第２のカレントミラー回路とによって構成したことを特徴とする請求項１記載のスイッチング電源制御回路。
3. 前記電流制御回路では、前記補助電源端子の電圧信号を検知したときに前記第２のカレントミラー回路のミラー比を変更し、前記コンデンサへの充電電流の大きさを制御するようにしたことを特徴とする請求項２記載のスイッチング電源制御回路。
4. 前記第２の電流源は、前記交流電源の投入時に供給される整流平滑出力によって前記第１の電流源とは独立して駆動され、前記補助電源端子の電圧信号が前記所定の閾値電圧を超えたとき、前記電流制御回路によって前記コンデンサへの充電電流を停止制御するようにしたことを特徴とする請求項１記載のスイッチング電源制御回路。
5. 前記電流制御回路は、前記補助電源端子と前記第２の電流源との間を接続するスイッチ回路を備え、前記補助電源端子の電圧信号に応じて前記スイッチ回路をオンオフ制御し、前記第２の電流源から前記コンデンサへの充電電流を停止制御することを特徴とする請求項１記載のスイッチング電源制御回路。
6. 前記電流制御回路は、さらに、前記補助電源端子の電圧に対して所定のヒステリシスを有する閾値電圧を基準値と比較する比較回路を備えたことを特徴とする請求項５記載のスイッチング電源制御回路。
7. 前記電流制御回路は、前記第１のカレントミラー回路のミラー比を変更することによって、前記第２のカレントミラー回路から前記コンデンサに供給される充電電流の大きさを制御するようにしたことを特徴とする請求項２記載のスイッチング電源制御回路。
8. 前記電流制御回路は、前記第２のカレントミラー回路の一次側トランジスタと接続され、前記第１のカレントミラー回路の二次側トランジスタと並列接続された電流回路を備えたことを特徴とする請求項２記載のスイッチング電源制御回路。
9. 前記交流電源の電源電圧が低下した時にスイッチング動作を停止する高低２通りの閾値電圧をもつヒステリシス低電圧誤動作防止回路を備え、
   前記電流制御回路は、前記補助電源端子の電圧信号が前記閾値電圧の範囲を逸脱したとき、前記電流源から前記コンデンサに供給される充電電流を停止制御することを特徴とする請求項１ないし８のいずれかに記載のスイッチング電源制御回路。
10. 前記補助電源端子の電圧に対する前記ヒステリシス低電圧誤動作防止回路の高低それぞれの閾値電圧をＶｔｈｏｎ，Ｖｔｈｏｆｆとし、前記電流制御回路の閾値電圧をＶｃｈｇとした場合に、
    これらの電位関係を
    ０Ｖ＜Ｖｃｈｇ＜Ｖｔｈｏｆｆ＜Ｖｔｈｏｎ
    に設定することを特徴とする請求項９記載のスイッチング電源制御回路。
11. 前記電流制御回路は、前記補助電源端子の電圧に対して所定のヒステリシスを有する閾値電圧を基準値と比較する比較回路を備えたことを特徴とする請求項９記載のスイッチング電源制御回路。
12. 前記補助電源端子の電圧に対する前記ヒステリシス低電圧誤動作防止回路の高低それぞれの閾値電圧をＶｔｈｏｎ，Ｖｔｈｏｆｆとし、前記ヒステリシスを有する閾値電圧の上下限値をそれぞれＶｃｈｇｏｆｆ，Ｖｃｈｇｏｎとした場合に、これらの電位関係を
    ０Ｖ＜Ｖｃｈｇｏｎ＜Ｖｔｈｏｆｆ＜Ｖｃｈｇｏｆｆ＜Ｖｔｈｏｎ
    に設定することを特徴とする請求項１１記載のスイッチング電源制御回路。
13. 前記補助電源端子の電圧に対する前記ヒステリシス低電圧誤動作防止回路の高低それぞれの閾値電圧をＶｔｈｏｎ，Ｖｔｈｏｆｆとし、前記ヒステリシスを有する閾値電圧の上下限値をそれぞれＶｃｈｇｏｆｆ，Ｖｃｈｇｏｎとした場合に、これらの電位関係を
    ０Ｖ＜Ｖｃｈｇｏｎ＜Ｖｃｈｇｏｆｆ＜Ｖｔｈｏｆｆ＜Ｖｔｈｏｎ
    に設定することを特徴とする請求項１１記載のスイッチング電源制御回路。
14. 前記交流電源の投入後に、前記補助電源端子に過電圧が供給され、あるいは過熱状態が検知された場合に、前記電流源から前記コンデンサに供給される充電電流を停止制御することを特徴とする請求項１ないし１３のいずれかに記載のスイッチング電源制御回路。
15. 前記電流源および前記電流制御回路は、スイッチング電源制御用の集積回路とは独立の回路装置として構成されていることを特徴とする請求項１ないし１４のいずれかに記載のスイッチング電源制御回路。

Images